JP2010153504A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2010153504A JP2010153504A JP2008328464A JP2008328464A JP2010153504A JP 2010153504 A JP2010153504 A JP 2010153504A JP 2008328464 A JP2008328464 A JP 2008328464A JP 2008328464 A JP2008328464 A JP 2008328464A JP 2010153504 A JP2010153504 A JP 2010153504A
- Authority
- JP
- Japan
- Prior art keywords
- pattern structure
- layer
- pattern
- space
- width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
- G03F7/70605—Workpiece metrology
- G03F7/70616—Monitoring the printed patterns
- G03F7/70625—Dimensions, e.g. line width, critical dimension [CD], profile, sidewall angle or edge roughness
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
- G03F7/70605—Workpiece metrology
- G03F7/70616—Monitoring the printed patterns
- G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67242—Apparatus for monitoring, sorting or marking
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
【解決手段】第1のピッチの第1の層を形成し、第1の層の側壁に第2の層を形成し、第2のピッチのライン部及びスペース部を備える第1のパターン構造体を形成し、第1のパターン構造体のスペース部のうち、第1の層のスペース部に由来する第1のスペース部の幅Sxと、第1の層のライン部に由来する第2のスペース部の幅Syとから、第1のパターン構造体のライン部の位置ずれ量を計測し、第1のパターン構造体と、第1のパターン構造体に重ね合わせて形成される第2のパターン構造体との合わせ規格を、位置ずれ量に基づいて動的に補正し、第1のパターン構造体及び第2のパターン構造体の合わせずれが、補正後の合わせ規格に適合するか否かを判定することを含む。
【選択図】 図12
Description
図1〜図7は、半導体装置の製造工程のうち、側壁加工プロセスの手順を説明する断面模式図である。ここでは、配線材料からなるライン部を有する配線パターンを側壁加工プロセスにより形成する場合を例として説明する。図1に示す工程では、配線材料からなる被加工層11を形成した基板上に犠牲層12及びレジスト層13を形成し、レジスト層13をパターニングする。所望とする配線パターンのライン幅dに対して、レジスト層13のライン幅、スペース幅をいずれも2dとする。
図13は、第2の実施の形態について説明する概念図である。本実施の形態は、第1のパターン構造体A上の複数の計測点における位置ずれ量に基づいて合わせ規格を補正することを特徴とする。例えば、図中上段左に示すように三つの計測点P1、P2、P3について位置ずれ量を計測した結果、レジストのスリミング加工の際のウェハ面内でのプロセスばらつき等に基づいて、上段右に示すように位置ずれ量が計測点P1、P3で大きく、計測点P2で小さかったとする。合わせ規格は、図中下段左に示す三つの計測点P1、P2、P3について、図中下段右に示すように計測点P1、P3で厳しく、計測点P2で緩くなるように、計測結果をそのまま反映させる。これにより、面内における位置ずれ量の大小に応じて、適切な合わせ規格への補正が可能となる。
図14は、第3の実施の形態における製造工程の手順を説明するフローチャートである。本実施の形態は、第2のパターン構造体Bを形成するための露光装置を、補正された合わせ規格に応じて選択することを特徴とする。ステップS21では、露光により、パターンAにおける芯材を形成する。ステップS22では、芯材を用いて以降の側壁加工プロセスを施す。これにより、第1のパターン構造体Aが形成される。次に、ステップS23において、第1のパターン構造体Aにおけるライン部の位置ずれ量を計測する。
Claims (5)
- 第1のピッチのライン部及びスペース部を備える第1の層を形成し、
前記第1の層の前記ライン部の側壁に第2の層を形成し、前記第1の層を除去することにより、前記第1のピッチより小さい第2のピッチのライン部及びスペース部を備える前記第2の層を残存させ、
前記第2のピッチのライン部及びスペース部を備える第1のパターン構造体を形成し、
前記第1のパターン構造体のスペース部のうち、前記第1の層の前記スペース部に由来する第1のスペース部の幅と、前記第1の層の前記ライン部に由来する第2のスペース部の幅とから、前記第1のパターン構造体の前記ライン部の位置ずれ量を計測し、
前記第1のパターン構造体と、前記第1のパターン構造体に重ね合わせて形成される第2のパターン構造体との合わせ規格を、前記位置ずれ量に基づいて動的に補正し、
前記第1のパターン構造体及び前記第2のパターン構造体の合わせずれが、補正後の合わせ規格に適合するか否かを判定することを含む、半導体装置の製造方法。 - 前記第1のパターン構造体上の複数の計測点について前記位置ずれ量を計測し、前記計測点ごとの前記位置ずれ量に基づいて前記合わせ規格を補正する、請求項1に記載の半導体装置の製造方法。
- 前記位置ずれ量を計測した結果に基づいて、前記第1のパターン構造体上の位置ごとの前記位置ずれ量を推測し、推測された前記位置ずれ量に基づいて前記合わせ規格を補正する、請求項2に記載の半導体装置の製造方法。
- 前記第2のパターン構造体を形成するための露光装置を、補正後の前記合わせ規格に応じて複数の露光装置から選択する、請求項1〜3のいずれか一項に記載の半導体装置の製造方法。
- スリミング加工を経て前記第1の層を形成する、請求項1〜4のいずれか一項に記載の半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008328464A JP5259380B2 (ja) | 2008-12-24 | 2008-12-24 | 半導体装置の製造方法 |
US12/533,592 US8234602B2 (en) | 2008-12-24 | 2009-07-31 | Semiconductor-device manufacturing method |
TW098140190A TWI405245B (zh) | 2008-12-24 | 2009-11-25 | 半導體裝置製造方法及曝光方法 |
KR1020090129727A KR101116544B1 (ko) | 2008-12-24 | 2009-12-23 | 반도체 디바이스 제조 방법 및 노광 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008328464A JP5259380B2 (ja) | 2008-12-24 | 2008-12-24 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010153504A true JP2010153504A (ja) | 2010-07-08 |
JP5259380B2 JP5259380B2 (ja) | 2013-08-07 |
Family
ID=42266708
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008328464A Expired - Fee Related JP5259380B2 (ja) | 2008-12-24 | 2008-12-24 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8234602B2 (ja) |
JP (1) | JP5259380B2 (ja) |
KR (1) | KR101116544B1 (ja) |
TW (1) | TWI405245B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9257367B2 (en) | 2013-03-07 | 2016-02-09 | Kabushiki Kaisha Toshiba | Integrated circuit device, method for producing mask layout, and program for producing mask layout |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101670458B1 (ko) * | 2010-06-25 | 2016-10-28 | 삼성전자주식회사 | 오버레이 계측 방법 |
US9240321B2 (en) * | 2013-08-05 | 2016-01-19 | Kabushiki Kaisha Toshiba | Mask having separated line patterns connected by a connecting pattern |
US9793183B1 (en) | 2016-07-29 | 2017-10-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | System and method for measuring and improving overlay using electronic microscopic imaging and digital processing |
Citations (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07326562A (ja) * | 1994-06-01 | 1995-12-12 | Ryoden Semiconductor Syst Eng Kk | 微細パターンの形成方法 |
JPH1064964A (ja) * | 1996-08-23 | 1998-03-06 | Nec Yamagata Ltd | 重ね合せずれ量の計測方法 |
JP2000133568A (ja) * | 1998-10-23 | 2000-05-12 | Sony Corp | 測定値検定方法および装置 |
JP2001272208A (ja) * | 2000-03-27 | 2001-10-05 | Toshiba Corp | 重ね合わせずれ検査装置、重ね合わせずれ検査用マークおよび重ね合わせずれ検査方法 |
WO2002069047A1 (en) * | 2001-02-23 | 2002-09-06 | Infineon Technologies Ag | Method for exposing at least one or at least two semiconductor wafers |
JP2002299202A (ja) * | 2001-03-29 | 2002-10-11 | Sony Corp | 半導体装置の製造方法 |
WO2003043064A1 (en) * | 2001-11-14 | 2003-05-22 | Tokyo Electron Limited | Substrate inspecting device, coating/developing device and substrate inspecting method |
JP2004153191A (ja) * | 2002-11-01 | 2004-05-27 | Renesas Technology Corp | 半導体製造方法およびシステム |
US20050122516A1 (en) * | 2002-07-03 | 2005-06-09 | Abdurrahman Sezginer | Overlay metrology method and apparatus using more than one grating per measurement direction |
JP2005252025A (ja) * | 2004-02-18 | 2005-09-15 | United Microelectronics Corp | パターン状フォトレジスト層の形成方法および装置 |
JP2005285892A (ja) * | 2004-03-29 | 2005-10-13 | Matsushita Electric Ind Co Ltd | 処理条件制御システムおよび処理条件制御方法 |
JP2007027789A (ja) * | 2006-09-28 | 2007-02-01 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2008022004A (ja) * | 2006-07-11 | 2008-01-31 | Tokyo Electron Ltd | 光計測を用いた二重露光リソグラフィの位置精度判断 |
JP2008072101A (ja) * | 2006-09-12 | 2008-03-27 | Hynix Semiconductor Inc | 半導体素子の微細パターン形成方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3406302B2 (ja) * | 2001-01-16 | 2003-05-12 | 株式会社半導体先端テクノロジーズ | 微細パターンの形成方法、半導体装置の製造方法および半導体装置 |
JP2002280388A (ja) | 2001-03-15 | 2002-09-27 | Toshiba Corp | 半導体装置の製造方法 |
JP3711083B2 (ja) * | 2002-04-12 | 2005-10-26 | 株式会社東芝 | パターン形成方法 |
US7065737B2 (en) * | 2004-03-01 | 2006-06-20 | Advanced Micro Devices, Inc | Multi-layer overlay measurement and correction technique for IC manufacturing |
US7151040B2 (en) | 2004-08-31 | 2006-12-19 | Micron Technology, Inc. | Methods for increasing photo alignment margins |
US7629259B2 (en) * | 2005-06-21 | 2009-12-08 | Lam Research Corporation | Method of aligning a reticle for formation of semiconductor devices |
KR100746619B1 (ko) | 2006-06-28 | 2007-08-08 | 주식회사 하이닉스반도체 | 오버레이 버니어 키 및 오버레이 버니어 키의 형성방법 |
US7867912B2 (en) * | 2007-02-20 | 2011-01-11 | Qimonda Ag | Methods of manufacturing semiconductor structures |
US8072601B2 (en) * | 2007-02-28 | 2011-12-06 | Kabushiki Kaisha Toshiba | Pattern monitor mark and monitoring method suitable for micropattern |
JP2008233383A (ja) * | 2007-03-19 | 2008-10-02 | Toshiba Corp | パターン作成方法、パターン作成プログラム、マスクの製造方法、および半導体装置の製造方法 |
KR100934981B1 (ko) * | 2007-06-11 | 2010-01-06 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성 방법 |
-
2008
- 2008-12-24 JP JP2008328464A patent/JP5259380B2/ja not_active Expired - Fee Related
-
2009
- 2009-07-31 US US12/533,592 patent/US8234602B2/en not_active Expired - Fee Related
- 2009-11-25 TW TW098140190A patent/TWI405245B/zh not_active IP Right Cessation
- 2009-12-23 KR KR1020090129727A patent/KR101116544B1/ko not_active IP Right Cessation
Patent Citations (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07326562A (ja) * | 1994-06-01 | 1995-12-12 | Ryoden Semiconductor Syst Eng Kk | 微細パターンの形成方法 |
JPH1064964A (ja) * | 1996-08-23 | 1998-03-06 | Nec Yamagata Ltd | 重ね合せずれ量の計測方法 |
JP2000133568A (ja) * | 1998-10-23 | 2000-05-12 | Sony Corp | 測定値検定方法および装置 |
JP2001272208A (ja) * | 2000-03-27 | 2001-10-05 | Toshiba Corp | 重ね合わせずれ検査装置、重ね合わせずれ検査用マークおよび重ね合わせずれ検査方法 |
WO2002069047A1 (en) * | 2001-02-23 | 2002-09-06 | Infineon Technologies Ag | Method for exposing at least one or at least two semiconductor wafers |
JP2002299202A (ja) * | 2001-03-29 | 2002-10-11 | Sony Corp | 半導体装置の製造方法 |
WO2003043064A1 (en) * | 2001-11-14 | 2003-05-22 | Tokyo Electron Limited | Substrate inspecting device, coating/developing device and substrate inspecting method |
US20050122516A1 (en) * | 2002-07-03 | 2005-06-09 | Abdurrahman Sezginer | Overlay metrology method and apparatus using more than one grating per measurement direction |
JP2004153191A (ja) * | 2002-11-01 | 2004-05-27 | Renesas Technology Corp | 半導体製造方法およびシステム |
JP2005252025A (ja) * | 2004-02-18 | 2005-09-15 | United Microelectronics Corp | パターン状フォトレジスト層の形成方法および装置 |
JP2005285892A (ja) * | 2004-03-29 | 2005-10-13 | Matsushita Electric Ind Co Ltd | 処理条件制御システムおよび処理条件制御方法 |
JP2008022004A (ja) * | 2006-07-11 | 2008-01-31 | Tokyo Electron Ltd | 光計測を用いた二重露光リソグラフィの位置精度判断 |
JP2008072101A (ja) * | 2006-09-12 | 2008-03-27 | Hynix Semiconductor Inc | 半導体素子の微細パターン形成方法 |
JP2007027789A (ja) * | 2006-09-28 | 2007-02-01 | Renesas Technology Corp | 半導体装置の製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9257367B2 (en) | 2013-03-07 | 2016-02-09 | Kabushiki Kaisha Toshiba | Integrated circuit device, method for producing mask layout, and program for producing mask layout |
Also Published As
Publication number | Publication date |
---|---|
JP5259380B2 (ja) | 2013-08-07 |
KR101116544B1 (ko) | 2012-02-28 |
US8234602B2 (en) | 2012-07-31 |
TWI405245B (zh) | 2013-08-11 |
KR20100075405A (ko) | 2010-07-02 |
US20100159617A1 (en) | 2010-06-24 |
TW201036034A (en) | 2010-10-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4909913B2 (ja) | インプリントマスクの製造方法および半導体装置の製造方法 | |
US20090040536A1 (en) | Mark for alignment and overlay, mask having the same, and method of using the same | |
JP4511582B2 (ja) | マスクパターンの補正方法、フォトマスク、および半導体装置の製造方法 | |
JP5259380B2 (ja) | 半導体装置の製造方法 | |
TWI804708B (zh) | 偏移度量衡系統,製造半導體裝置晶圓之方法,及用於在半導體裝置之製造中之偏移之量測中使用之目標 | |
JP2010087300A (ja) | 半導体装置の製造方法 | |
US7474382B2 (en) | Method for determining focus deviation amount in pattern exposure and pattern exposure method | |
JP2008139688A (ja) | 半導体集積回路の製造方法、マスクの製造方法、半導体マスクデータ製造装置、マスクパターンの修正方法、及び設計レイアウトの修正方法 | |
JP6418744B2 (ja) | パターン形成方法、リソグラフィ装置およびシステム、ならびに物品製造方法 | |
JP5356089B2 (ja) | エッチング近接効果補正モデルの作成方法、エッチング近接効果補正モデル、マスクパターンの補正方法、フォトマスク、半導体装置の製造方法、および半導体装置 | |
JP2006049565A (ja) | 半導体装置、半導体基板および半導体装置の製造方法 | |
JP4525067B2 (ja) | 位置ずれ検出用マーク | |
JP2010118404A (ja) | プロセス制御システム | |
JP7153147B2 (ja) | 半導体デバイスの位置ずれ測定方法及び装置 | |
US20100104962A1 (en) | Patterning method, exposure system, computer readable storage medium, and method of manufacturing device | |
JP4519874B2 (ja) | プロセスモニター方法、プロセス制御方法、及びプロセスモニターマークの形成方法 | |
JP2008218516A (ja) | パターン評価方法、評価マーク、それを用いた半導体装置の製造方法 | |
JP5703910B2 (ja) | マスクパターンデータ生成方法、マスクの製造方法、マスク及びマスクパターンデータ生成プログラム | |
JP2012164811A (ja) | 半導体装置の製造方法、露光マスクの出荷判定方法及び作製方法 | |
JP2000260702A (ja) | 半導体装置のアライメント方法 | |
JP2006040951A (ja) | 露光装置のフォーカスモニタ方法およびそれ用いた露光方法 | |
JP2008091367A (ja) | 重ね合わせ検査方法 | |
JP2007173435A (ja) | 最適フォーカス位置検出方法及び半導体装置の製造方法 | |
JP4714777B2 (ja) | 半導体装置の製造方法 | |
JP2010087298A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110318 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130319 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130402 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130424 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160502 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |