KR20100075405A

KR20100075405A - 반도체 디바이스 제조 방법 및 노광 방법

Info

Publication number: KR20100075405A
Application number: KR1020090129727A
Authority: KR
Inventors: 유지 고바야시
Original assignee: 가부시끼가이샤 도시바
Priority date: 2008-12-24
Filing date: 2009-12-23
Publication date: 2010-07-02
Also published as: JP2010153504A; TWI405245B; US8234602B2; KR101116544B1; JP5259380B2; US20100159617A1; TW201036034A

Abstract

반도체 디바이스 제조 방법은 측벽 제조를 수행함으로써 제1 패턴 구조를 형성하는 단계; 제1 패턴 구조의 라인부의 변위량을 측정하는 단계; 상기 제1 패턴 구조와 제2 패턴 구조의 오버레이에 대한 오버레이 규격을 상기 변위량에 기초하여 동적으로 보정하는 단계; 및 상기 제1 패턴 구조와 상기 제2 패턴 구조의 오버레이 오차가 보정된 오버레이 규격을 충족시키는지의 여부를 판단하는 단계를 포함한다.

반도체 디바이스 제조 방법, 오버레이, 변위량, 패턴 구조, 희생층

Description

반도체 디바이스 제조 방법 및 노광 방법{SEMICONDUCTOR-DEVICE MANUFACTURING METHOD AND EXPOSURE METHOD}

<관련 출원의 상호 참조>

본 출원은 2008년 12월 24일자로 출원된 이전 일본 특허 출원 제2008-328464호의 우선권에 기초하여 그 이익을 주장하며, 그 전체 내용이 본원에 참조로서 포함된다.

1. 본 발명의 분야

본 발명은 반도체 디바이스 제조 방법 및 노광 방법에 관한 것이다.

2. 관련 분야에 대한 설명

노광 기술에 있어 분해능 한계(resolution limit)보다 더 정밀한 피치(pitch)로 라인-및-간격 패턴(line-and-space pattern)을 형성하기 위한 종래의 기술 중 하나로서, 측벽 제조 공정을 위한 기술이 개발되었다(예를 들어, 일본 특허 출원 공개 제2002-280388호를 참조). 하지만, 측벽 제조 공정에 의해 형성되는 라인-및-간격 패턴에서, 측벽층을 형성하는 데 사용되는 코어 부재(core members)의 형상 오차로 인한 라인부(line portions)의 변위(displacement)가 일어날 수 있 다. 측벽 제조에 의해 형성된 기저 패턴 A를 오버레이(overlay)하여 패턴 B를 형성할 때, 종래의 기술에서는, 기저 패턴 A에서 측벽 제조 공정으로 인한 변위가 발생하더라도, 흐름도는, 기저 패턴 A와 패턴 B의 오버레이 오차가 소정의 오버레이 규격을 충족시키는 경우, 후속 공정으로 진행한다. 기저 패턴 A에서의 변위를 고려하지 않는 경우, 수율 저하를 일으킬 가능성이 높다. 또한, 측벽 제조로 인한 기저 패턴 A에서의 가능한 변위량을 추가함으로써, 기저 패턴 A와 패턴 B의 오버레이 오차에 대한 오버레이 규격을 균일하게 강화하는 경우, 높은 오버레이 정확도를 갖는 노광 디바이스가 필요하게 되어, 비용의 상승을 초래한다. 또한, 오버레이 규격의 강화로 인해, 재작업 비율의 저하를 일으킨다. 결과적으로, 생산성 감소가 문제가 된다.

본 발명의 과제는 측벽 제조 공정에 의해 라인-및-간격 패턴을 형성할 때 발생되는 변위를 고려하여 오버레이 오차를 검사하는 것이 가능하고, 또한 수율을 높이는 것이 가능한 반도체 디바이스 제조 방법 및 노광 방법을 제공하는 것이다.

<본 발명의 요약>

본 발명의 일 실시예에 따른 반도체 디바이스 제조 방법은, 제1 피치로 라인부와 간격부를 포함하는 제1 층을 형성하는 단계; 상기 제1 층의 라인부의 측벽 각각에 제2 층을 형성하는 단계; 상기 제1 층을 제거함으로써, 상기 제2 층을 제1 피 치보다 작은 제2 피치로 라인부와 간격부를 포함하는 것으로 형성하는 단계; 상기 제2 피치로 라인부와 간격부를 포함하는 제1 패턴 구조를 형성하는 단계; 상기 제1 패턴 구조의 간격부 중에서 제1 간격부 및 제2 간격부 각각의 폭에 기초하여 상기 제1 패턴 구조의 라인부의 변위량을 측정하는 단계 - 상기 제1 간격부는 상기 제1 층의 간격부로부터 파생되고, 상기 제2 간격부는 상기 제1 층의 라인부로부터 파생됨 -; 상기 제1 패턴 구조와, 상기 제1 패턴 구조 위에 오버레이되어 형성되는 제2 패턴 구조의 오버레이에 대한 오버레이 규격을 상기 변위량에 기초하여 동적으로 보정하는 단계; 및 상기 제1 패턴 구조와 상기 제2 패턴 구조의 오버레이 오차가 보정된 오버레이 규격을 충족시키는지의 여부를 판단하는 단계를 포함한다.

본 발명의 일 실시예에 따른 반도체 디바이스 제조 방법은, 처리될 하부층(lower layer) 위에 제1 피치로 라인부와 간격부를 포함하는 희생층(sacrifice layer)을 형성하는 단계; 상기 희생층의 라인부의 측벽 각각에 측벽층을 형성하는 단계; 상기 희생층을 제거함으로써 상기 측벽층을 상기 제1 피치보다 작은 제2 피치로 라인부와 간격부를 포함하는 것으로 형성하는 단계; 상기 측벽층을 마스크로서 사용하여 상기 하부층을 패터닝함으로써, 상기 제2 피치로 라인부와 간격부를 포함하는 상기 하부층의 제1 패턴 구조를 형성하는 단계; 상기 제1 패턴 구조의 간격부 중에서 제1 간격부와 제2 간격부 각각의 폭에 기초하여 상기 제1 패턴 구조의 라인부의 변위량을 측정하는 단계 - 상기 제1 간격부는 상기 희생층의 간격부로부터 파생되고, 상기 제2 간격부는 상기 희생층의 라인부로부터 파생됨 -; 상기 제1 패턴 구조와, 상기 제1 패턴 구조 위에 오버레이되어 형성되는 제2 패턴 구조의 오 버레이에 대한 오버레이 규격을 상기 변위량에 기초하여 동적으로 보정하는 단계; 상기 제1 패턴 구조 위에 처리될 상부층을 형성하는 단계; 상기 상부층 위에 레지스트를 형성하는 단계; 상기 레지스트를 패터닝함으로써, 상기 제2 패턴 구조를 형성하는 단계; 상기 제1 패턴 구조와 상기 제2 패턴 구조의 오버레이 오차가 보정된 오버레이 규격을 충족시키는지의 여부를 판단하는 단계; 및 상기 오차가 상기 보정된 오버레이 규격을 충족시키면, 상기 레지스트를 마스크로서 사용하여 상기 제2 패턴 구조의 패턴을 상기 상부층 위에 전사(transfer)하는 단계를 포함한다.

본 발명의 일 실시예에 따른 노광 방법은, 제1 패턴 구조의 라인부의 변위량을 측정하는 단계 - 상기 제1 패턴 구조는 라인부와 간격부를 포함함 - ; 상기 제1 패턴 구조와, 상기 제1 패턴 구조 위에 오버레이되어 형성되는 제2 패턴 구조의 오버레이에 대한 오버레이 규격을 상기 변위량에 기초하여 동적으로 보정하는 단계; 및 복수의 노광 디바이스 중에서 보정된 오버레이 규격에 따라 선택된 노광 디바이스를 이용하여 상기 제2 패턴 구조를 형성하기 위한 노광을 실시하는 단계를 포함한다.

본 발명의 반도체 디바이스 제조 방법 및 노광 방법에 의해, 측벽 제조 공정에 의해 라인-및-간격 패턴을 형성할 때 발생되는 변위를 고려하여 오버레이 오차를 검사하는 것이 가능하고, 또한 수율을 높이는 것이 가능하다.

본 발명의 예시적인 실시예들에 대하여 첨부 도면을 참조하여 하기에 상세히 설명한다.

도 1 내지 도 7은 반도체 디바이스 제조 공정에 포함되는 측벽 제조 공정의 프로시저를 설명하는 개략 단면도이다. 도 1 내지 도 7에 도시된 이런 예에서는, 배선 재료로 이루어진 라인부를 포함하는 배선 패턴을 측벽 제조 공정에 의해 형성한다. 도 1에 도시된 공정에 있어서, 희생층(sacrifice layer)(12) 및 레지스트층(13)은, 배선 재료로 이루어진 처리될 층(11)(처리될 하부 층)이 형성되어 있는 기판상에 형성된다. 그 후, 도 1에 도시된 바와 같이, 레지스트층(13)이 패터닝된다. 원하는 배선 패턴의 라인폭을 d로 표기하면, 레지스트층(13)의 라인폭 및 간격폭은 2d가 될 것이다.

도 2에 도시된 공정에 있어서, 레지스트층(13)의 라인폭이 2d의 절반, 즉 d가 될 때까지, 레지스트층(13)의 슬리밍(slimming)을 행한다. 슬리밍 공정에 의해, 레지스트층(13)의 라인폭 및 간격폭은, 각각 d 및 3d가 된다. 레지스트층(13)의 1개 라인부와 1개 간격부의 피치를 제1 피치 p1라고 할 것이다. 제1 피치 p1는 폭 4d에 상당한다. 덧붙여 말하자면, 슬리밍 공정 없이, 라인폭 d와 간격폭 3d를 갖도록 레지스트층(13)을 직접 패터닝할 수 있다. 슬리밍 공정은 라인폭 d와 간격폭 3d를 갖는 패턴을 직접 형성하기 어려운 경우에 유용하다. 도 3에 도시된 공정에 있어서, 레지스트층(13)을 마스크로서 사용하여 희생층(12)을 패터닝한다. 결과적으로, 제1 피치 p1로 라인부 및 간격부를 포함하는 희생층(12)(제1 층)이 형성된다.

도 4에 도시된 공정에 있어서, 층(11) 및 희생층(12)이 측벽층(14)으로 코팅 된다. 측벽층(14)의 막 두께는 희생층(12)의 라인폭 d와 동일할 것이다. 도 5에 도시된 공정에 있어서, 희생층(12)의 표면이 노출될 때까지, 측벽층(14)을 에칭한다. 결과적으로, 폭 d의 측벽층(14)(제2 층)이 코어 부재로서 희생층(12)의 라인부의 측벽에 형성된다. 폭 d의 간격부를 측벽층(14) 사이에 형성한다. 도 6에 도시된 공정에 있어서, 희생층(12)을 제거하고 측벽층(14)을 층(11)상에 남긴다. 희생층(12)이 제거된 부분이 간격폭 d의 간격부가 된다. 즉, 측벽층(14)은 라인폭과 간격폭이 모두 d인 라인-및-간격 패턴을 형성한다. 측벽층(14)의 1개 라인부와 1개 간격부의 피치를 제2 피치 p2라고 할 것이다. 제2 피치 p2는 폭 2d에 상당하고, 제1 피치 p1의 길이의 절반이다.

도 7에 도시된 공정에 있어서, 측벽층(14)을 마스크로서 사용하여 층(11)을 패터닝한다. 이런 방식으로, 제2 피치 p2로 라인부와 간격부를 포함하는 배선 패턴 구조(제1 패턴 구조)를 형성한다. 덧붙여 말하자면, 제1 패턴 구조는 측벽 제조 공정에 의해 절연층을 형성하는 패턴 구조일 수 있다. 이 경우, 전술된 것과 동일한 프로시저에 따라 층(11)을 절연 재료로서 사용하여 절연층을 형성할 수 있거나, 또는 절연 재료를 사용하여 형성된 측벽층(14)을 절연층으로서 사용할 수 있다. 배선 재료층을 절연층으로 이루어진 라인-및-간격 패턴의 간격부에 형성함으로써, 배선 패턴 구조를 획득한다.

도 8 및 도 9는 측벽 제조 공정에 의해 발생될 수 있는 라인부의 변위를 설명하는 그래프 및 개략도이다. 이 예에서, 제1 패턴 구조 중에서, 제1 층으로서의 희생층(12)의 간격부로부터 파생된(derived) 간격부를 제1 간격부라고 하고, 희생 층(12)의 라인부로부터 파생된 간격부를 제2 간격부라고 한다. 도 8에 도시된 그래프에서, 수직축은 제1 간격부와 제2 간격부 각각의 폭을 나타내고, 수평축은 레지스트층(13)의 라인부의 폭을 나타낸다(도 2를 참조). 예를 들어, 슬리밍 공정이 얼마나 멀리까지 수행되었는지에 따라, 레지스트층(13)의 라인폭의 오차가 발생할 수 있다. 레지스트층(13)의 라인폭이 커지면, 희생층(12)의 라인폭도 커진다. 희생층(12)의 라인폭이 커지면, 제1 간격부의 폭이 작아지고, 제2 간격부의 폭이 커진다. 한편, 레지스트층(13)의 라인폭이 작아지면, 희생층(12)의 라인폭도 작아진다. 희생층(12)의 라인폭이 작아지면, 제1 간격부의 폭이 커지고, 제2 간격부의 폭이 작아진다. 이런 방식으로, 제1 패턴 구조에서 제2 피치 p2(도 7를 참조)는 항상 일정하지 않으며, 라인부의 변위(displacement)의 정도에 따라 달라진다.

도 9에 도시된 바와 같이, 제1 패턴 구조에서 간격부 각각의 중심 위치 C1은 레지스트층(13)의 라인폭의 오차와 관련없이 이동되지 않는다. 하지만, 제1 패턴 구조에서 라인부 각각의 중심 위치 C2는 레지스트층(13)의 라인폭의 오차로 인해 이동된다. 따라서, 레지스트층(13)의 라인폭에서 오차가 존재하지 않으면, 제1 간격부의 폭 Sx가 제2 간격부의 폭 Sy과 동일하게 되는 적합한 상태에 있게 된다. 한편, 레지스트층(13)의 라인폭에서 오차가 존재하면, 제1 간격부의 폭 Sx가 제2 간격부의 폭 Sy와는 상이하게 되는 부적합한 상태에 있게 된다.

도 10a 및 도 10b는 제1 패턴 구조 A와 제2 패턴 구조 B의 오버레이와, 제1 패턴 구조 A에서 발생한 라인부의 변위와의 관계를 설명하는 개략도이다. 제2 패턴 구조 B는 오버레이 노광에 의해 제1 패턴 구조 A 위에 형성된다. 제2 패턴 구 조 B는, 예를 들어, 배선 패턴에 따라 제1 패턴 구조 A를 포함하는 전체 표면을 덮고 있는 절연층에 형성된 콘택트 홀 패턴이다. 도 10a에 도시된 바와 같이, 제1 패턴 구조 A의 제1 간격부의 폭 Sx가 제2 간격부의 폭 Sy와 동일하면, 제2 패턴 구조 B를 구성하는 소자들의 중심 위치가 제1 패턴 구조 A의 중심 위치와 일치하도록 제1 패턴 구조 A 상에 제2 패턴 구조 B를 오버레이하는 것이 가능하다.

한편, 도 10b에 도시된 바와 같이, 제1 패턴 구조 A의 제1 간격부의 폭 Sx가 제2 간격부의 폭 Sy와는 상이한 부적합한 상태에 있는 경우에는, 제2 패턴 구조 B를 구성하는 소자들의 중심 위치가 제1 패턴 구조 A의 중심 위치와 일치하지 않는다. 예를 들어, 도 10b에 도시된 바와 같이, 제2 패턴 구조 B의 홀들은 제1 패턴 구조 A의 라인부에 대하여 라인의 좌측 및 우측으로 교대로 벗어나 있다. 라인부의 중심 위치가 대응하는 콘택트 홀의 중심 위치와 일치하도록, 인접한 2개의 라인부 중의 어느 한쪽을 설정하면, 대응하는 콘택트 홀에 대하여 다른 쪽의 라인부의 변위가 커진다.

도 11은 비교예로서의 종래의 제조 공정의 프로시저의 흐름도이다. 제1 패턴 구조 A의 패턴을 위한 코어 부재(이하, "패턴 A")를 노광에 의해 형성한다(스텝 S1). 덧붙여 말하자면, 전술된 측벽 제조 공정에서는, 도 3에 도시된 희생층(12)이 코어 부재에 상당한다. 코어 부재에 측벽 제조 공정을 수행하고(스텝 S2), 제1 패턴 구조 A를 형성한다.

예를 들어, 제1 패턴 구조 A를 포함하는 전체 표면에 콘택트 홀이 형성되어 있는 절연층을 형성한 후, 절연층 위에 포토레지스트를 도포하고, 포토레지스트상 에 제2 패턴 구조 B(이하, "패턴 B")의 패턴을 오버레이 노광에 의해 형성한다(스텝 S3). 그 후, 패턴 A와 패턴 B의 오버레이 오차를 측정한다(스텝 S4). 스텝 S4에서 측정된 오버레이 오차가 오버레이 규격(규격 Y)을 충족시키는지의 여부를 판단한다(스텝 S5). 오버레이 오차가 오버레이 규격을 충족시키면(스텝 S5의 예), 흐름은 후속 공정으로 진행한다(스텝 S6). 한편, 오버레이 오차가 오버레이 규격을 충족시키지 않으면(스텝 S5의 아니오), 흐름은 스텝 S3로 복귀한다(재작업).

제1 패턴 구조 A의 변위를 보정하기 위한 수단이 존재하지 않고, 제품들 간에는 변위량이 상이하다. 측벽 제조에 의해 발생되는 가능한 변위량을 추가함으로써, 스텝 S5에서 사용되는 오버레이 규격(규격 Y)을 균일하게 강화하면, 높은 오버레이 정확도를 갖는 노광 디바이스가 스텝 S3에서 필요로 되고, 이는 비용의 증가를 가져온다.

도 12는 본 발명의 제1 실시예에 따른 제조 공정의 프로시저의 흐름도이다. 패턴 A를 위한 코어 부재를 노광에 의해 형성한다(스텝 S11). 코어 부재에 측벽 제조 공정을 수행하고(스텝 S12), 제1 패턴 구조 A를 형성한다. 제1 패턴 구조 A의 라인부의 변위량을 측정한다(스텝 S13).

변위량으로서, 도 10b에 도시된 제1 간격부의 폭 Sx와 제2 간격부의 폭 Sy 간의 차(difference)의 절대값, |Sx-Sy|이 사용된다. 변위량의 측정을 위해, 예를 들어, SEM(scanning electron microscope), AFM(atomic force microscope) 등이 사용된다. 덧붙여 말하자면, 이 경우, 제1 간격부와 제2 간격부를 구별할 필요가 없다.

오버레이 규격을 측정된 변위량에 기초하여 보정한다(스텝 S14). 보정된 오버레이 규격(규격 Z')은 예를 들어, 측벽 제조 이외의 통상의 제조에 사용되는 소정의 오버레이 규격(규격 Z)과 변위량 |Sx-Sy| 간의 차일 수 있다. 변위가 존재하지 않을 때(|Sx-Sy|=0), 규격 Z'은 규격 Z와 동일하다. 변위량이 가능한 최대값일 때, 규격 Z'는 종래의 측벽 제조에 사용되는 규격 Y와 동일하다. 규격 Y는, 측벽 제조에 의해 발생되는 가능한 변위량의 최대값을 규격 Z에 추가한 오버레이 규격이다.

그 후, 절연 재료로 이루어지는 절연층(처리될 상부층)을 제1 패턴 구조 A를 포함하는 전체 표면상에 형성한다. 레지스트층을 절연층 상에 형성하고, 레지스트층 상에 패턴 B를 오버레이 노광에 의해 형성한다(스텝 S15). 그 후, 패턴 A와 패턴 B의 오버레이 오차를 측정한다(스텝 S16). 스텝 S16에서 측정된 오버레이 오차가 규격 Z'를 충족시키는지의 여부를 판단한다(스텝 S17). 오버레이 오차가 규격 Z'를 충족시키면(스텝 S17의 예), 흐름은 후속 공정으로 진행하고, 레지스트층을 마스크로서 사용하여 절연층 위에 콘택트 홀 패턴 B을 전사(transfer)한다. 한편, 오버레이 오차가 규격 Z'를 충족하지 않으면(스텝 S17의 아니오), 흐름은 스텝 S15로 복귀한다(재작업).

덧붙여 말하자면, 변위량은 각 제품에 대하여 측정될 것이고, 오버레이 규격이 각 제품에 대한 변위량에 기초하여 동적으로 보정된다. 오버레이 규격의 보정은 통상의 제조에 사용되는 오버레이 규격으로부터 변위량을 차감하는 것에 제한되지 않는다. 오버레이 규격은 다른 방법, 예를 들어 제곱 평균(root mean square) 에 의해 보정될 수 있다. 또한, 오버레이 규격은 예를 들어, 변위량 |Sx-Sy|에 따른 보정량을 규격 Y에 추가함으로써, 완화될 수 있다.

본 실시예에 따르면, 측벽 제조 공정에 의해 라인-및-간격 패턴을 형성할 때 발생되는 변위를 고려하여 오버레이 오차를 검사하는 것이 가능하고, 또한 수율을 높이는 것이 가능하다. 또한, 오버레이 규격의 균일한 강화를 행할 필요가 없으므로, 재작업 비율을 줄인다. 또한, 노광 디바이스에 필요로 되는 오버레이 정확도를 억제하는 것이 가능하므로, 비용 절감이 가능하다. 결과적으로, 생산성 향상이 가능하다. 본 실시예들은 배선 패턴 위에 콘택트 홀 패턴을 오버레이하는 경우에 제한되는 것이 아니며, 라인-및-간격 패턴 위에 패턴을 오버레이하는 제조에 널리 적용될 수 있다.

도 13은 본 발명의 제2 실시예를 설명하는 개념도이다. 제2 실시예에서, 오버레이 규격은 제1 패턴 구조 A의 복수의 측정점에서의 변위량에 기초하여 보정된다. 변위량이 클수록, 오버레이 규격은 보다 정밀하게 보정된다. 예를 들어, 도 13의 좌측 상부에 도시된 바와 같이, 레지스트층 등의 슬리밍 공정 시에 웨이퍼 표면의 공정 편차(process variations)에 기초하여 3개의 측정점 P1, P2 및 P3에서 측정된 변위량 중에서, 도 13의 우측 상부의 그래프에 도시된 바와 같이, 측정점 P1 및 P3에서 측정된 변위량이 크고, 측정점 P2에서 측정된 변위량이 작다고 가정해 본다. 측정의 결과는 도 13의 좌측 하부에 도시된 3개의 측정점 P1, P2 및 P3에 관련된 오버레이 규격에 직접 반영되어, 도 13의 우측 하부의 그래프에 도시된 바와 같이 측정점 P1 및 P3에 관련된 오버레이 규격이 강화되고, 측정점 P2에 관련 된 오버레이 규격이 완화된다. 따라서, 오버레이 규격은 면내(in-plane) 변위량에 따라 적절히 보정될 수 있다.

본 실시예에서는, 제1 패턴 구조 A 상의 각 점에 대한 변위량을 변위량의 측정 결과에 기초하여 추정할 수 있고, 오버레이 규격은 추정된 변위량에 기초하여 보정될 수 있다. 변위량은 예를 들어, 복수의 측정점에서의 변위량의 측정 결과에 기초하여 다항식 근사(polynomial approximation)에 의해 추정된다. 따라서, 오버레이 규격은 수개의 측정점에서의 변위량의 측정 결과에 기초하여 적절히 보정될 수 있다. 덧붙여 말하자면, 변위량은 다항식 근사 외의 임의의 종래의 기술에 의해 추정될 수 있다.

도 14는 본 발명의 제3 실시예에 따른 제조 공정의 프로시저의 흐름도이다. 제3 실시예에서, 제2 패턴 구조 B를 형성하기 위한 노광 디바이스를 보정된 오버레이 규격에 따라 선택한다. 패턴 A를 위한 코어 부재를 노광에 의해 형성한다(스텝 S21). 코어 부재에 측벽 제조 공정을 수행하고(스텝 S22), 제 1 패턴 구조 A를 형성한다. 제1 패턴 구조 A의 라인부의 변위량을 측정한다(스텝 S23).

오버레이 규격을 측정된 변위량에 기초하여 보정한다(스텝 S24). 복수의 노광 디바이스 중에서 보정된 오버레이 규격에 따라 패턴 A상에 패턴 B를 오버레이하기 위한 노광 디바이스를 선택한다(스텝 S25). 예를 들어, 도 15에 도시된 바와 같이, 4개의 노광 디바이스 A, B, C 및 D가 미리 준비된다. 예를 들어, 준비된 노광 디바이스는 서로 다른 오버레이 정확도 특성을 갖는 것이 적절하다. 노광 디바이스가 변위량에 기초하여 보정된 오버레이 규격(규격 Z')에 요구되는 오버레이 정 확도에 따라 선택된다. 본 실시예에서, 규격 Z'에 따른 최적의 특성을 갖는 노광 디바이스 B가 선택되는 것으로 가정한다.

절연층을 전체 표면에 형성한 후, 제1 패턴 구조 A 위에 포토레지스트를 도포하고, 패턴 B를 노광 디바이스 B에 의한 오버레이 노광에 의해 형성한다(스텝 S26). 그 후, 패턴 A와 패턴 B의 오버레이 오차를 측정한다(스텝 S27). 스텝 S27에서 측정된 오버레이 오차가 규격 Z'를 충족시키는지의 여부를 판단한다(스텝 S28). 오버레이 오차가 규격 Z'를 충족시키면(스텝 S28의 예), 흐름은 후속 공정으로 진행한다(스텝 S29). 한편, 오버레이 오차가 규격 Z'를 충족시키지 않으면(스텝 S28의 아니오), 흐름은 스텝 S26으로 복귀한다(재작업). 본 실시예에서는, 보정된 오버레이 규격에 적합한 노광 디바이스가 임의로 선택될 수 있어, 패턴 B를 효율적으로 형성하는 것이 가능하게 된다. 그러므로, 생산성 향상이 가능하다.

추가적인 이점 및 변형이 본 분야의 숙련자에게는 쉽사리 가능할 것이다. 따라서, 여러 다양한 양상의 본 발명은 본원에 도시 및 기술된 대표적인 실시예들과 특정한 상세에 제한되는 것이 아니다. 이에 따라, 첨부된 청구항들 및 그 등가물에 의해 규정되는 일반적인 창작의 개념의 정신 또는 범위 내에서 다양한 변형이 이루어질 수 있다.

도 1 내지 도 7은 측벽 제조 공정의 프로시저를 설명하는 개략 단면도.

도 8 및 도 9는 라인부의 변위를 설명하는 그래프 및 개략도.

도 10a 및 도 10b는 패턴의 오버레이와 라인부의 변위와의 관계를 설명하는 개략도.

도 11은 종래의 제조 공정의 프로시저의 흐름도.

도 12는 본 발명의 제1 실시예에 따른 제조 공정의 프로시저의 흐름도.

도 13은 본 발명의 제2 실시예를 설명하는 개념도.

도 14는 본 발명의 제3 실시예에 따른 제조 공정의 프로시저의 흐름도.

도 15는 노광 디바이스를 선택하는 방법을 설명하는 개략도.

<도면의 주요 부분에 대한 부호의 설명>

12 : 희생층

13 : 레지스트층

14 : 측벽층

Claims

반도체 디바이스 제조 방법으로서,

제1 피치로 라인부와 간격부를 포함하는 제1 층을 형성하는 단계;

상기 제1 층의 라인부의 측벽 각각에 제2 층을 형성하는 단계;

상기 제1 층을 제거함으로써, 상기 제2 층을 상기 제1 피치보다 작은 제2 피치로 라인부와 간격부를 포함하는 것으로 형성하는 단계;

상기 제2 피치로 라인부와 간격부를 포함하는 제1 패턴 구조를 형성하는 단계;

상기 제1 패턴 구조의 간격부 중에서 제1 간격부 및 제2 간격부 각각의 폭에 기초하여 상기 제1 패턴 구조의 라인부의 변위량을 측정하는 단계 - 상기 제1 간격부는 상기 제1 층의 간격부로부터 파생되고, 상기 제2 간격부는 상기 제1 층의 라인부로부터 파생됨 -;

상기 제1 패턴 구조와, 상기 제1 패턴 구조 위에 오버레이되어 형성되는 제2 패턴 구조의 오버레이에 대한 오버레이 규격을 상기 변위량에 기초하여 동적으로 보정하는 단계; 및

상기 제1 패턴 구조와 상기 제2 패턴 구조의 오버레이 오차가 보정된 오버레이 규격을 충족시키는지의 여부를 판단하는 단계

를 포함하는, 반도체 디바이스 제조 방법.
제1항에 있어서,

상기 제2 피치는 상기 제1 피치의 길이의 절반인, 반도체 디바이스 제조 방법.
제1항에 있어서,

상기 제1 층의 라인부의 측벽 각각에 형성된 상기 제2 층의 막 두께는 상기 제1 층의 라인부의 폭과 거의 동일한, 반도체 디바이스 제조 방법.
제1항에 있어서,

상기 변위량은 상기 제1 간격부의 폭과 상기 제2 간격부의 폭 간의 차의 절대값인, 반도체 디바이스 제조 방법.
제1항에 있어서,

상기 보정된 오버레이 규격은 소정의 오버레이 규격과 상기 변위량 간의 차(difference)와 동일한, 반도체 디바이스 제조 방법.
제1항에 있어서,

상기 제1 패턴 구조의 라인부의 변위량의 측정은 각 제품에 대하여 행해지며,

상기 오버레이 규격의 보정은 각 제품에 대하여 행해지는, 반도체 디바이스 제조 방법.
제1항에 있어서,

상기 제1 패턴 구조의 라인부의 변위량의 측정은 상기 제1 패턴 구조 상의 복수의 측정점에서 행해지며,

상기 오버레이 규격은 상기 측정점 각각에서 측정된 변위량에 기초하여 보정되는, 반도체 디바이스 제조 방법.
제7항에 있어서,

상기 변위량이 클수록, 상기 오버레이 규격은 보다 정밀하게 보정되는, 반도체 디바이스 제조 방법.
제7항에 있어서,

상기 제1 패턴 구조 상의 각 점에 대하여 상기 제1 패턴 구조의 라인부의 변위량은 상기 변위량의 측정 결과에 기초하여 추정되고,

상기 오버레이 규격은 추정된 변위량에 기초하여 보정되는, 반도체 디바이스 제조 방법.
제9항에 있어서,

상기 추정된 변위량은 상기 측정점 각각에서의 측정 결과에 기초하여 다항식 근사(polynomial approximation)에 의해 획득되는, 반도체 디바이스 제조 방법.
제1항에 있어서,

복수의 노광 디바이스 중에서 상기 보정된 오버레이 규격에 따라 상기 제2 패턴 구조를 형성하기 위한 노광 디바이스를 선택하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
제11항에 있어서,

상기 선택하는 단계는 상기 보정된 오버레이 규격에 요구되는 오버레이 정확도에 따라 상기 제2 패턴 구조를 형성하기 위한 노광 디바이스를 선택하는 것을 포함하는, 반도체 디바이스 제조 방법.
제1항에 있어서,

상기 제1 층을 형성하는 단계는 슬리밍 공정(slimming process)을 수행하는 것을 포함하는, 반도체 디바이스 제조 방법.
제13항에 있어서,

상기 제1 층을 형성하는 단계는,

상기 슬리밍 공정을 수행함으로써, 상기 제1 피치로 라인부와 간격부를 포함하는 레지스트를 형성하는 단계; 및

상기 레지스트를 마스크로서 사용하여 상기 제1 층을 패터닝하는 단계

를 포함하는, 반도체 디바이스 제조 방법.
처리될 하부층(lower layer) 위에 제1 피치로 라인부와 간격부를 포함하는 희생층(sacrifice layer)을 형성하는 단계;

상기 희생층의 라인부의 측벽 각각에 측벽층을 형성하는 단계;

상기 희생층을 제거함으로써, 상기 측벽층을 상기 제1 피치보다 작은 제2 피치로 라인부와 간격부를 포함하는 것으로 형성하는 단계;

상기 측벽층을 마스크로서 사용하여 상기 하부층을 패터닝함으로써, 상기 제2 피치로 라인부와 간격부를 포함하는 상기 하부층의 제1 패턴 구조를 형성하는 단계;

상기 제1 패턴 구조의 간격부 중에서 제1 간격부와 제2 간격부 각각의 폭에 기초하여 상기 제1 패턴 구조의 라인부의 변위량을 측정하는 단계 - 상기 제1 간격부는 상기 희생층의 간격부로부터 파생되고, 상기 제2 간격부는 상기 희생층의 라인부로부터 파생됨 -;

상기 제1 패턴 구조와, 상기 제1 패턴 구조 위에 오버레이되어 형성되는 제2 패턴 구조의 오버레이에 대한 오버레이 규격을 상기 변위량에 기초하여 동적으로 보정하는 단계;

상기 제1 패턴 구조 위에 처리될 상부층을 형성하는 단계;

상기 상부층 위에 레지스트를 형성하는 단계;

상기 레지스트를 패터닝함으로써, 상기 제2 패턴 구조를 형성하는 단계;

상기 제1 패턴 구조와 상기 제2 패턴 구조의 오버레이 오차가 보정된 오버레이 규격을 충족시키는지의 여부를 판단하는 단계; 및

상기 오차가 상기 보정된 오버레이 규격을 충족시키면, 상기 레지스트를 마스크로서 사용하여 상기 제2 패턴 구조의 패턴을 상기 상부층 위에 전사하는 단계

를 포함하는, 반도체 디바이스 제조 방법.
제15항에 있어서,

상기 희생층을 형성하는 단계는,

슬리밍 공정을 수행함으로써, 상기 제1 피치로 라인부와 간격부를 포함하는 레지스트를 형성하는 단계; 및

상기 레지스트를 마스크로서 사용하여 상기 희생층을 패터닝하는 단계

를 포함하는, 반도체 디바이스 제조 방법.
제15항에 있어서,

상기 하부층은 배선 재료로 이루어지고,

상기 제1 패턴 구조의 라인부는 배선 패턴 구조의 배선 재료층으로 사용되는, 반도체 디바이스 제조 방법.
제15항에 있어서,

상기 하부층은 절연 재료로 이루어지고,

배선 재료로 이루어지는 배선 재료층은 상기 제1 패턴 구조의 간격부에 형성됨으로써, 배선 패턴 구조를 획득하는, 반도체 디바이스 제조 방법.
제15항에 있어서,

상기 제1 패턴 구조는 배선 재료로 이루어지는 배선 재료층을 포함하는 배선 패턴 구조를 구성하고,

상기 상부층은 절연 재료로 이루어지며,

상기 제2 패턴 구조는 상기 배선 패턴 구조에 따라 형성되는 콘택트 홀 패턴을 구성하는, 반도체 디바이스 제조 방법.
노광 방법으로서,

제1 패턴 구조의 라인부의 변위량을 측정하는 단계 - 상기 제1 패턴 구조는 라인부와 간격부를 포함함 - ;

상기 제1 패턴 구조와, 상기 제1 패턴 구조 위에 오버레이되어 형성되는 제2 패턴 구조의 오버레이에 대한 오버레이 규격을 상기 변위량에 기초하여 동적으로 보정하는 단계; 및

복수의 노광 디바이스 중에서 보정된 오버레이 규격에 따라 선택된 노광 디바이스를 이용하여 상기 제2 패턴 구조를 형성하기 위한 노광을 실시하는 단계

를 포함하는, 노광 방법.