CN110660661A

CN110660661A - 半导体元件制造方法

Info

Publication number: CN110660661A
Application number: CN201910572254.3A
Authority: CN
Inventors: 叶雅雯; 沈育佃; 黄世钧; 张博钦; 林纬良; 严永松; 吴伟豪; 林立德; 林斌彦; 刘如淦
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2018-06-29
Filing date: 2019-06-28
Publication date: 2020-01-07

Abstract

一种半导体元件制造方法，在基板之上形成底层结构。在底层结构之上形成薄膜。测量薄膜的表面形貌，并将表面形貌存储为形貌数据。使用方向性蚀刻执行局部蚀刻，并扫描基板，使得薄膜的整个表面承受方向性蚀刻。根据形貌数据调整方向性蚀刻的电浆束强度。

Description

半导体元件制造方法

技术领域

本揭露内容是有关于一种半导体元件的制造方法。

背景技术

在7nm或更小的半导体技术节点，线及间距(line-and-space，L/S)图案化需要光学微影的间距解析度小于约32nm。一般而言，即使采用极紫外(extreme ultra violet，EUV)微影，EUV单次曝光技术(single-exposure technology，SPT)的解析度极限为约28nm至约34nm。为了获得更小间距的图案，将需要重复两次微影曝光技术的双图案化技术(double-patterning technology，DPT)来图案化小于约32nm的L/S间距。然而，对于大规模生产应用而言，EUV采用DPT方法的成本过于昂贵。

发明内容

一种半导体元件制造方法，包含：形成一底层结构于一基板之上；形成一薄膜于底层结构之上；测量薄膜的表面形貌且储存此表面形貌为形貌数据；以及使用方向性蚀刻执行一局部蚀刻，同时扫描基板使得薄膜的一整个表面承受上述方向性蚀刻，其中根据形貌数据调整方向性蚀刻的一电浆束强度。

附图说明

本揭露内容从后续实施例以及附图可以更佳理解。应注意的是，根据本产业的标准作业，许多构件未按照比例绘制。事实上，许多构件的尺寸可以任意地放大或缩小以清楚论述。

图1A绘示根据本揭露内容实施例的方向性图案装置的示意图；

图1B、图1C及图1D绘示根据本揭露内容实施例的方向性图案装置的示意图；

图2A绘示根据本揭露内容实施例的制造过程中不同阶段中的一个阶段的平面图；

图2B是对应于图2A的直线L1-L1的剖面图；

图3A是根据本揭露内容实施例的制造过程中不同阶段中的一个阶段的平面图；图3B是对应于图3A的直线L1-L1的剖面图；

图4A是根据本揭露内容实施例的制造过程中不同阶段中的一个阶段的平面图；图4B是对应于图4A的直线L1-L1的剖面图；

图5A是根据本揭露内容实施例的半导体元件制造过程的流程图；图5B、图5C、图5D及图5G是根据本揭露内容实施例的半导体元件制造过程中不同阶段的剖面图；图5E是根据本揭露内容实施例绘示一形貌及图5F是根据本揭露内容实施例绘示一电浆束强度。

图6是根据本揭露内容实施例绘示半导体元件制造过程的示意图；

图7是根据本揭露内容实施例的半导体元件制造过程的流程图；

图8A及图8B是根据本揭露内容实施例的制造过程中不同阶段中的一个阶段的剖面图；

图9A及图9B是根据本揭露内容实施例的制造过程中不同阶段中的一个阶段的视图；

图10A及图10B是根据本揭露内容实施例的制造过程中不同阶段中的一个阶段的视图；

图11A及图11B是根据本揭露内容实施例的制造过程中不同阶段中的一个阶段的视图；

图12、图13及图14是根据本揭露内容实施例的制造过程中不同阶段的剖面图。

【符号说明】

1000：方向性蚀刻装置

1020：电浆室

1022：狭缝

1026：分离板

1030：晶圆载物台

1010：主腔室

1040：真空系统

1035：移动机构

1100：电浆束

1024：半月板

19：介电层

16：孔洞图案

18：凹沟

10：目标图层

D1、D2：数量

X1：直径

X2：长度

Y1：宽度

Z1、Z2：深度

L1：直线

S200、S210、S220、S230、S240、S250：操作

S400、S410、S420、S430：操作

100：基板

110：底层结构

120：薄膜

300：射柱源

310：接受器

305：光束

80：掩模图案

71：第二硬遮罩层

61：第一硬遮罩层

62：缺陷

90：光阻层

θ：角度

具体实施方式

以下的揭露内容提供许多不同实施例或范例，以实施本揭露内容的不同结构。以下叙述构件及排列方式的特定实施例或范例，以求简化本揭露内容。当然，这些仅为范例说明并非用以限定本揭露内容。举例来说，构件尺寸并未限定于所揭露的范围或数值，而是根据制程条件及/或元件的期望特性。再者，若是以下的揭露内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了上述第一特征部件与上述第二特征部件形成直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使得上述第一特征部件与上述第二特征部件可能未直接接触的实施例。为达简化及明确目的，不同特征部件可随意绘制成不同尺寸。为求简化，在所附附图中，可省略一些层别/特征部件。

再者，在空间上的相关用语，例如“之下”、“以下”、“下”、“以上”、“上”等等在此处是用以容易表达出本说明书中所绘示的附图中元件或特征部件与另外的元件或特征部件的关系。这些空间上的相关用语除了涵盖附图所绘示的方位外，还涵盖装置于使用或操作中的不同方位。此装置可具有不同方位(旋转90度或其他方位)且此处所使用的空间上的相关符号同样有相应的解释。此外，“由...所构成”一词可意味“包含”或“仅包含”。再者，在以下制程中，可于所述操作中或之间进行一或多个额外的操作，且可更改操作顺序。在此揭露中“A，B及C中至少一个”一词意味A，B，C，A+B，A+C，B+C或A+B+C中任何一个，并不表示A中的一个，B中的一个以及C中的一个，除非另有说明。

本揭露内容实施例是关于一半导体元件，特别是关于互补式金氧半场效晶体管(CMOS FET)，举例来说，鳍式场效晶体管(FinFET)及其制造方法。本揭露内容实施例通常不仅适用FinFET，也适用于平面场效晶体管，双栅场效晶体管，环绕栅场效晶体管，Ω状栅极场效晶体管或栅极环绕(GAA)场效晶体管，及/或纳米线场效晶体管，或具有三维通道结构的任何合适元件。

在本揭露内容中，将解释利用单曝光图案化技术(SPT)的方向性图案化技术以获得小于微影解析度极限的图案间距(pattern pitch)，例如，小于约32nm。

方向性图案化技术包含一方向性蚀刻技术及一方向性沉积技术。方向性蚀刻的特性所在是为水平或表面异向性或选择性蚀刻，其中目标层或图案仅实质上在平行基板的一平面(XY平面)内一方向(例如，X方向)上蚀刻，而实质上不蚀刻另一个方向(例如，Y方向)。

执行方向性蚀刻其通过调整各种蚀刻参数来产生蚀刻物质(自由基)，蚀刻物质实质上在水平方向行进或者以大于约10-30度(其中90度为水平)的大入射角入射于基板上。可调整的蚀刻参数包含但不限于以下项目，蚀刻剂(气体)组成，蚀刻温度，蚀刻时间，蚀刻压力，射频(RF)偏压，RF偏压功率，蚀刻剂流速，晶圆倾斜，其他合适的蚀刻参数或上述组合。

图1A绘示根据本揭露内容实施例的方向性图案装置的示意图，以及图1B、图1C及图1D绘示根据本揭露内容实施例的方向性图案化操作的示意图。

如图1A所示的方向性图案装置，举例来说，方向性蚀刻装置1000包含主腔室1010，其中针对待处理晶圆设置有晶圆载物台1030，以及电浆产生室1020以产生电浆。在一些实施例中，电浆以RF(射频)产生，其使用13.56MHz及/或2.45GHz的高频电源。可使用其他的频率范围。在主腔室1010与电浆室1020之间设置分离板1026。分离板1026包含狭缝1022，电浆束1100从狭缝1022引入主腔室。在一些实施例中，在电浆室侧边，提供可调式半月板1024于狭缝1022之上。一或多个真空系统1040，举例来说，包含涡轮分子泵连接到主腔室及电浆室(未绘示)，以维持室中的减压状态。在一些实施例中，在蚀刻时，主腔室中的压力低于电浆室中的压力。在特定实施例中，主腔室中的压力等级为1×10^-5Torr，以及电浆室中的压力等级为1×10^-3Torr。

在一些实施例中，施以DC偏压分别于分离板1026及晶圆载物台1030，以放出及控制电浆束1100。再者，晶圆载物台1030可通过移动机构1035而移动且相对于电浆束1100来扫瞄晶圆。

在一些实施例中，调整RF及DC偏压中至少一个以产生电场，该电场导致蚀刻物质实质上沿一平面水平地流动(例如，在X方向上)，该平面相对于基板的表面之上，或者该电场提供一个大入射角。在一些实施例中，调整蚀刻物质使其为具有一动量分布的高能物质，此种蚀刻物质或高能物质在沿一前线的动量分布不为相同，即位于顶部路径上的蚀刻或高能物质的动量与位于底部路径上的蚀刻或高能物质的动量不为相同。在一些实施例中，位于顶部路径上的蚀刻或高能物质的动量与位于中间路径上的蚀刻或高能物质的动量不为相同，该中间路径高于底部路径，以及位于顶部路径上的蚀刻或高能物质的动量与于底部路径上的蚀刻或高能物质的动量相同。可以通过调整电磁控制来实现任何组合，其可在蚀刻前沿上调整蚀刻或高能物质的能量。

在一些实施例中，如图1B及图1C所示，调整半月板1024的位置去改变电浆束1100的入射角θi。如图1D所示，通过沿着X方向扫瞄晶圆，可形成沟槽图案而不在Y方向上实质地扩展沟槽图案。

图2A至图4B是根据本揭露内容另一实施例的制造过程中不同阶段的平面图及剖面图。如图2A至图4B所示，须知可于该制造过程之前，之中，之后加入额外的操作，以及针对本揭露内容额外的实施例，以下所述某些操作可以被置换或删除。该操作/过程的顺序是可以互换的。如图2A至图4B所示，该“A”图是平面图(从上面看)，及该“B”图是对应于图2A的直线L1-L1的剖面图。

在一些实施例中，如图2A及图2B所示，通过一或多个微影与蚀刻操作形成孔洞图案16于目标图层10的表面部分。在其他实施例中，形成具有细长矩形形状的间距图案而非孔洞图案。目标图层10是为介电质，导电层，半导体层或任何其他用于半导体的层膜。如图2B所示，孔洞图案16具有直径X1及深度Z1。接着，如图3A及图3B及图4A及图4B所示，执行一或多个方向性蚀刻操作于X方向，通过数量D1及数量D2以扩大孔洞图案16，进而形成凹沟18。在一些实施例中，数量D1与数量D2相等，以及在其他实施例中，数量D1与数量D2不相等。如图4A及4B图所示，凹沟18具有长度X2，宽度Y1及深度Z2。长度X2和X1+D1+D2相等。宽度Y1和X1的差Dy等于或大于零并且小于(D1+D2)/2。在一些实施例中，(D1+D2)/2为Dy的二倍或更多，五倍或更多，或者十倍或更多。在一些实施例中，Z2大于Z1以及Z2为(D1+D2)/2的1/2或更少，1/5或更少或者1/10或更少。

在一些实施例中，在方向性蚀刻中，X方向上的蚀刻量与Y方向上的蚀刻量的比率约2或更多，且在其他实施例中其比率约5或更多。在特定实施例中，该比率约10或更多。理想上，该比率尽可能地高，但在一些实施例中可高达约100以及在其他实施例中高达约50。再者，沿Z方向(垂直方向)上的蚀刻量小于X方向上的蚀刻量。在一些实施例中，在X方向上的蚀刻量与在Z方向上的蚀刻量的比率为约2或更大，且在其他实施例中为约5或更多。在特定实施例中，该比例为约10或更多。理想上，该比率尽可能地高，但在一些实施例中可高达约100以及在其他实施例中高达约50。

如上所述，方向性蚀刻是为局部蚀刻其仅执行于基板(晶圆)的部分区域上。在一些实施例中，如图1D所示，区域的宽度对应于沿Y方向的狭缝1022的宽度。在一些实施方案中，宽度范围为约5mm至约50mm。可以通过例如机械快门来改变宽度。如图1B及图1C所示，沿X方向的区域长度可以通过可调式半月板1024调整，在一些实施例中，该区域的长度范围为约5mm至约50mm的范围内。在一些实施例中，蚀刻区域具有正方形形状或矩形形状。

图5A是根据本揭露内容实施例绘示半导体元件制造过程的流程以及图5B至图5G绘示其制造过程的不同阶段。须知可于图5A至图5G所示的制造过程之前，之中，之后加入额外的操作，并且针对本揭露内容额外的实施例，以下所述某些操作可以被置换或删除。该操作/过程的顺序是可以互换的。对应于图1A至图4B的说明内容，材料，构造，尺寸，结构，条件及操作与其说明内容为相同或相似。以下实施例可以采用图1A至图4B所示的实施例，并且可能省略一些说明。

如图5A及图5B所示，在S200，形成一或多个底层结构110于基板100之上。在一些实施例中，基板100可由合适的元素半导体构成，例如硅，金刚石或锗；合适的合金或化合物半导体，如IV族化合物半导体(硅锗(SiGe)，碳化硅(SiC)，碳化硅锗(SiGeC，GeSn，SiSn，SiGeSn)，III-V族化合物半导体(例如，砷化镓(GaAs)，砷化铟镓(InGaAs)，砷化铟(InAs)，磷化铟(InP)，锑化铟(InSb)，磷化镓砷(GaAsP)或磷化镓铟(GaInP))等。再者，基板100可包含磊晶层(epi-layer)，其可为应变的磊晶层用以提高性能，及/或可包含硅绝缘体(SOI)结构。在一个实施例中，使用p型硅基板。

底层结构110包含各种元件，结构，层膜及/或元素。底层元件的示例可包含静态随机存取记忆体(SRAM)及/或其他逻辑电路，被动元件例如电阻器，电容器及电感器，以及主动元件例如P通道场效晶体管(PFET)，N通道FET(NFET)，金属氧化物半导体场效应晶体管(MOSFET)，互补式金氧半场效晶体管(CMOS)晶体管，例如FinFET，双极晶体管，高电压晶体管，高频晶体管，其他存储器单元及上述组合。半导体元件可包含多个可互连的半导体元件(例如，晶体管)。然而，应理解的是，该应用不应限于特定类型的元件。

接着，如图5C所示，在S210，形成一或多个薄膜120于底层结构110之上。在一些实施例中，薄膜120为一或多个层间介电层(ILD)。层间介电层包含氧化硅，氮化硅，氮氧化硅(SiON)，SiOCN，SiOC，SiCN，氟硅玻璃(FSG)，氧化铝，有机材料或低介电常数介电材料，或任何其他合适的介电材料。层间电介质层可以通过化学气相沉积(CVD)，物理气相沉积(PVD)，原子层沉积(ALD)或其他合适的成膜方法形成。在一些实施例中，薄膜120包含半导体层，例如多晶硅及非晶硅，或导电层，例如金属层。半导体层可以通过CVD，ALD，分子束磊晶法或任何其他合适的成膜方法形成。金属层由Al，Cu，W，Co，Ni，Mo，Ti，Ta及上述金属合金，TiN，TaN或其他合适的导电材料中的一或多种构成。导电层可以通过CVD，PVD，ALD，电镀或任何其他合适的成膜方法形成。

形成薄膜120之后，薄膜120通常具有不均匀的形貌，包含凸起部分(突起，山势及/或丘陵)及/或凹入部分(凹陷，凹槽，沟槽，开口，孔及/或间距)如图5C所示。再者，不同区域具有不同比率的凹入部分。

在一些实施例中，在图5A的S220，对于具有不均匀形貌的薄膜120执行平坦化操作，例如回蚀处理及/或化学机械抛光处理。即使执行平坦化操作，薄膜120仍然具有不均匀的形貌如图5D所示。

接着，在图5A的S230，在基板100之上测量薄膜120的表面形貌。由于在薄膜沉积，蚀刻及/或抛光(平坦化)操作中的制程变异，薄膜120的表面可能具有不均匀的形貌(即，非平坦)。测量该形貌并记录其表面形貌数据于存储器。例如，可以通过光学方法或原子力显微器测量该表面形貌。图5E是为一表面形貌，其对应于一晶圆中沿一线段的一位置。

接着，在图5A的S240，根据表面形貌数据改变束强度，在局部区域上执行一或多个方向性蚀刻操作。例如，对于具有较高不均匀形貌(例如，较高厚度)的部分，增加束强度，而对于具有较低不均匀形貌(例如，较小厚度)的部分，减小束强度。图5F绘示束强度沿着对应于图5E的所述线段而变化。如图5F所示，束强度相对于表面形貌具有反向轮廓。通过使用这种局部方向性蚀刻操作，可以获得一实质平坦的表面如图5G所示。

在一些实施例中，重复测量表面形貌S230及执行方向性蚀刻S240以获得薄膜120所需的平坦度。在一些实施例中，不执行初始平坦化操作S220，以及在沉积薄膜120后测量其表面形貌。

图6绘示根据本揭露内容实施例的平坦化操作的示意图。在前述实施例中，取得并储存整个基板(晶圆)的表面形貌，然后通过相对于电浆束移动晶圆，执行方向性蚀刻操作，同时根据表面形貌数据改变电浆束强度。如图6的实施例，原位地测量表面形貌，接着执行方向性蚀刻操作。在一些实施例中，射柱源300放射光束305于目标图层10的表面上(例如：在其上形成的薄膜的表面)，以及接受器310接收反射光束，从而测量目标图层10的表面形貌。在一些实施例中，光束305是为雷射光。目标图层10相对于光束305移动如图6的箭头所示。在一些实施例中，晶圆载物台1030在目标图层10安置于其上之后移动。提供该测量的表面形貌以调整电浆室1020所放出的电浆束1100。

图7是根据本揭露内容实施例绘示半导体元件制造过程的流程。须知可于图7所示的制造过程之前，之中，之后加入额外的操作，并且针对本揭露内容额外的实施例，以下所述某些操作可以被置换或删除。该操作/过程的顺序是可以互换的。对应于图1A至图6的说明内容，材料，构造，尺寸，结构，条件及操作与其说明内容为相同或相似。以下实施例可以采用图1A至图6所示的实施例，并且可能省略一些说明。

如图5A至图5G及图6所述实施例，测量并储存表面形貌为表面形貌数据，以及在方向性蚀刻中，根据表面形貌数据调整电浆束强度。在其他实施例中，使用底层结构的布局资料来选择性地估测或预测表面形貌。在一些实施例中，形成薄膜于底层图案之上，薄膜的表面形貌取决于该底层图案的图案密度。举例来说，与具有高图案密度的其它区域相比，当给定区域中的图案密度低或者无图案形成，其在执行CMP(Chemical Mechanical Polishing)操作之后的薄膜厚度因“凹陷”而变薄。如图7所述实施例，在S400，取得一或多个底层结构的布局资料。接着，在S410，在底层结构之上形成薄膜之后，使用一或多个处理器(计算机)分析图案布局数据来估测薄膜表面的形貌。在一些实施例中，薄膜进一步接受CMP操作之后，估测薄膜表面的形貌。在一些实施例中，在估测表面形貌时也考虑薄膜的厚度及/或材料。

接着，在S420，根据估测的表面形貌来改变电浆束强度，执行方向性蚀刻。类似图5A中的S250，在S430中获得一实质上为平坦表面的薄膜。

图8A及图8B是根据本揭露内容实施例绘示使用两个硬遮罩层及方向性蚀刻操作的优点。对应于图1A至图7的说明内容，材料，构造，尺寸，结构，条件及操作与其说明内容为相同或相似。以下实施例可以采用图1A至图7所示的实施例，并且可能省略一些说明。

如图8A所示，掩模图案80包含第一硬遮罩层61其形成于介电层19之上，以及第二硬遮罩层71其形成于第一硬遮罩层61之上。在一些实施例中，第二硬遮罩层71是为用于微影操作中的多层光阻系统的一层，其由有机材料构成。第一硬遮罩层由氧化硅构成，其氧化硅由四乙氧基硅烷(TEOS)或氮化硅所形成。

如图8A所示，施加电浆流其具有相对于法线一倾斜角θ(电浆入射角)。通过调整该角度θ及/或第一硬遮罩层61与第二硬遮罩层71之间的蚀刻选择比，可以调整掩模图案80的图案轮廓(垂直轮廓)如图8B所示。

在一些实施例中，由于微影及/或蚀刻条件，掩模图案80的图案轮廓具有锥形形状。在一些实施例中，设定电浆入射角θ为约5至约15度，以移除掩模图案80的锥形形状。当电浆入射角θ小于5度时，第一硬遮罩层61的侧面蚀刻量可为很小，以及当电浆入射角θ大于30度时，掩模图案80的图案轮廓将为T形(T-shape)。

图9A至图11B是根据本揭露内容实施例绘示通过方向性蚀刻移除缺陷的制程。如图9A至图11B所示，该“A”图为剖面图而该“B”图为平面图(从上方观察)。须知可于图9A至图11B所示的制造过程之前，之中，之后加入额外的操作，并且针对本揭露内容额外的实施例，以下所述某些操作可以被置换或删除。该操作/过程的顺序是可以互换的。对应于图9A至图11B的说明内容，材料，构造，尺寸，结构，条件及操作与其说明内容为相同或相似。以下实施例可以采用图1A至图8所示的实施例，并且可能省略一些说明。

通过方向性蚀刻，可实质上不影响主图案(宽度等)的情况下移除缺陷。如图9A及图9B所示，由于各种原因，形成缺陷62在两个主图案80之间。举例来说，缺陷62是由薄膜形成时及/或蚀刻时的光阻浮渣或颗粒所引起。在一些实施例中，缺陷62是桥接缺陷如图9B所示。可通过缺陷检查设备来检测这种缺陷。缺陷检查设备可以检测晶圆内的一或多个缺陷及其位置(坐标)。将有关缺陷的位置，大小及/或其他信息作为缺陷数据储存在存储器中。

接着，执行一或多个方向性蚀刻操作以移除缺陷62如图10A及图10B所示。在一些实施例中，根据缺陷数据侦测缺陷62，并在缺陷62附近执行区域式方向性蚀刻。通过调整方向性蚀刻的方向，举例来说，与主图案80平行如图10A及图10B所示，可实质上在不减少主图案80的宽度的情况下，蚀刻掉缺陷62如图11A及图11B所示。

再者，在一些实施例中，图案80为双层图案，其具有第一硬遮罩层61及第二硬遮罩层71类似于图8A及图8B。与第二硬遮罩层71相比，当第一硬遮罩层61由较高蚀刻速率的材料构成时，可相对第二硬遮罩层71选择性地移除由第一硬遮罩层61形成的缺陷或蚀刻残留物。

在上述的实施例中，通过晶圆图案缺陷检查设备检测晶圆上的缺陷，并通过使用方向性蚀刻移除该缺陷。在其他实施例中，应用所述方向性蚀刻缺陷移除技术于光罩制造技术。类似于在晶圆之上形成图案，通过电子束微影及蚀刻操作，在透明基板上形成电路图案。在极紫外微影技术中，则使用反射式光罩。

在图案化操作时，缺陷可能发生在光罩图案中。通过光罩缺陷检查设备，可以检测缺陷并且将它们的位置及其他信息储存在存储器中。通过方向性蚀刻并考虑图案方向，可选择性地移除缺陷而不影响电路图案。

图12至图14是根据本揭露内容实施例绘示使用方向性蚀刻移除光阻图案中驻波的制程。须知可于图12至图14所示的制造过程之前，之中，之后加入额外的操作，并且针对本揭露内容额外的实施例，以下所述某些操作可以被置换或删除。该操作/过程的顺序是可以互换的。对应于图12至图14的说明内容，材料，构造，尺寸，结构，条件及操作与其说明内容为相同或相似。以下实施例可以采用图1A至图11B所示的实施例，并且可能省略一些说明。

在一些实施例中，由于光学微影中的驻波效应，使光阻层90具有波形轮廓。特别当介电层19具有反射性时，与使用非反射基板相比，更容易观察到驻波效应。在显影光阻层90之后，获得如图12所示的波状侧面轮廓。通过对光阻层90进行方向性蚀刻如图13所示，可以移除波状侧面轮廓，从而平滑化图案轮廓如图14所示。

根据本揭露内容实施例，通过控制方向性蚀刻技术中的束强度，可以改善目标形貌。可应用该技术来微调光阻及硬遮罩的轮廓或者移除光阻浮渣残留问题，其可大程度地扩大制程视窗。尤其可以解决CMP负载问题(不平坦表面)以及实现目标区域的平坦化，因此降低制造成本。应用方向性蚀刻操作可大程度地扩大因硬遮罩轮廓而减少的制程视窗。应用方向性蚀刻操作可平滑化图案缺陷及/或驻波效应。

在另一例示性态样中，一种半导体元件制造方法中，在基板之上形成底层结构。在底层结构之上形成薄膜。测量薄膜的表面形貌，并将表面形貌存储为形貌数据。使用方向性蚀刻执行局部蚀刻，并扫描基板使得薄膜的整个表面承受方向性蚀刻。根据形貌数据调整方向性蚀刻的电浆束强度。在前述或以下一或多个实施例中，于方向性蚀刻中，沿第一轴的蚀刻率大于沿第二轴的蚀刻率，第二轴垂直于第一轴。在前述或以下一或多个实施例中，沿第一轴的蚀刻速率是沿第二轴的蚀刻速率的2倍或更多。在前述或以下一或多个实施例中，电浆束强度随着薄膜表面高度的增加而增加。在前述或以下一或多个实施例中，执行平坦化操作于薄膜上。在前述或以下一或多个实施例中，平坦化操作是为化学机械研磨。在前述或以下一或多个实施例中，薄膜是为介电膜。

在另一例示性态样中，一种半导体元件制造方法中，取得在基板之上形成的底层结构的布局资料，形成薄膜于底层结构之上。使用方向性蚀刻执行局部蚀刻，并扫描基板使得薄膜的整个表面承受方向性蚀刻。根据布局资料调整方向性蚀刻的电浆束强度。在前述或以下一或多个实施例中，于方向性蚀刻中，沿第一轴的蚀刻率大于沿第二轴的蚀刻率，第二轴垂直于第一轴。在前述或以下一或多个实施例中，沿第一轴的蚀刻速率是沿第二轴的蚀刻速率的2倍或更多。在前述或以下一或多个实施例中，根据布局资料估测薄膜的表面形貌。在前述或以下一或多个实施例中，根据估测的表面形貌调整电浆束强度。在前述或以下一或多个实施例中，电浆束强度随着估测的表面形貌指示的薄膜表面高度的增加而增加。在前述或以下一或多个实施例中，执行平坦化操作于薄膜上。在前述或以下一或多个实施例中，该平坦化操作是为化学机械研磨。在前述或以下一或多个实施例中，该薄膜是为介电膜。

在另一例示性态样中，一种半导体元件制造方法中，使用非接触式感测器，测量在基板之上形成的薄膜的区域的表面形貌。使用方向性蚀刻执行局部蚀刻于该区域，根据测量表面形貌调整方向性蚀刻的电浆束强度。移动基板相对于非接触式感测器及电浆束，以执行测量表面形貌以及执行局部蚀刻。在前述或以下一或多个实施例中，于方向性蚀刻中，沿第一轴的蚀刻率大于沿第二轴的蚀刻率，第二轴垂直于该第一轴。在前述或以下一或多个实施例中，沿第一轴的蚀刻速率是沿第二轴的蚀刻速率的5倍或更多。在前述或以下一或多个实施例中，电浆束强度随着测量表面形貌指示的薄膜表面高度的增加而增加。在前述或以下一或多个实施例中，非接触式感测器是为光束。

在另一例示性态样中，一种半导体元件制造方法中，在底层结构之上通过微影及蚀刻技术形成第一硬遮罩。在该第一硬遮罩之上通过微影及蚀刻技术形成第二硬遮罩。蚀刻第一硬遮罩的侧壁部分。在前述或以下一或多个实施例中，在蚀刻第一硬遮罩的侧壁部分时，第二硬遮罩未受到蚀刻。在前述或以下一或多个实施例中，在蚀刻第一硬遮罩的侧壁部分时，第二硬遮罩的蚀刻量小于第一硬遮罩的蚀刻量。在前述或以下一或多个实施例中，使用方向性蚀刻来蚀刻第一硬遮罩的侧壁部分。在前述或以下一或多个实施例中，在蚀刻之前，第一硬遮罩具有第一宽度，第二硬遮罩具有小于第一宽度的第二宽度。在前述或以下一或多个实施例中，在蚀刻之后，第一宽度减少。在前述或以下一或多个实施例中，在蚀刻之后，第二宽度没有减少。在前述或以下一或多个实施例中，在蚀刻之后，第二宽度的减少的量小于第一宽度的减少的量。在前述或以下一或多个实施例中，第二宽度具有一数值其范围约0.5nm至5nm。

在另一例示性态样中，一种半导体元件制造方法中，通过微影及蚀刻技术在基板上形成底层结构并在底层结构之上形成光阻图案。通过辐射照射蚀刻第一硬遮罩的侧壁部分。在前述或以下一或多个实施例中，光阻图案包含波状表面。在前述或以下一或多个实施例中，蚀刻移除该波状表面的突起及平滑化该波状表面。在前述或以下一或多个实施例中，在第一硬遮罩的侧壁部分之上，辐射具有强度分布。在前述或以下一或多个实施例中，强度分布与侧壁部分的表面形貌分布相反。在前述或以下一或多个实施例中，相对于基板表面一倾斜角度发射辐射。在前述或以下一或多个实施例中，该辐射是UV光。

在另一例示性态样中，在基板之上形成复数个图案。执行缺陷扫瞄以检测一或多个缺陷。在一或多个区域执行方向性蚀刻，区域包含已检测出一或多个缺陷，以移除一或多个缺陷。

前述内容概述了许多实施例或示例的特征，使本技术领域中具有通常知识者可以从各方面更佳了解本揭露。本技术领域中具有通常知识者应可理解，且轻易地以本揭露为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中具有通常知识者也应理解这些相等的结构并未背离本揭露的发明精神与范围。在不背离本揭露的发明精神及范围的情况下，可对本揭露进行各种改变，替换及变更。

Claims

1.一种半导体元件制造方法，其特征在于，包含：

形成一底层结构于一基板之上；

形成一薄膜于该底层结构之上；

测量该薄膜的表面形貌且储存该表面形貌为形貌数据；以及

使用方向性蚀刻执行一局部蚀刻，同时扫描该基板使得该薄膜的一整个表面承受该方向性蚀刻，

其中根据该形貌数据调整该方向性蚀刻的一电浆束强度。