JPH11251429A - スタッドとの電気的接続を形成する方法 - Google Patents
スタッドとの電気的接続を形成する方法Info
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- JPH11251429A JPH11251429A JP11000031A JP3199A JPH11251429A JP H11251429 A JPH11251429 A JP H11251429A JP 11000031 A JP11000031 A JP 11000031A JP 3199 A JP3199 A JP 3199A JP H11251429 A JPH11251429 A JP H11251429A
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Abstract
(57)【要約】
【課題】 導電性スタッドと交差する相互接続を形成す
る改良されたダマシン・プロセスを提供する。 【解決手段】 スタッドとの電気的接続は、誘電体層７
のコンタクト・ホール内に、導電性スタッド材料を付着
し、導電性スタッド材料をパターニングして、導電性ス
タッド材料を取り囲む誘電体層の浅い部分を除去し、導
電性スタッドおよび誘電体層上に、第２の誘電体層９を
付着し、第２の誘電体層内に、導電性スタッドの上部の
上にトレンチを形成し、トレンチ内に導電性材料をパタ
ーニングすることにより形成する。
る改良されたダマシン・プロセスを提供する。 【解決手段】 スタッドとの電気的接続は、誘電体層７
のコンタクト・ホール内に、導電性スタッド材料を付着
し、導電性スタッド材料をパターニングして、導電性ス
タッド材料を取り囲む誘電体層の浅い部分を除去し、導
電性スタッドおよび誘電体層上に、第２の誘電体層９を
付着し、第２の誘電体層内に、導電性スタッドの上部の
上にトレンチを形成し、トレンチ内に導電性材料をパタ
ーニングすることにより形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、スタッドとの電気
的相互接続を形成する方法、特に、相互接続内のスタッ
ドの高さを制御することに関する。本発明は、特に、ダ
マシン相互接続と交差する多結晶シリコン（ポリシリコ
ン）スタッドを作製するのに適している。本発明の方法
は、低抵抗率の線と交差する多結晶シリコンのような高
抵抗率のスタッドを有すること、および低抵抗の電気的
連続性が配線にわたって存在することを保証することの
問題を扱っている。本発明は、相互接続がスタッドの上
部で連続することを保証するために、スタッド上に比較
的薄い第２の絶縁体層付着が行われる、浅いリセスエッ
チングを用いている。
的相互接続を形成する方法、特に、相互接続内のスタッ
ドの高さを制御することに関する。本発明は、特に、ダ
マシン相互接続と交差する多結晶シリコン（ポリシリコ
ン）スタッドを作製するのに適している。本発明の方法
は、低抵抗率の線と交差する多結晶シリコンのような高
抵抗率のスタッドを有すること、および低抵抗の電気的
連続性が配線にわたって存在することを保証することの
問題を扱っている。本発明は、相互接続がスタッドの上
部で連続することを保証するために、スタッド上に比較
的薄い第２の絶縁体層付着が行われる、浅いリセスエッ
チングを用いている。
【０００２】
【従来の技術】導電性スタッドは、半導体デバイスの金
属層を、拡散領域，ポリシリコン層，または他の金属層
のような下側導電性部材に電気的に接続するために広く
用いられている。ポリシリコン・スタッドは、シリコン
・メモリチップにおいて、コンタクトとして多く用いら
れている。というのは、ポリシリコン・スタッドは、シ
リコン基板への損傷を少なくして、接合漏洩に関連した
問題を最小にできるからである（Ｂｒｏｎｎｅｒ ｅｔ
ａｌ，ＶＬＳＩ Ｓｙｍｐ．Ｐｒｏｃ．１９９５，
ｐ．１５を参照）。これらのポリシリコン・スタッドを
接続するために用いられる相互接続は、“ダマシン"プ
ロセスによって多くの場合形成される（Ｃａａｎｔａ
ｅｔ ａｌ．，ＶＭＩＣ Ｐｒｏｃ．，１９９１，ｐ．
１４４を参照）。“ダマシン"プロセスは、基本的に、
絶縁体層にトレンチを形成することを含んでいる。トレ
ンチは、絶縁層をエッチングし、金属のような導電性材
料で充てんすることによって形成される。トレンチの形
成に続いて、化学機械研磨（ＣＭＰ）によって、平坦化
が典型的に行われる。ＣＭＰによって、トレンチの外側
の基板表面上の金属が除去される。対照的に、金属配線
（例えば、相互接続のための）を形成する従来のエッチ
バック法は、基板表面に金属層を設け、エッチング（通
常は反応性イオン・エッチング）によって金属層をパタ
ーニングし、金属パターン内の空間を、誘電体材料で充
てんすることを含んでいる。ダマシン・プロセスは、従
来のエッチング法に比べて、多くの利点を与える。これ
らの利点には、金属のオーバ・エッチングの際に、スタ
ッドのエロージョンが少ないことを含んでいる。エロー
ジョンは、極端な場合、金属相互接続とスタッドとの間
にオープン回路を生じさせる。
属層を、拡散領域，ポリシリコン層，または他の金属層
のような下側導電性部材に電気的に接続するために広く
用いられている。ポリシリコン・スタッドは、シリコン
・メモリチップにおいて、コンタクトとして多く用いら
れている。というのは、ポリシリコン・スタッドは、シ
リコン基板への損傷を少なくして、接合漏洩に関連した
問題を最小にできるからである（Ｂｒｏｎｎｅｒ ｅｔ
ａｌ，ＶＬＳＩ Ｓｙｍｐ．Ｐｒｏｃ．１９９５，
ｐ．１５を参照）。これらのポリシリコン・スタッドを
接続するために用いられる相互接続は、“ダマシン"プ
ロセスによって多くの場合形成される（Ｃａａｎｔａ
ｅｔ ａｌ．，ＶＭＩＣ Ｐｒｏｃ．，１９９１，ｐ．
１４４を参照）。“ダマシン"プロセスは、基本的に、
絶縁体層にトレンチを形成することを含んでいる。トレ
ンチは、絶縁層をエッチングし、金属のような導電性材
料で充てんすることによって形成される。トレンチの形
成に続いて、化学機械研磨（ＣＭＰ）によって、平坦化
が典型的に行われる。ＣＭＰによって、トレンチの外側
の基板表面上の金属が除去される。対照的に、金属配線
（例えば、相互接続のための）を形成する従来のエッチ
バック法は、基板表面に金属層を設け、エッチング（通
常は反応性イオン・エッチング）によって金属層をパタ
ーニングし、金属パターン内の空間を、誘電体材料で充
てんすることを含んでいる。ダマシン・プロセスは、従
来のエッチング法に比べて、多くの利点を与える。これ
らの利点には、金属のオーバ・エッチングの際に、スタ
ッドのエロージョンが少ないことを含んでいる。エロー
ジョンは、極端な場合、金属相互接続とスタッドとの間
にオープン回路を生じさせる。
【０００３】ダマシン・プロセスを用いて、スタッド上
に相互接続を形成する場合、スタッドのパターニングの
際に（相互接続トレンチを形成する前の）、スタッド・
リセスの量を制御することは、幾分重要である。という
のは、ダマシン相互接続トレンチ・エッチングは、スタ
ッド高さにあまり影響を与えないからである。例えば、
非常に小さいリセスは、相互接続を完全に交差するスタ
ッドと、相互接続に対する高抵抗とを生じる（図１参
照）。他方、非常に大きなリセスは、ゲートキャップ絶
縁体、例えば窒化シリコンのような下側構造を、相互接
続トレンチ・エッチングの際に保護しないままになり、
これにより相互接続とゲートとの間に高い漏洩を生じさ
せる（図２参照）。
に相互接続を形成する場合、スタッドのパターニングの
際に（相互接続トレンチを形成する前の）、スタッド・
リセスの量を制御することは、幾分重要である。という
のは、ダマシン相互接続トレンチ・エッチングは、スタ
ッド高さにあまり影響を与えないからである。例えば、
非常に小さいリセスは、相互接続を完全に交差するスタ
ッドと、相互接続に対する高抵抗とを生じる（図１参
照）。他方、非常に大きなリセスは、ゲートキャップ絶
縁体、例えば窒化シリコンのような下側構造を、相互接
続トレンチ・エッチングの際に保護しないままになり、
これにより相互接続とゲートとの間に高い漏洩を生じさ
せる（図２参照）。
【０００４】実際的な製造の観点から、スタッドのリセ
シング（ｒｅｃｅｓｓｉｎｇ）を非常に速くするポリシ
リコン内の埋込みボイドまたはシームの故に、スタッド
・リセスの深さを制御することに難しさがある。
シング（ｒｅｃｅｓｓｉｎｇ）を非常に速くするポリシ
リコン内の埋込みボイドまたはシームの故に、スタッド
・リセスの深さを制御することに難しさがある。
【０００５】
【発明が解決しようとする課題】本発明の目的は、ダマ
シン・プロセスについて、スタッドの制御されたリセス
を提供することにある。本発明の他の目的は、導電性ス
タッドと交差する相互接続を形成する改良されたダマシ
ン・プロセスを提供することにある。本発明は、従来技
術における劣った制御リセス深さの問題を克服すること
にある。
シン・プロセスについて、スタッドの制御されたリセス
を提供することにある。本発明の他の目的は、導電性ス
タッドと交差する相互接続を形成する改良されたダマシ
ン・プロセスを提供することにある。本発明は、従来技
術における劣った制御リセス深さの問題を克服すること
にある。
【０００６】
【課題を解決するための手段】本発明の一態様によれ
ば、ボイドの形成を最小にするために、短いあるいは浅
い誘電体リセス・エッチングを用い、続いて、比較的薄
い第２の絶縁体層を付着して、相互接続がスタッドの上
部の上で連続することを保証する。第２の絶縁体層の厚
さは、相互接続トレンチの深さよりも小さい。
ば、ボイドの形成を最小にするために、短いあるいは浅
い誘電体リセス・エッチングを用い、続いて、比較的薄
い第２の絶縁体層を付着して、相互接続がスタッドの上
部の上で連続することを保証する。第２の絶縁体層の厚
さは、相互接続トレンチの深さよりも小さい。
【０００７】特に、本発明は、スタッドとの電気的接続
を形成する方法に関し、この方法は、第１の誘電体層の
コンタクト・ホール内に、および第１の誘電体層上に導
電性スタッド材料を付着することを含んでいる。第１の
誘電体層上から導電性スタッド材料を除去することによ
って、導電性スタッド材料をパターニングし、第１の誘
電体層内にオーバエッチングして、浅い厚さの第１の誘
電体層を除去し、コンタクト・ホール内の残りの導電性
スタッド材料の高さより低いリセスを作製する。比較的
薄い第２の誘電体層を、導電性スタッドおよび第１の誘
電体（絶縁体）層の上に付着する。
を形成する方法に関し、この方法は、第１の誘電体層の
コンタクト・ホール内に、および第１の誘電体層上に導
電性スタッド材料を付着することを含んでいる。第１の
誘電体層上から導電性スタッド材料を除去することによ
って、導電性スタッド材料をパターニングし、第１の誘
電体層内にオーバエッチングして、浅い厚さの第１の誘
電体層を除去し、コンタクト・ホール内の残りの導電性
スタッド材料の高さより低いリセスを作製する。比較的
薄い第２の誘電体層を、導電性スタッドおよび第１の誘
電体（絶縁体）層の上に付着する。
【０００８】誘電体層内に、および導電性スタッド上に
トレンチを形成する。トレンチの深さは、第２の誘電体
（絶縁体）層の厚さより大きい。次に、導電性材料を付
着し、パターニングして、トレンチ内に導電性相互接続
を与える。
トレンチを形成する。トレンチの深さは、第２の誘電体
（絶縁体）層の厚さより大きい。次に、導電性材料を付
着し、パターニングして、トレンチ内に導電性相互接続
を与える。
【０００９】上述したところからわかるように、本発明
は、相互接続の上部に対してスタッドの制御されたリセ
スを与える。このリセスは、第２の絶縁体層の厚さに主
に依存している。本発明の方法は、従来技術の方法より
も、より制御可能であり、スタッドと上側の相互接続と
の間の適切な電気的接触を保証する。
は、相互接続の上部に対してスタッドの制御されたリセ
スを与える。このリセスは、第２の絶縁体層の厚さに主
に依存している。本発明の方法は、従来技術の方法より
も、より制御可能であり、スタッドと上側の相互接続と
の間の適切な電気的接触を保証する。
【００１０】本発明のこれらの目的および他の目的、な
らびに利点は、以下の詳細な説明から容易に明らかにな
るであろう。
らびに利点は、以下の詳細な説明から容易に明らかにな
るであろう。
【００１１】
【発明の実施の形態】本発明の理解を容易にするため
に、本発明の実施例の工程を示す図３〜図５を参照す
る。
に、本発明の実施例の工程を示す図３〜図５を参照す
る。
【００１２】本発明の方法は、特定のデバイスまたは回
路の構成に限定されるものではない。
路の構成に限定されるものではない。
【００１３】ダイナミック・ランダムアクセス・メモリ
（ＤＲＡＭ）のような代表的なデバイスにおいては、ト
レンチ・キャパシタ，絶縁，および接合（図示せず）の
ような種々の要素が、半導体基板（例えば、シリコン基
板）１上に設けられる。デバイスは、ゲートと相互接続
するワードライン２を有することができる。ゲートは、
例えば、二酸化シリコン４および窒化シリコン５のよう
な絶縁体層でキャップされた、例えばポリシリコン３を
有することができる。ドープされたシリケート・ガラス
６、例えばホウ素およびリンがドープされたシリケート
・ガラス（ＢＰＳＧ）を付着し、例えば化学機械研磨に
よって、ワードラインの上部まで研磨することができ
る。
（ＤＲＡＭ）のような代表的なデバイスにおいては、ト
レンチ・キャパシタ，絶縁，および接合（図示せず）の
ような種々の要素が、半導体基板（例えば、シリコン基
板）１上に設けられる。デバイスは、ゲートと相互接続
するワードライン２を有することができる。ゲートは、
例えば、二酸化シリコン４および窒化シリコン５のよう
な絶縁体層でキャップされた、例えばポリシリコン３を
有することができる。ドープされたシリケート・ガラス
６、例えばホウ素およびリンがドープされたシリケート
・ガラス（ＢＰＳＧ）を付着し、例えば化学機械研磨に
よって、ワードラインの上部まで研磨することができ
る。
【００１４】誘電体（絶縁体）層７は、典型的に、ワー
ドラインとビットラインとの間の分離を与えるために付
着される。絶縁体層７を、ドープされた、あるいはドー
プされない二酸化シリコンとすることができる。特定の
例は、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉ
ｌｉｃａｔｅ）−オゾン・プロセス、またはＴＥＯＳ―
酸素・プロセスによって形成された酸化シリコンであ
る。典型的に、二酸化シリコン膜は、約５０〜約１００
０ナノメータの厚さであり、より典型的には、約１５０
〜約４５０ナノメータの厚さであり、特定の例は約３０
０ナノメータの厚さである。絶縁体層７は、通常のリソ
グラフィおよび反応性イオン・エッチングを用いて、絶
縁体層７に作製することのできるコンタクト・ホール間
の絶縁を与える。
ドラインとビットラインとの間の分離を与えるために付
着される。絶縁体層７を、ドープされた、あるいはドー
プされない二酸化シリコンとすることができる。特定の
例は、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉ
ｌｉｃａｔｅ）−オゾン・プロセス、またはＴＥＯＳ―
酸素・プロセスによって形成された酸化シリコンであ
る。典型的に、二酸化シリコン膜は、約５０〜約１００
０ナノメータの厚さであり、より典型的には、約１５０
〜約４５０ナノメータの厚さであり、特定の例は約３０
０ナノメータの厚さである。絶縁体層７は、通常のリソ
グラフィおよび反応性イオン・エッチングを用いて、絶
縁体層７に作製することのできるコンタクト・ホール間
の絶縁を与える。
【００１５】ドープされたポリシリコン（例えば、リン
またはヒ素がドープされた）は、典型的に、コンタクト
・ホール内および絶縁体層７上に付着される。次に、ポ
リシリコンは、エッチングまたは化学機械研磨（ＣＭ
Ｐ）によってパターニングされ（絶縁体層７の上面から
除去される）、ポリシリコン・スタッド８を露出させ
る。すべてのポリシリコンを、絶縁体層７の上面から確
実に除去するためには、エッチングまたはＣＭＰを行っ
て、スタッド８を取り囲む浅い厚さの絶縁体層７を除去
する。典型的に、オーバ・エッチングまたはオーバ研磨
は、約５〜約１００ナノメータ、好ましくは約１０〜約
５０ナノメータの絶縁体層７を除去する。この最小のオ
ーバ・エッチングまたはオーバ研磨は、スタッド８の間
のすべての多結晶シリコンが除去されることを保証す
る。
またはヒ素がドープされた）は、典型的に、コンタクト
・ホール内および絶縁体層７上に付着される。次に、ポ
リシリコンは、エッチングまたは化学機械研磨（ＣＭ
Ｐ）によってパターニングされ（絶縁体層７の上面から
除去される）、ポリシリコン・スタッド８を露出させ
る。すべてのポリシリコンを、絶縁体層７の上面から確
実に除去するためには、エッチングまたはＣＭＰを行っ
て、スタッド８を取り囲む浅い厚さの絶縁体層７を除去
する。典型的に、オーバ・エッチングまたはオーバ研磨
は、約５〜約１００ナノメータ、好ましくは約１０〜約
５０ナノメータの絶縁体層７を除去する。この最小のオ
ーバ・エッチングまたはオーバ研磨は、スタッド８の間
のすべての多結晶シリコンが除去されることを保証す
る。
【００１６】本発明によれば、次に、ＴＥＯＳ−オゾン
またはＴＥＯＳ−酸素・付着プロセスによる酸化シリコ
ンのような第２の誘電体（絶縁体）材料よりなる比較的
薄い層９を設ける。第２の絶縁体層９は、第１の絶縁体
層７上、およびスタッド８の上部の上に、好適に付着さ
れる。第２の絶縁体層９は、好ましくは、約５０〜約１
０００ナノメータの厚さであり、より好ましくは約５０
〜約４００ナノメータの厚さであり、特定の例では約１
００ナノメータの厚さである。第２の絶縁体層の厚さ
は、スタッドと相互接続ラインとの間の電気的連続性を
保証するためには、次に作製される相互接続トレンチの
深さよりも小さいことが重要である。次に、相互接続レ
ベルのためのトレンチを、例えばリソグラフィおよび反
応性イオン・エッチングによって作製する。図５に示さ
れるように、トレンチの深さは、第２の絶縁体層９の厚
さよりも大きくなければならない。トレンチの深さは、
好ましくは少なくとも約５０ナノメータであり、より好
ましくは約５５〜約１１００ナノメータである。
またはＴＥＯＳ−酸素・付着プロセスによる酸化シリコ
ンのような第２の誘電体（絶縁体）材料よりなる比較的
薄い層９を設ける。第２の絶縁体層９は、第１の絶縁体
層７上、およびスタッド８の上部の上に、好適に付着さ
れる。第２の絶縁体層９は、好ましくは、約５０〜約１
０００ナノメータの厚さであり、より好ましくは約５０
〜約４００ナノメータの厚さであり、特定の例では約１
００ナノメータの厚さである。第２の絶縁体層の厚さ
は、スタッドと相互接続ラインとの間の電気的連続性を
保証するためには、次に作製される相互接続トレンチの
深さよりも小さいことが重要である。次に、相互接続レ
ベルのためのトレンチを、例えばリソグラフィおよび反
応性イオン・エッチングによって作製する。図５に示さ
れるように、トレンチの深さは、第２の絶縁体層９の厚
さよりも大きくなければならない。トレンチの深さは、
好ましくは少なくとも約５０ナノメータであり、より好
ましくは約５５〜約１１００ナノメータである。
【００１７】必要ならば、基板の支持領域内のコンタク
ト・ホール１０を、マスキングを適切に用いてリソグラ
フィおよび反応性イオン・エッチングによって作製する
こともできる。形成されたポリシリコン・スタッド８の
リセシングは最小であるので、下側のゲート構造（また
は他の構造）は、相互接続トレンチ・エッチングから保
護される。さらに、スタッド８上の絶縁体層９は、トレ
ンチ・エッチングがポリシリコン・スタッド８の全上部
を被覆しないことを保証するのに十分なほどに薄い。
ト・ホール１０を、マスキングを適切に用いてリソグラ
フィおよび反応性イオン・エッチングによって作製する
こともできる。形成されたポリシリコン・スタッド８の
リセシングは最小であるので、下側のゲート構造（また
は他の構造）は、相互接続トレンチ・エッチングから保
護される。さらに、スタッド８上の絶縁体層９は、トレ
ンチ・エッチングがポリシリコン・スタッド８の全上部
を被覆しないことを保証するのに十分なほどに薄い。
【００１８】次に、トレンチ内と、所望のように形成さ
れた（スタッド８の形成後に）コンタクト・ホール内
に、導電性材料を付着する。付着された導電性材料を、
例えば化学機械研磨によってパターニングする。適切な
導電性材料１０の例は、タングステンおよびタングステ
ンシリサイドである。図示のように、導電性材料は、ポ
リシリコン・スタッド８上に相互接続を形成する。
れた（スタッド８の形成後に）コンタクト・ホール内
に、導電性材料を付着する。付着された導電性材料を、
例えば化学機械研磨によってパターニングする。適切な
導電性材料１０の例は、タングステンおよびタングステ
ンシリサイドである。図示のように、導電性材料は、ポ
リシリコン・スタッド８上に相互接続を形成する。
【００１９】必要ならば、特定の半導体構造の要件に応
じて、追加の金属層（または他の層）を、形成すること
ができる。
じて、追加の金属層（または他の層）を、形成すること
ができる。
【００２０】上述したように、相互接続の上部に対する
スタッドのリセスは、第２の絶縁体層の厚さに主に依存
する。有利なことに、本発明の方法によってリセス深さ
を制御する能力は、従来技術の方法におけるよりもかな
り大きい。
スタッドのリセスは、第２の絶縁体層の厚さに主に依存
する。有利なことに、本発明の方法によってリセス深さ
を制御する能力は、従来技術の方法におけるよりもかな
り大きい。
【００２１】前述したように、本発明は、他の組合せ，
変形，環境において用いることができ、および上記の教
示および／または関連技術の知識に相当する、ここで説
明した本発明の概念の範囲内で変形，変更することがで
きる。
変形，環境において用いることができ、および上記の教
示および／または関連技術の知識に相当する、ここで説
明した本発明の概念の範囲内で変形，変更することがで
きる。
【００２２】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）スタッドとの電気的接続を形成する方法におい
て、第１の誘電体層のコンタクト・ホール内に、および
前記第１の誘電体層上に、導電性スタッド材料を付着
し、前記導電性スタッド材料をパターニングして、前記
第１の誘電体層の上から導電性スタッド材料を除去し、
および前記コンタクト・ホール内の導電性スタッド材料
を取り囲む前記第１の誘電体層の浅い部分を除去するこ
とによって、導電性スタッドを形成し、前記導電性スタ
ッドおよび前記第１の誘電体層上に、第２の誘電体層を
付着し、前記第２の誘電体層を通り、前記導電性スタッ
ドの上部の上にトレンチを形成し、前記トレンチの深さ
は、前記第２の誘電体層の厚さよりも大きくし、前記ト
レンチ内に導電性材料をパターニングして、前記スタッ
ドとの電気的相互接続を与える、ことを特徴とする方
法。 （２）前記導電性スタッド材料は、ドープされたポリシ
リコンであることを特徴とする上記（１）に記載の方
法。 （３）前記第１および第２の誘電体層は、二酸化シリコ
ンであることを特徴とする上記（１）に記載の方法。 （４）前記二酸化シリコンは、ＴＥＯＳ−オゾンまたは
ＴＥＯＳ−酸素・付着方法によって得られることを特徴
とする上記（３）に記載の方法。 （５）前記第２の誘電体層は、約５０〜約１０００ナノ
メータの厚さを有することを特徴とする上記（１）に記
載の方法。 （６）前記第２の誘電体層は、約５０〜約４００ナノメ
ータの厚さを有することを特徴とする上記（５）に記載
の方法。 （７）前記第１の誘電体層は、約５０〜約１０００ナノ
メータの厚さを有することを特徴とする上記（１）に記
載の方法。 （８）前記第１の誘電体層は、約５０〜約４５０ナノメ
ータの厚さを有することを特徴とする上記（７）に記載
の方法。 （９）除去された前記第１の誘電体の浅い部分の厚さ
は、約５〜約１００ナノメータであることを特徴とする
上記（１）に記載の方法。 （１０）除去された前記第１の誘電体の浅い部分の厚さ
は、約１０〜約５０ナノメータであることを特徴とする
上記（９）に記載の方法。 （１１）前記トレンチの深さは、約５０〜約１１００ナ
ノメータであることを特徴とする上記（１）に記載の方
法。 （１２）前記トレンチ内に付着された導電性材料は、タ
ングステンまたはタングステンシリサイドであることを
特徴とする上記（１）に記載の方法。 （１３）前記導電性スタッド材料を、反応性イオン・エ
ッチングによって、前記第１の誘電体層の上から除去す
ることを特徴とする上記（１）に記載の方法。 （１４）前記導電性スタッド材料を、化学機械研磨によ
って、前記第１の誘電体層の上から除去することを特徴
とする上記（１）に記載の方法。 （１５）前記導電性スタッド材料は、リンをドープした
ポリシリコンであることを特徴とする上記（１）に記載
の方法。
の事項を開示する。 （１）スタッドとの電気的接続を形成する方法におい
て、第１の誘電体層のコンタクト・ホール内に、および
前記第１の誘電体層上に、導電性スタッド材料を付着
し、前記導電性スタッド材料をパターニングして、前記
第１の誘電体層の上から導電性スタッド材料を除去し、
および前記コンタクト・ホール内の導電性スタッド材料
を取り囲む前記第１の誘電体層の浅い部分を除去するこ
とによって、導電性スタッドを形成し、前記導電性スタ
ッドおよび前記第１の誘電体層上に、第２の誘電体層を
付着し、前記第２の誘電体層を通り、前記導電性スタッ
ドの上部の上にトレンチを形成し、前記トレンチの深さ
は、前記第２の誘電体層の厚さよりも大きくし、前記ト
レンチ内に導電性材料をパターニングして、前記スタッ
ドとの電気的相互接続を与える、ことを特徴とする方
法。 （２）前記導電性スタッド材料は、ドープされたポリシ
リコンであることを特徴とする上記（１）に記載の方
法。 （３）前記第１および第２の誘電体層は、二酸化シリコ
ンであることを特徴とする上記（１）に記載の方法。 （４）前記二酸化シリコンは、ＴＥＯＳ−オゾンまたは
ＴＥＯＳ−酸素・付着方法によって得られることを特徴
とする上記（３）に記載の方法。 （５）前記第２の誘電体層は、約５０〜約１０００ナノ
メータの厚さを有することを特徴とする上記（１）に記
載の方法。 （６）前記第２の誘電体層は、約５０〜約４００ナノメ
ータの厚さを有することを特徴とする上記（５）に記載
の方法。 （７）前記第１の誘電体層は、約５０〜約１０００ナノ
メータの厚さを有することを特徴とする上記（１）に記
載の方法。 （８）前記第１の誘電体層は、約５０〜約４５０ナノメ
ータの厚さを有することを特徴とする上記（７）に記載
の方法。 （９）除去された前記第１の誘電体の浅い部分の厚さ
は、約５〜約１００ナノメータであることを特徴とする
上記（１）に記載の方法。 （１０）除去された前記第１の誘電体の浅い部分の厚さ
は、約１０〜約５０ナノメータであることを特徴とする
上記（９）に記載の方法。 （１１）前記トレンチの深さは、約５０〜約１１００ナ
ノメータであることを特徴とする上記（１）に記載の方
法。 （１２）前記トレンチ内に付着された導電性材料は、タ
ングステンまたはタングステンシリサイドであることを
特徴とする上記（１）に記載の方法。 （１３）前記導電性スタッド材料を、反応性イオン・エ
ッチングによって、前記第１の誘電体層の上から除去す
ることを特徴とする上記（１）に記載の方法。 （１４）前記導電性スタッド材料を、化学機械研磨によ
って、前記第１の誘電体層の上から除去することを特徴
とする上記（１）に記載の方法。 （１５）前記導電性スタッド材料は、リンをドープした
ポリシリコンであることを特徴とする上記（１）に記載
の方法。
【図１】非常に小さいスタッド・リセスが発生する場合
の従来技術の問題を説明するための図である。
の従来技術の問題を説明するための図である。
【図２】スタッド・リセスが非常に大きい場合に発生す
る従来技術の問題を説明するための図である。
る従来技術の問題を説明するための図である。
【図３】本発明の方法による製造の各段階における構造
を示す図である。
を示す図である。
【図４】本発明の方法による製造の各段階における構造
を示す図である。
を示す図である。
【図５】本発明の方法による製造の各段階における構造
を示す図である。
を示す図である。
１ 半導体基板 ２ ワードライン ３ ポリシリコン ４ 二酸化シリコン ５ 窒化シリコン ６ シリケート・ガラス ７，９ 絶縁体層 ８ ポリシリコン・スタッド
フロントページの続き (72)発明者 ジェフリィ・ピー・ガンビノ アメリカ合衆国 06755 コネティカット 州 ゲイローズヴィル ウェバタック ロ ード 12
Claims (15)
- 【請求項１】スタッドとの電気的接続を形成する方法に
おいて、 第１の誘電体層のコンタクト・ホール内に、および前記
第１の誘電体層上に、導電性スタッド材料を付着し、 前記導電性スタッド材料をパターニングして、前記第１
の誘電体層の上から導電性スタッド材料を除去し、およ
び前記コンタクト・ホール内の導電性スタッド材料を取
り囲む前記第１の誘電体層の浅い部分を除去することに
よって、導電性スタッドを形成し、 前記導電性スタッドおよび前記第１の誘電体層上に、第
２の誘電体層を付着し、 前記第２の誘電体層を通り、前記導電性スタッドの上部
の上にトレンチを形成し、前記トレンチの深さは、前記
第２の誘電体層の厚さよりも大きくし、 前記トレンチ内に導電性材料をパターニングして、前記
スタッドとの電気的相互接続を与える、ことを特徴とす
る方法。 - 【請求項２】前記導電性スタッド材料は、ドープされた
ポリシリコンであることを特徴とする請求項１記載の方
法。 - 【請求項３】前記第１および第２の誘電体層は、二酸化
シリコンであることを特徴とする請求項１記載の方法。 - 【請求項４】前記二酸化シリコンは、ＴＥＯＳ−オゾン
またはＴＥＯＳ−酸素・付着方法によって得られること
を特徴とする請求項３記載の方法。 - 【請求項５】前記第２の誘電体層は、約５０〜約１００
０ナノメータの厚さを有することを特徴とする請求項１
記載の方法。 - 【請求項６】前記第２の誘電体層は、約５０〜約４００
ナノメータの厚さを有することを特徴とする請求項５記
載の方法。 - 【請求項７】前記第１の誘電体層は、約５０〜約１００
０ナノメータの厚さを有することを特徴とする請求項１
記載の方法。 - 【請求項８】前記第１の誘電体層は、約５０〜約４５０
ナノメータの厚さを有することを特徴とする請求項７記
載の方法。 - 【請求項９】除去された前記第１の誘電体の浅い部分の
厚さは、約５〜約１００ナノメータであることを特徴と
する請求項１記載の方法。 - 【請求項１０】除去された前記第１の誘電体の浅い部分
の厚さは、約１０〜約５０ナノメータであることを特徴
とする請求項９記載の方法。 - 【請求項１１】前記トレンチの深さは、約５０〜約１１
００ナノメータであることを特徴とする請求項１記載の
方法。 - 【請求項１２】前記トレンチ内に付着された導電性材料
は、タングステンまたはタングステンシリサイドである
ことを特徴とする請求項１記載の方法。 - 【請求項１３】前記導電性スタッド材料を、反応性イオ
ン・エッチングによって、前記第１の誘電体層の上から
除去することを特徴とする請求項１記載の方法。 - 【請求項１４】前記導電性スタッド材料を、化学機械研
磨によって、前記第１の誘電体層の上から除去すること
を特徴とする請求項１記載の方法。 - 【請求項１５】前記導電性スタッド材料は、リンをドー
プしたポリシリコンであることを特徴とする請求項１記
載の方法。
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|---|---|---|---|
| US09/003,101 US6028004A (en) | 1998-01-06 | 1998-01-06 | Process for controlling the height of a stud intersecting an interconnect |
| US09/003101 | 1998-01-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
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| JP (1) | JP3154696B2 (ja) |
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| US7102855B2 (en) * | 2003-08-15 | 2006-09-05 | Seagate Technology Llc | Microelectronic device with closely spaced contact studs |
| JP2005294518A (ja) * | 2004-03-31 | 2005-10-20 | Toshiba Corp | 半導体装置およびその製造方法 |
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| US5262354A (en) * | 1992-02-26 | 1993-11-16 | International Business Machines Corporation | Refractory metal capped low resistivity metal conductor lines and vias |
| US5229326A (en) * | 1992-06-23 | 1993-07-20 | Micron Technology, Inc. | Method for making electrical contact with an active area through sub-micron contact openings and a semiconductor device |
| US5612254A (en) * | 1992-06-29 | 1997-03-18 | Intel Corporation | Methods of forming an interconnect on a semiconductor substrate |
| CA2082771C (en) * | 1992-11-12 | 1998-02-10 | Vu Quoc Ho | Method for forming interconnect structures for integrated circuits |
| US5338700A (en) * | 1993-04-14 | 1994-08-16 | Micron Semiconductor, Inc. | Method of forming a bit line over capacitor array of memory cells |
| US5244837A (en) * | 1993-03-19 | 1993-09-14 | Micron Semiconductor, Inc. | Semiconductor electrical interconnection methods |
| US5286675A (en) * | 1993-04-14 | 1994-02-15 | Industrial Technology Research Institute | Blanket tungsten etchback process using disposable spin-on-glass |
| US5340370A (en) * | 1993-11-03 | 1994-08-23 | Intel Corporation | Slurries for chemical mechanical polishing |
| US5635423A (en) * | 1994-10-11 | 1997-06-03 | Advanced Micro Devices, Inc. | Simplified dual damascene process for multi-level metallization and interconnection structure |
| US5534462A (en) * | 1995-02-24 | 1996-07-09 | Motorola, Inc. | Method for forming a plug and semiconductor device having the same |
| JP2814972B2 (ja) * | 1995-12-18 | 1998-10-27 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5904563A (en) * | 1996-05-20 | 1999-05-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for metal alignment mark generation |
| JP3076244B2 (ja) * | 1996-06-04 | 2000-08-14 | 日本電気株式会社 | 多層配線の研磨方法 |
| US5658830A (en) * | 1996-07-12 | 1997-08-19 | Vanguard International Semiconductor Corporation | Method for fabricating interconnecting lines and contacts using conformal deposition |
| US5716883A (en) * | 1996-11-06 | 1998-02-10 | Vanguard International Semiconductor Corporation | Method of making increased surface area, storage node electrode, with narrow spaces between polysilicon columns |
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1998
- 1998-01-06 US US09/003,101 patent/US6028004A/en not_active Expired - Fee Related
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- 1999-01-04 JP JP00003199A patent/JP3154696B2/ja not_active Expired - Fee Related
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