KR20070069356A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 소오스/드레인을 포함한 소정의 구조가 형성된 반도체 기판 상부에 제 1층간절연막을 형성하는 단계; 상기 제 1 층간절연막의 일부를 식각하여 콘택홀을 형성한 후, 상기 콘택홀을 포함한 전체구조상부에 제 1 도전체를 형성하는 제 1 매립공정을 실시하는 단계; 상기 제 1 도전체를 소정깊이 식각하여 콘택 스페이스를 넓히는 식각공정을 실시하는 단계; 상기 식각공정으로 넓어진 콘택 스페이스를 포함한 전체구조상부에 제 2 도전체를 형성하는 제 2 매립공정을 실시하는 단계; 및 전체구조상부에 제 2 층간절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 개시한다.
콘택 미개방(Contact Not Open) 현상, 소오스/드레인 콘택(Source/Drain Contact), 보이드(Void)
Description
도 1은 본 발명에 적용되는 플래시 메모리 소자의 셀 어레이 영역의 일부분을 도시한 평면도.
도 2a 내지 도 2c는 도 1의 선A-A 를 절취한 상태에서 본 발명의 일 실시예에 따른 반도체 소자의 제조 공정을 나타낸 반도체 소자의 단면도.
도 3a 내지 도 3c는 도 1의 선A-A 를 절취한 상태에서 본 발명의 다른 실시예에 따른 반도체 소자의 제조 공정을 나타낸 반도체 소자의 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
100, 200 : 반도체 기판 102, 202 : 소자분리막
104, 204 : 활성영역(소오스/드레인 영역) 106, 206 : 제 1 층간절연막
108, 208 : 제 1 폴리실리콘막 110 : 보이드(Void)
112, 210 : 제 2 폴리실리콘막 114, 212 : 제 2 층간절연막
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 낸드 플래시 메 모리 소자의 소오스/드레인 콘택을 매립하는 제 1 매립공정으로 발생된 보이드(Void)를 식각공정으로 제거하여 콘택 스페이스를 넓힌 후, 제 2 매립공정을 실시함으로써, 보이드로 인한 콘택 미개방(Contact Not Open) 현상을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가함에 따라 동일한 단위면적당 배선의 선폭이 감소함과 동시에 콘택홀의 크기도 감소하고 있다. 즉, 콘택홀의 크기가 작아지면서 새로운 증착방법과 화학적 기계적 연마(CMP) 공정을 이용한 다마신 방식에 대한 활발한 연구가 진행되고 있다.
이하, 종래 반도체 소자의 제조 방법에 대하여 간략히 설명한다.
소오스(Source) 또는 드레인(Drain)을 포함한 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성한 후, 층간절연막의 소정 영역을 식각하여 소오스 또는 드레인을 노출시키는 콘택홀을 형성한다.
다음, 콘택홀이 매립되도록 도전성 폴리실리콘막을 매립한 후, 화학적 기계적 연마 공정을 실시하면, 소오스/드레인 콘택 플러그(Source/Drain Contact Plug)가 형성된다. 소오스/드레인 콘택 플러그를 포함한 전체구조상부에 통상 TEOS 산화물(tetraethoxysilane)을 버퍼 산화막(Buffer Oxide Layer)으로 증착한 다음, 절연막을 형성하고, 상기 소오스/드레인 콘택 플러그가 노출되도록 상기 절연막의 일부를 제거하여 도전층을 매립하는 방식으로 비트-라인을 형성한다.
그러나, 전술한 콘택홀 매립공정에 있어서, 단축이 70 나노 이하인 높은 어스펙트율(High Aspect Ratio)을 갖는 낸드 플래시 메모리의 드레인 콘택의 경우, 메탈증착방식으로는 매립공정이 난해한 문제로 인해 폴리실리콘막을 사용하는데, 이때, 콘택 스텝 커버리지(Contact Step Coverage)에 의한 보이드(Void)가 발생된다.
이러한 보이드는 후속 비트-라인 형성공정에서 보이드에 잔존하고 있는 산화물이 콘택 계면에 아웃 개싱(Out gasing) 되면서 비정상적인 층을 형성하여 콘택 미개방(Contact Not Open) 현상을 발생시키는 문제점이 있다.
즉, 상기 형성된 비정상적인 층으로 인해 콘택플러그를 통한 하부층(소오스/드레인)으로의 구동전압이 원활히 인가되지 못하는 문제점이 있다.
본 발명의 목적은 소오스/드레인 콘택에 도전체를 매립함에 있어서, 1차 매립후, 식각공정으로 콘택 스페이스를 넓힌 후 2차 매립을 실시함으로써, 콘택 미개방(Contact Not Open) 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 소오스/드레인을 포함한 소정의 구조가 형성된 반도체 기판 상부에 제 1층간절연막을 형성하는 단계; 상기 제 1 층간절연막의 일부를 식각하여 콘택홀을 형성한 후, 상기 콘택홀을 포함한 전체구조상부에 제 1 도전체를 형성하는 제 1 매립공정을 실시하는 단계; 상기 제 1 도전체를 소정깊이 식각하여 콘택 스페이스를 넓히는 식각공정을 실시하는 단계; 상기 식각공정으로 넓어진 콘택 스페이스를 포함한 전체구조상부에 제 2 도전체를 형성하는 제 2 매립공정을 실시하는 단계; 및 전체구조상부에 제 2 층간절연막을 형성하는 단계를 포함한다.
상기 제 1 층간절연막은 BPSG, PSG, FSG, PE-TEOS, PE-SiH4, HDP USG, APL 등의 물질을 사용하여 5000 내지 10000 Å 의 두께로 형성한다.
상기 제 1 또는 제 2 도전체는 폴리실리콘, 티타늄(Ti/TiN), 알루미늄(Al), 구리(Cu) 또는 텅스텐질화막(WN) 중 어느 하나이다.
상기 소정깊이는 보이드(Void)가 제거될 수 있는 깊이이다.
상기 식각공정은 HF 대 HNO3 의 비율을 1:200 내지 1:500 으로 혼합한 식각액을 사용하는 습식(Wet) 식각 공정 이다.
상기 제 1 또는 제 2 도전체 형성 후, 화학적 기계적 연마(CMP) 공정을 실시하여 평탄화하는 단계를 더 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은, 소오스/드레인을 포함한 소정의 구조가 형성된 반도체 기판 상부에 제 1층간절연막을 형성하는 단계; 상기 제 1 층간절연막의 일부를 식각하여 상기 소오스/드레인을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀을 포함한 전체구조상부에 소정두께의 제 1 도전체를 형성하는 단계; 전면식각공정을 실시하여 콘택 스페이스를 넓히는 단계; 상기 식각공정으로 넓어진 콘택 스페이스를 포함한 전체구조상부에 제 2 도전체를 형성하는 단계; 및 전체구조상부에 제 2 층간절연막을 형성하는 단계를 포함한다.
상기 제 1 층간절연막은 BPSG, PSG, FSG, PE-TEOS, PE-SiH4, HDP USG, APL 등의 물질을 사용하여 5000 내지 10000 Å 의 두께로 형성한다.
상기 소정두께는 보이드(Void)가 발생되지 않는 정도의 두께이다.
제 1 또는 제 2 도전체는 폴리실리콘, 티타늄(Ti/TiN), 알루미늄(Al), 구리(Cu) 또는 텅스텐질화막(WN) 중 어느 하나이다.
상기 전면식각 공정은 HF 대 HNO3 의 비율을 1:200 내지 1:500 으로 혼합한 식각액을 이용한 습식(Wet) 식각공정 이다.
상기 제 2 도전체 형성 후, 화학적 기계적 연마(CMP) 공정을 실시하여 평탄화하는 단계를 더 포함하는 반도체 소자의 제조 방법.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1은 본 발명에 적용되는 플래시 메모리 소자의 셀 어레이 영역의 일부분을 도시한 평면도 이다. 또한, 도 2a 내지 도 2c는 도 1의 선A-A를 절취한 상태에서 본 발명의 실시예에 따른 반도체 소자의 제조 공정을 나타낸 반도체 소자의 단면도 이다.
다시말해, 본 발명은 반도체 소자에 콘택이 형성될 수 있는 전 영역에 적용된다 할 것이나, 일실시예인 도 2a 내지 도 2c 공정은 드레인 선택라인(DSL) 사이 영역에서 드레인 콘택 플러그 형성 공정을 나타낸 도면이다.
도 1 및 도 2a 를 참조하면, 소자분리막(102)과 활성영역(104)이 확정된 반도체 기판(100) 상부에 제 1 층간절연막(106)을 순차적으로 형성한다.
여기서, 활성영역(104)은 드레인(Drain)을 의미하고, 제 1 층간절연막(106)은 BPSG, PSG, FSG, PE-TEOS, PE-SiH4, HDP USG, APL 등의 물질을 사용하여 5000 내지 10000 Å 의 두께로 형성한다. 또한, 상기 제 1 층간절연막(106)은 한가지 물질로 형성될 수도 있으며, 질화막 등을 포함한 두가지 이상의 물질이 적층된 구조로 형성할 수도 있다.
제 1 층간절연막(106)의 일부를 순차적으로 식각하여 반도체 기판의 활성영역(104)을 노출시키는 콘택홀을 형성한 후, 전체구조상부에 제 1 폴리실리콘막(108)을 매립시키는 제 1 매립공정을 실시한다.
이때, 상기 제 1 폴리실리콘막(108) 대신에 플라즈마 기상 증착법(PVD) 또는 화학적 기상 증착법(CVD)을 이용하여, 티타늄(Ti/TiN), 알루미늄(Al), 구리(Cu) 또는 텅스텐질화막(WN)을 상기 콘택홀에 매립할 수 있다.
제 1 매립공정에 의해 보이드(Void)(110)가 형성될 수 있다.
도 2b는 도 2a의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 2b를 참조하면, 제 1 매립공정에 사용된 제 1 폴리실리콘막(108)을 제 1 층간절연막(106)이 노출될 때까지 화학적 기계적 연마(CMP) 공정을 실시하여 평탄화 한다.
다음, 제 1 매립공정으로 발생된 보이드(110)를 제거하여 콘택 스페이스(Space)를 넓히는 식각공정을 실시한다.
상기 식각공정은 HF 대 HNO3 의 비율을 1:200 내지 1:500 으로 혼합한 식각액을 사용하는 습식(Wet) 식각 공정이다.
도 2c는 도 2b의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 2c를 참조하면, 보이드(110) 식각공정으로 넓어진 콘택 스페이스를 포함한 전체구조상부에 제 2 폴리실리콘막(112)을 형성하는 제 2 매립공정을 실시한다.
제 2 매립공정에 사용된 제 2 폴리실리콘막(112)을 제 1 층간절연막(106)이 노출될 때까지 화학적 기계적 연마(CMP) 공정을 실시하여 평탄화 한 후, 전체구조상부에 제 2 층간절연막(114)을 형성한다.
다음, 후공정으로 드레인 콘택 플러그가 노출되도록 상기 제 2 층간절연막(114)의 일부를 제거하여 도전층을 매립하는 방식으로 비트-라인을 형성한다.
비트-라인 형성공정시에도 본 명세서에 기재된 기술수단을 사용할 수 있음은 자명하다.
전술한 바와 같이, 본 발명은 낸드 플래시 메모리 소자의 소오스/드레인 콘택(Source/Drain Contact)을 매립하는 제 1 매립공정으로 발생된 보이드(110)를 식각공정으로 제거하여 콘택 스페이스(Space)를 넓힌 후, 제 2 매립공정을 실시함으로써, 보이드(110)로 인한 콘택 미개방(Contact Not Open) 현상을 방지할 수 있다.
도 3a 내지 도 3c는 도 1의 선A-A 를 절취한 상태에서 본 발명의 다른 실시예에 따른 반도체 소자의 제조 공정을 나타낸 반도체 소자의 단면도 이다.
다시말해, 본 발명은 반도체 소자에 콘택이 형성될 수 있는 전 영역에 적용된다 할 것이나, 일실시예인 도 3a 내지 도 3c 공정은 드레인 선택라인(DSL) 사이 영역에서 드레인 콘택 플러그 형성 공정을 나타낸 도면이다.
도 1 및 도 3a 를 참조하면, 소자분리막(202)과 활성영역(204)이 확정된 반 도체 기판(200) 상부에 제 1 층간절연막(206)을 순차적으로 형성한다.
여기서, 활성영역(204)은 드레인(Drain)을 의미하고, 제 1 층간절연막(206)은 BPSG, PSG, FSG, PE-TEOS, PE-SiH4, HDP USG, APL 등의 물질을 사용하여 5000 내지 10000 Å 의 두께로 형성한다. 또한, 상기 제 1 층간절연막(206)은 한가지 물질로 형성될 수도 있으며, 질화막 등을 포함한 두가지 이상의 물질이 적층된 구조로 형성할 수도 있다.
제 1 층간절연막(206)의 일부를 순차적으로 식각하여 반도체 기판의 활성영역(204)을 노출시키는 콘택홀을 형성한 후, 전체구조상부에 보이드가 형성되지 않을 정도의 두께로 제 1 폴리실리콘막(208)을 형성한다.
이때, 상기 제 1 폴리실리콘막(208) 대신에 플라즈마 기상 증착법(PVD) 또는 화학적 기상 증착법(CVD)을 이용하여, 티타늄(Ti/TiN), 알루미늄(Al), 구리(Cu) 또는 텅스텐질화막(WN)을 상기 콘택홀에 매립할 수 있다.
도 3b는 도 3a의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 3b를 참조하면, 콘택 스페이스를 넓히는 전면식각공정을 실시한다.
전면식각공정은 HF 대 HNO3 의 비율을 1:200 내지 1:500 으로 혼합한 식각액을 이용한 습식(Wet) 식각공정 이다.
도 3c는 도 3b의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 3c를 참조하면, 전면식각공정으로 넓어진 콘택 스페이스를 포함한 전체구조상부에 제 2 폴리실리콘막(210)을 형성한다.
제 2 폴리실리콘막(210)을 제 1 층간절연막(206)이 노출될 때까지 화학적 기계적 연마(CMP) 공정을 실시하여 평탄화 한 후, 전체구조상부에 제 2 층간절연막(212)을 형성한다.
다음, 후공정으로 드레인 콘택 플러그가 노출되도록 상기 제 2 층간절연막(212)의 일부를 제거하여 도전층을 매립하는 방식으로 비트-라인을 형성한다.
비트-라인 형성공정시에도 본 명세서에 기재된 기술수단을 사용할 수 있음은 자명하다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 목적은 소오스/드레인 콘택(Source/Drain Contact)에 도전체를 매립함에 있어서, 1차 매립후의 식각공정으로 콘택 스페이스를 넓힌 다음, 2차 매립을 실시함으로써, 콘택 미개방(Contact Not Open) 현상을 방지할 수 있다.
Claims (12)
- 소오스/드레인을 포함한 소정의 구조가 형성된 반도체 기판 상부에 제 1층간절연막을 형성하는 단계;상기 제 1 층간절연막의 일부를 식각하여 상기 소오스/드레인을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀을 포함한 전체구조상부에 제 1 도전체를 형성하는 단계;상기 제 1 도전체를 소정깊이 식각하여 콘택 스페이스를 넓히는 단계;상기 식각공정으로 넓어진 콘택 스페이스를 포함한 전체구조상부에 제 2 도전체를 형성하는 단계; 및전체구조상부에 제 2 층간절연막을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 층간절연막은 BPSG, PSG, FSG, PE-TEOS, PE-SiH4, HDP USG, APL 등의 물질을 사용하여 5000 내지 10000 Å 의 두께로 형성하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 또는 제 2 도전체는 폴리실리콘, 티타늄(Ti/TiN), 알루미늄(Al), 구리(Cu) 또는 텅스텐질화막(WN) 중 어느 하나인 반도체 소자의 제조 방법
- 제 1 항에 있어서,상기 소정깊이는 보이드(Void)가 제거될 수 있는 깊이인 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 콘택 스페이스를 넓히는 공정은 HF 대 HNO3 의 비율을 1:200 내지 1:500 으로 혼합한 식각액을 이용한 습식(Wet) 식각공정인 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 또는 제 2 도전체 형성 후, 화학적 기계적 연마(CMP) 공정을 실시하여 평탄화하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 소오스/드레인을 포함한 소정의 구조가 형성된 반도체 기판 상부에 제 1층간절연막을 형성하는 단계;상기 제 1 층간절연막의 일부를 식각하여 상기 소오스/드레인을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀을 포함한 전체구조상부에 소정두께의 제 1 도전체를 형성하는 단계;전면식각공정을 실시하여 콘택 스페이스를 넓히는 단계;상기 식각공정으로 넓어진 콘택 스페이스를 포함한 전체구조상부에 제 2 도전체를 형성하는 단계; 및전체구조상부에 제 2 층간절연막을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 제 1 층간절연막은 BPSG, PSG, FSG, PE-TEOS, PE-SiH4, HDP USG, APL 등의 물질을 사용하여 5000 내지 10000 Å 의 두께로 형성하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 소정두께는 보이드(Void)가 발생되지 않는 정도의 두께인 반도체 소자의 제조 방법.
- 제 7 항에 있어서,제 1 또는 제 2 도전체는 폴리실리콘, 티타늄(Ti/TiN), 알루미늄(Al), 구리 (Cu) 또는 텅스텐질화막(WN) 중 어느 하나인 반도체 소자의 제조 방법
- 제 7 항에 있어서,상기 전면식각 공정은 HF 대 HNO3 의 비율을 1:200 내지 1:500 으로 혼합한 식각액을 이용한 습식(Wet) 식각공정인 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 제 2 도전체 형성 후, 화학적 기계적 연마(CMP) 공정을 실시하여 평탄화하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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