DE10334427A1 - Verfahren zum Bilden eines Gate-Kontakts in einer Halbleitervorrichtung - Google Patents

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Abstract

Eine Verarbeitungssequenz zur Definition von Gate-Kontakten kann unter Verwendung von entweder einer tief ultravioletten (DUV) oder mittleren ultravioletten (MUV) positiven Photoresistverarbeitung implementiert werden und unterstützt die Verwendung einer Maske, die Kontakte zu verschiedenen Bereichen integriert, die Gates, Sources und Drains verschiedener Vorrichtungen einschließen. In einem Beispiel wird der Wafer mit einer planarisierenden, antireflektierenden Beschichtung (ARC) beschichtet, die dann ein Abbilden von Gate-Kontakten unter Verwendung eines positiven DUV- oder MUV-Resists unterstützt. Diese Verarbeitung lässt es zu, dass die Nitridkappe bestimmter Transistoren durch ein Oxid ersetzt wird. In diesem Beispiel kann die ARC als eine Ätzführung für eine selektive Entfernung eines Films dienen.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft allgemein Halbleitervorrichtungen, und insbesondere ein Verfahren zum Bilden eines Gate-Kontakts in einer Halbleitervorrichtung.
  • Hintergrund
  • Wie in dem Stand der Technik bekannt ist, werden dynamische Schreib-/Lesespeicher (DRAMs) extensiv in einem breiten Bereich von Anwendungen verwendet. Ein DRAM schließt typischerweise ein Feld von Speicherzellen ein, wobei jede Zelle einen Zugriffstransistor, typischerweise einen Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET), der in Reihe zu einem Kondensator geschaltet ist, aufweist.
  • Ein Abschnitt 10 eines Feldes ist in 1 gezeigt, die zwei komplementäre Paare von Bitleitungen BL und BL' veranschaulicht. Während diese Figur nur acht Speicherzellen veranschaulicht, ist es bekannt, DRAMs mit Millionen von Zellen zu fertigen. Jedes Bitleitungspaar BL und BL' ist mit einem Entzerrungs-/Vorladeschaltkreis und einem Leseverstärker gekoppelt, die kollektiv mit 12 bezeichnet sind. Obwohl nicht veranschaulicht, sind viele Bitleitungspaare (und ein jeweiliger Schaltkreis 12) typischerweise bereitgestellt.
  • Jede Speicherzelle schließt einen Zugriffstransistor 14 ein, der in Reihe zu einem Kondensator 16 geschaltet ist. Wie in der Figur gezeigt, ist ein Source/Drain-Bereich des Transistors 14 mit der Bitleitung BL (oder BL') gekoppelt. Der andere Source/Drain-Bereich ist mit einer der Platten eines jeweiligen Kondensators 16 gekoppelt. Die andere Platte des Kondensators 16 ist mit einer gemeinsamen Plattenreferenzspannung gekoppelt.
  • Um eine bestimmte Speicherzelle auszuwählen, wird eine Auswahlspannung an eine der Wortleitungen WL0-WL3 angelegt. Wie in 1 veranschaulicht, ist das Gate jedes Durchlasstransistors 14 mit einer der Wortleitungen WL0-WL3 verbunden. Wie gezeigt, wird jede Wortleitung über andere Bitleitungen verlaufen und mit den Gates der Durchlasstransistoren der Speicherzellen, die mit diesen Bitleitungen gekoppelt sind, koppeln.
  • Das Bitleitungspaar BL0 und BL0' (oder BL1 und BLl') wird durch ein Anlegen einer Auswahlspannung an die Auswahltransistoren 18 ausgewählt. Wenn die Auswahltransistoren 18 ausgewählt sind, wird das Differenzspannungssignal über dem Bitleitungspaar zu Eingangs-/Ausgangsleitungen I/O und I/O' übertragen werden. Auf diese Weise wird der Zustand, der in einer Speicherzelle gespeichert ist, die mit der ausgewählten Wortleitung und der ausgewählten Bitleitung gekoppelt ist, zu den Eingangs-/Ausgangsleitungen übertragen werden.
  • Wie in der vereinfachten Zeichnung der 1 gezeigt, schließt die DRAM-Vorrichtung Transistoren (z.B. 14) in dem Feld und andere Transistoren (z.B. 18) in dem Hilfsschaltkreis ein. Um diese Vorrichtungen zu verbinden, wird es nötig sein, verschiedene Abschnitte jedes dieser Transistoren zu verbinden, typischerweise unter Verwendung von Metalldrähten. Die bevorzugten Ausführungsformen der vorliegenden Erfindung beziehen sich auf Verfahren zum Verbinden dieser Abschnitte der Transistorvorrichtungen.
  • Zusammenfassung der Erfindung
  • In einem Bemühen, das Gesamt-Kapitalinvestment zu verringern, das erforderlich ist, um die Einführung von nächsten Generationen einer Technologie zu unterstützen, ist es wün schenswert, eine Verbindungsauslegung zu entwickeln, die Kontakte zu den Bitleitungen, Source/Drains und Gates verschiedener Transistoren in einem Signal-Layout einschließt. Dieser Prozess ist bei Transistorauslegungen, die eine harte Nitridmaske oder eine Kappenschicht über dem Transistor-Gate einschließen, kompliziert.
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt eine Verarbeitungssequenz zur Definition von Gate-Kontakten bereit, die beispielsweise unter Verwendung entweder einer tief ultravioletten (DUV) oder mittleren ultravioletten (MUV) -positiven Resistverarbeitung und unterstützt die Verwendung einer Maske implementiert werden kann, die Kontakte zu verschiedenen Bereichen integriert, die die Bitleitungen, die Gates und die Source/Drains verschiedener Vorrichtungen einschließen.
  • In einer bevorzugten Ausführungsform ist der Wafer mit einer planarisierenden Antireflexbeschichtung (ARC) beschichtet, die dann ein Abbilden von Gate-Kontakten unter Verwendung eines positiven DUV- oder MUV-Resists unterstützen wird. Diese Verarbeitung lässt es zu, dass die Nitridkappe bestimmter Transistor-Gates durch ein Oxid ersetzt wird. In dieser Ausführungsform kann die ARC als eine Ätzführung für eine selektive Entfernung eines Films dienen.
  • In einer beispielhaften Ausführungsform ist ein Transistor gebildet. Der Transistor schließt ein Gate, das über einem Halbleiterbereich (z.B. einem Siliziumsubstrat) liegt, und eine isolierenden Schicht (z.B. eine Nitridkappe), die über dem Gate liegt, ein. Eine planarisierende Schicht (z.B. eine Antireflexbeschichtung) ist über dem Halbleiterbereich neben dem Gate auf eine Dicke von im Wesentlichen der gleichen wie jene des Gates gebildet. Eine Resistschicht (z.B. ein positives Resist) ist über dem Transistor gebildet, um zumindest einen Abschnitt der isolierenden Schicht, die auf dem Gate liegt, freizulegen. Der freigelegte Abschnitt der isolierenden Schicht wird dann im Wesentlichen entfernt. Nach einem Entfernen der Resistschicht und möglicherweise der planarisierenden Schicht wird eine dielektrische Schicht über dem Transistor gebildet. Ein Durchgang kann dann durch die dielektrische Schicht geätzt werden, um einen Abschnitt des Gates unterhalb des freigelegten Abschnitts der isolierenden Schicht freizulegen.
  • Ein Vorteil einer bevorzugten Ausführungsform der vorliegenden Erfindung besteht darin, dass ein einziges Resistmuster verwendet werden kann, um Abschnitte von Transistor-Gates wie auch eines Halbleitersubstrats (z.B. Source/Drain-Bereiche) freizulegen. Durch ein Ersetzen der Nitridkappe durch eine Oxidschicht für diese Transistoren mit freizulegenden Gates können diese Gates kontaktiert werden, während die Gates anderer Vorrichtungen geschützt bleiben.
  • Diese bevorzugte Ausführungsform vereinfacht auch den Gesamtkontaktierungsprozess durch ein Lockern der Registrierungs- und kritischen Dimensionsanforderungen. Weil die ARC als eine Ätzführung verwendet wird und der Prozess das Nitrid-Dielektrikum durch ein Oxid-Dielektrikum ersetzt, werden die Auswirkungen von Lithographieprozess-Variationen verringert. Dies erlaubt auch eine größere Flexibilität bei der Herstellung, wie etwa ein Abbilden auf einer I-Leitungsbelichtung anstelle eines DUV-Systems (was Prozesskosten spart).
  • Das Vorangegangene hat die Merkmale und technischen Vorteile der Ausführungsformen der vorliegenden Erfindung ziemlich breit skizziert, damit die detaillierte Beschreibung der Erfindung, die folgt, besser verstanden werden kann. Zusätzliche Merkmale und Vorteile der Erfindung werden nachstehend beschrieben werden, die den Gegenstand der Ansprüche der Erfindung bilden. Es sollte von Durchschnittsfachleuten erkannt werden, dass die Konzeption und offenbarte spezifische Ausführungsform leicht als eine Basis zum Verändern oder Aus legen anderer Aufbauten oder Prozesse zum Ausführen der gleichen Zwecke der vorliegenden Erfindung benutzt werden können. Es sollte Durchschnittsfachleuten auch klar sein, dass derartige äquivalente Konstruktionen nicht von dem Grundgedanken und dem Umfang der Erfindung, wie sie in den angehängten Ansprüchen offenbart ist, abweichen.
  • Kurze Beschreibung der Zeichnungen
  • Für ein vollständigeres Verständnis der vorliegenden Erfindung und deren Vorteile wird nun auf die folgende Beschreibung Bezug genommen, die in Verbindung mit den zugehörigen Zeichnungen zu nehmen ist. In den Zeichnungen zeigen:
  • 1 ein Blockdiagramm eines herkömmlichen Speicherfelds;
  • 2-6 Querschnittsansichten eines Prozessflusses einer bevorzugten Ausführungsform, um Gate-Kontakte zu bilden; und
  • 7-12 Querschnittsansichten eines DRAMs in verschiedenen Stadien einer Fertigung in Übereinstimmung mit einem Prozessfluss der vorliegenden Erfindung.
  • Detaillierte Beschreibung veranschaulichender Ausführungsformen
  • Das Ausführen und Verwenden der gegenwärtig bevorzugten Ausführungsformen werden im Detail unten stehend diskutiert. Es sollte jedoch erkannt werden, dass die vorliegende Erfindung viele anwendbare erfinderische Konzepte bereitstellt, die in einer breiten Vielfalt spezifischer Kontexte ausgeführt werden können. Die diskutierten spezifischen Ausführungsformen sind nur veranschaulichend für spezifische Wege, die Erfindung auszuführen und zu verwenden, und beschränken den Umfang der Erfindung nicht.
  • Die vorliegende Erfindung wird unter Bezugnahme auf bevorzugte Ausführungsformen in einem spezifischen Kontext beschrieben werden, nämlich einer dynamischen Schreib-/Lesespeichervorrichtung. Die Erfindung kann jedoch auch auf andere Halbleitervorrichtungen, wie etwa jene angewandt werden, die CMOS-, Bipolar- und BiCMOS-Prozesse verwenden. Die Konzepte der vorliegenden Erfindung können mit einer Vielfalt von Halbleitervorrichtungen verwendet werden, die Speichervorrichtungen, wie etwa DRAM, SRAM (statische Schreib/Lesespeicher) und nicht flüchtige Speicher, wie etwa EPROMs (löschbare programmierbare Schreib-/Lesespeicher), EEPROMs (elektrisch löschbare programmierbare Schreib-/Lesespeicher), logische Flash-Vorrichtungen, wie etwa Controller und Prozessoren, und eingebettete Vorrichtungen, die sowohl Logik als auch Speicher einschließen, als Beispiele einschließen.
  • Eine erste Prozessfluss-Ausführungsform wird nun unter Bezugnahme auf 2-6 beschrieben werden. 2 zeigt eine Transistorvorrichtung 100, die in einem Halbleiterbereich 102 gebildet ist. Der Halbleiterbereich 102 kann jedweder Halbleiterbereich sein, der in der Lage ist, eine Transistorvorrichtung zu halten. Beispielsweise kann der Halbleiterbereich 102 ein Halbleitersubstrat, ein dotierter Bereich, der innerhalb eines Halbleitersubstrats gebildet ist (z.B. eine Senke oder eine Wanne), oder eine Halbleiterschicht, die über einer anderen Schicht gebildet ist (z.B. eine Epitaxieschicht oder ein Silizium über einer Isolationsschicht), sein.
  • Die Transistoreinrichtung 100 schließt einen Gate-Stapel, der aus einem Gate-Dielektrikum 104 gebildet ist, und in diesem Fall zwei leitfähige Schichten 106 und 108 ein. In der bevorzugten Ausführungsform ist das Gate-Dielektrikum 104 eine Oxidschicht (z.B. Siliziumdioxid). In anderen Ausführungsformen könnte eine Nitridschicht (z.B. Si3N4) oder eine Oxid- und Nitridkombinationsschicht (z.B. NO, ON, ONO, Oxidnitrid) verwendet werden.
  • In einer bevorzugten Ausführungsform schließt das Gate eine dotierte Polysiliziumschicht 106 und eine Silizidschicht 108 ein. Die bevorzugte Silizidschicht ist ein Wolframsilizid, obwohl erkannt wird, dass andere Silizidmaterialien, wie etwa Titansilizid, Kobaltsilizid oder Nickelsilizid verwendet werden können. Alternativ können andere leitfähige Schichten, wie etwa Aluminium, Aluminiumlegierungen oder Wolfram in den Gate-Stapel eingeschlossen sein, zusätzlich oder anstelle von einer oder beiden der Schichten 106 und 108. In dem veranschaulichten Beispiel umfassen die leitfähigen Schichten 106 und 108 das Gate der Transistorvorrichtung 100.
  • Wie in 2 gezeigt, ist der Gate-Stapel mit einer isolierenden Kappenschicht 110 gekapselt. In der bevorzugten Ausführungsform ist die Kappenschicht 110 aus einem Nitrid, wie etwa Siliziumnitrid (z.B. Si3N4), gebildet. Die Nitridkappe 110 schützt das Gate während einer nachfolgenden Verarbeitung. Wie jedoch unten stehend diskutiert werden wird, ist es wünschenswert, einen Abschnitt der Kappenschicht 110 zu entfernen, um eine elektrische Verbindung zu dem Gate 106/108 zuzulassen.
  • Source/Drain-Bereiche 112 und 144 sind neben dem Gate-Stapel gebildet und sind mit dem Gate-Stapel ausgerichtet. Die Source/Drain-Bereiche 112 und 114 umfassen typischerweise hochdotiertes Silicium, obwohl andere Materialien möglich sind. Für n-Kanal-Transistoren sind die Source/Drain-Bereiche 112 und 114 vorzugsweise mit Phosphor oder Arsen dotiert. Für p-Kanal-Transistoren sind die Source/Drain-Bereiche 112 und 114 vorzugsweise mit Bor dotiert. Ein Kanalbereich 116 ist in dem Halbleiterbereiche 102 zwischen den Source/Drain-Bereichen 112 und 114 und unterhalb des Gates 106/108 angeordnet.
  • Wie in dem Stand der Technik bekannt ist, kann die Transistorvorrichtung 100 durch ein sequenzielles Bilden der Gate-Stapelschicht (z.B. eine Oxidschicht 104, gefolgt von einer Polysiliziumschicht 106, gefolgt von einer Silizidschicht 108, und dann durch ein Strukturieren der Gate-Stapelschicht, um das Gate zu bilden, gebildet werden. Nachdem die Nitridkappenschicht 110 gebildet ist, können die Source/Drain-Bereiche 112 und 114 gebildet werden, um mit dem Gate ausgerichtet zu werden.
  • Obwohl nicht gezeigt, ist zu verstehen, dass andere Elemente in der Halbleitervorrichtung eingeschlossen sein könnten. Beispielsweise sind Isolationsbereiche (nicht gezeigt) typischereise gebildet, um die Transistorvorrichtung 110 von anderen Vorrichtungen auf dem Wafer elektrisch zu isolieren. In der bevorzugten Ausführungsform wird eine flache Grabenisolation (Trenchisolation) verwendet, obwohl zu verstehen ist, dass andere Isolationsverfahren, wie etwa eine Feldisolation, alternativ verwendet werden können.
  • Unter Bezugnahme nun auf 3 wird eine planarisierende Schicht über der Vorrichtung gebildet, vorzugsweise auf eine Dicke, die die gleiche ist wie die Dicke des Gate-Stapels, der die Nitridkappe 110 einschließt. In der bevorzugten Ausführungsform ist die planarisierende Schicht 118 ein antireflektierendes Beschichtungsmaterial (ARC), wie etwa organischer Polymer, wie beispielsweise Shipley's AR7. Das ARC-Material ist zweckmäßig, da es kompatibel mit der bevorzugten Tief-Ultraviolett-(DUV-) oder Mittleres-Ultraviolett(MUV-)Lithographie ist, die verwendet wird, um das Resist 120 zu strukturieren. In der bevorzugten Ausführungsform wird die ARC-Schicht 118 auf eine Dicke von zwischen ungefähr 135 nm und ungefähr 170 nm (vorzugsweise ungefähr 135 nm) über der Vorrichtung gebildet und planarisiert, vorzugsweise innerhalb des ARC-Beschichtungsprozesses.
  • In einer alternativen Ausführungsform könnte die planarisierende Schicht 118 ein unterschiedliches Material, wie etwa eine Oxidschicht sein, die unter Verwendung eines che misch-mechanischen Polierens oder eines thermischen Aufschmelzprozesses planarisiert werden würde. Der Vorteil eines Verwendens eines Oxidschicht als die planarisierende Schicht 118 besteht darin, dass sie nicht entfernt werden muss, nachdem ein Abschnitt der Nitridkappenschicht 110 entfernt ist.
  • Eine Maskierungsschicht 120 wird über der Vorrichtung 100 gebildet, um zumindest einen Abschnitt der Nitridkappenschicht 110, die über dem Gate 106/108 liegt, freizulegen. Obwohl es aus der Querschnittsansicht nicht klar ist, ist zu verstehen, dass der Kontaktabschnitt des Gates 106/108 das gesamte Gate oder nur einen Abschnitt des Gates einschließen kann. Dieser Abschnitt kann über dem Kanal 116 liegen oder kann von dem Kanal versetzt sein (z.B. über Isolationsbereichen liegen). Die exakte Stelle des Kontaktabschnitts des Gates ist hinsichtlich der allgemeinen Konzepte der Erfindung nicht kritisch.
  • In der bevorzugten Ausführungsform ist die Maskierungsschicht 120 ein positives Photoresist. Es ist jedoch zu verstehen, dass negative Resists alternativ verwendet werden können. Wie oben stehend diskutiert, ist das Resist 120 vorzugsweise mit einem Tief-Ultraviolett-(DUV-) oder einem Mittleren-Ultraviolett-(MUV-)Lithographiesystem kompatibel. Beispielsweise kann das Resist ein JSR M91Y-DUV- oder ein TOK 3150-MUV-Resist oder irgendein ähnlicher Typ eines Resists sein.
  • Unter Bezugnahme nun auf 4 wird der freigelegte Abschnitt der Nitridkappenschicht 110 entfernt. Während des Nitridätzens wird ein ARC-Öffnungsprozess verwendet, um die gesamte planarisierende ARC, die über der Nitridkappe während des Beschichtungsprozesses zurückgeblieben ist, zu entfernen, und die übrige ARC 118 wird dann verwendet, um den Nitridätzprozess über dem Gate-Stack auszurichten und um das Siliziumsubstrat 102 vor einer Ätzbeschädigung zu schützen. In der bevorzugten Ausführungsform wird das ARC-Öffnungsätzen unter Verwendung eines Sauerstoff-(N2/O2-) oder Chlor-(Cl/O2-)basierten Plasmaätzens verwendet, und das Nitridätzen wird unter Verwendung einer Fluor-basierten Ätzchemie, wie etwa CF4/CHF3 oder einem Argon-basierten Plasma (Ar/CHF3/CF4), durchgeführt. Alternativ könnten andere Chemieprozesse für das ARC-Öffnungsätzen und das Nitridätzen verwendet werden.
  • Nach einem Durchführen des Nitridätzens werden der Resist 120 und die ARC-Schicht 118 abgeschält und gereinigt. Wie in 5 gezeigt, wird eine Nitridzwischenlage 122 über der Vorrichtung einschließlich über dem Gate 106/108 gebildet. Die Nitridzwischenlage ist typischerweise zwischen ungefähr 10 und ungefähr 20 nm (vorzugsweise ungefähr 15 nm) dick und wird beispielsweise durch eine chemische Niederdruck-Gasphasenabscheidung (LPCVD) gebildet. Die Nitridzwischenlage 122 dient dazu, die darunter liegenden Halbleiter- (oder Gate-)Materialien während dem darauf folgenden Durchgangskontaktätzen zu schützen. Dementsprechend könnte die Nitridzwischenlage 122 durch ein anderes Material ersetzt werden, das diese Funktion durchführt (oder gänzlich eliminiert werden).
  • Eine dielektrische Schicht 124 wird über dem Wafer abgeschieden. In der bevorzugten Ausführungsform umfasst die dielektrische Schicht 124 ein dotiertes Glas, wie etwa BPSG (Borphosphorsilicat-Glas). In alternativen Ausführungsformen können andere Dielektrika, wie etwa andere Glasschichten (z.B. PSG) oder eine undotierte Oxid-(z.B. SiO2-)Schicht verwendet werden. In der bevorzugten Ausführungsform wird die BPSG-Schicht auf eine Dicke von zwischen 450 und ungefähr 650 nm (vorzugsweise ungefähr 550 nm) abgeschieden und wird dann auf eine Filmstapeldicke zurückpoliert (d.h. die Dicke des Gate-Stapels einschließlich der Nitridkappe 110).
  • Die bisher beschriebene Verarbeitung zeigt einen Transistor, wo ein Kappennitrid 110 durch einen Oxidfilm ersetzt worden ist. In diesem Szenario ist das Gate 106/108 durch das gleiche Material abgedeckt wie die Source/Drain-Bereiche 112 und 114 und kann deswegen unter Verwendung der gleichen Verarbeitungsschritte freigelegt werden.
  • Unter Bezugnahme nun auf 6 wird eine zweite dielektrische Schicht 126 über der dielektrischen Schicht 124 gebildet. In der bevorzugten Ausführungsform ist die dielektrische Schicht 126 eine Oxidschicht, die durch das Zersetzen von Tetraethyloxysilan (TEOS) gebildet wird. Alternativ kann die dielektrische Schicht 126 andere isolierende Materialien umfassen. Die dielektrische Schicht 126 wird auf eine Dicke von zwischen ungefähr 300 und ungefähr 450 nm (vorzugsweise ungefähr 350 nm) abgeschieden und dient als ein Zwischendielektrikum, um die Transistorvorrichtung 110 von den darüber liegenden Metallschichten (nicht gezeigt) zu isolieren.
  • Wie unter Bezugnahme auf 11 unten stehend diskutiert werden wird, kann eine harte Maskenschicht über der dielektrischen Schicht 124/126 gebildet werden. Falls verwendet, ist die harte Maske vorzugsweise undotiertes Poly, obwohl andere Materialien, wie etwa Silbernitrat, verwendet werden könnten.
  • Schließlich wird ein Kontaktdurchgang durch die dielektrischen Materialien 124 und 126 geätzt, um das Gate 106/108 freizulegen. Das Kontaktätzen kann unter Verwendung eines strukturierten Photoresists (nicht gezeigt) oder einer harten Maske (nicht gezeigt) durchgeführt werden. In der bevorzugten Ausführungsform umfasst das Kontaktätzen eine Siliziumoxid-Ätzchemie, wie etwa CF4/CHF3, um einen guten Ätzstopp auf dem Silizid 108 auf der Oberseite der Vorrichtung 100 zu ermöglichen. Das Kontaktloch kann dann mit einem leitfähigen Material 128, wie etwa Wolfram, gefüllt werden. Andere Leiter, wie etwa Aluminium, Aluminiumlegierungen und Kupfer, können alternativ verwendet werden.
  • Wie oben diskutiert, besteht einer der Vorteile des Prozesses der bevorzugten Ausführungsform darin, dass auf das Gate 106/108 physisch unter Verwendung der gleichen Schritte wie bei einem Zugriff auf den Halbleiterbereich 102 zugegriffen werden kann. Die 7-12 sind bereitgestellt, um diesen Vorteil deutlicher aufzuzeigen.
  • In dem Beispiel der 7 sind vier Transistoren gezeigt. Die ersten beiden Transistoren 230a und 230b (kollektiv als 230 bezeichnet) sind Zugriffs-(Durchgangs-)Transistoren für eine DRAM-Zelle. Die Transistoren 230 können auch als Feldtransistoren bezeichnet werden. Wie oben stehend diskutiert, schließt eine DRAM-Zelle einen Zugriffstransistor 230 ein, der in Reihe zu einem Kondensator 235 geschaltet ist. Die veranschaulichte Ausführungsform zeigt Trenchkondensatoren („Graben"-Kondensatoren), die eine erste Platte aus Polysilizium in dem Graben und eine zweite Platte, die das Substrat umfasst, das den Graben umgibt, einschließen. Obwohl nicht explizit gezeigt, ist eine dielektrische Schicht zwischen den beiden Platten angeordnet. Die vorliegende Erfindung würde ebenso gut mit einem anderen Typ von Kondensatoren, z.B. Stapelkondensatoren, funktionieren.
  • 7 veranschaulicht auch zwei Transistoren 240 und 250 von dem peripheren oder Unterstützungsschaltkreis. Die Transistoren 240 und 250 bilden Vorrichtungen, wie etwa den Eingangs-/Ausgangspfadschaltkreis, die Adress- und Datenpuffer, die Decoder und Steuerschaltungen. Der Transistor 240 ist bereitgestellt, um einen peripheren Transistor darzustellen, für welchen die Source/Drain-Bereiche kontaktiert werden. Der Transistor 250 stellt einen peripheren Transistor dar, für welchen das Gate kontaktiert werden wird. Es ist zu verstehen, dass jedweder praktische Vorrichtung eine große Anzahl von Transistoren einschließen wird. Manche werden nur ein kontaktiertes Element aufweisen, während andere mehr als ein kontaktiertes Element aufweisen werden, und noch andere keine kontaktierten Elemente aufweisen werden. Die Transistoren 240 und 250 sind bereitgestellt, um sämtliche dieser Möglichkeiten darzustellen.
  • Aufgrund der Ähnlichkeiten der in den 7-12 gezeigten Ausführungsform mit jener, die oben stehend unter Bezugnahme auf die 2-6 diskutiert ist, werden diese letzteren Figuren nur kurz diskutiert werden. Es ist jedoch zu verstehen, dass die gesamte Diskussion und die Alternativen, die oben stehend unter Bezugnahme auf die 2-6 dargestellt sind, auf die Ausführungsformen der 7-12 und umgekehrt zutreffen.
  • 7 zeigt die Transistoren 230, 240 und 250, die wie oben stehend diskutiert gebildet worden sind. Zum Zweck dieser Diskussion wird angenommen, dass die Trenchkondensatoren 235 bereits gebildet worden sind und mit den Zugriffstransistoren 250 geeignet gekoppelt sind. Mit anderen Worten ist jeder Zugriffstransistor 250 neben einem jeweiligen Trenchkondensator. In einem Ein-Gigabit-DRAM werden über eine Milliarde Trenchkondensatoren gebildet werden. Wie oben stehend diskutiert, schließt jeder Zugriffstransistor 230, wie auch jeder periphere Transistor 240/250, ein Gate 206/208 ein, das durch eine Kappenschicht 210 gekapselt ist.
  • Unter Bezugnahme nun auf 8 wird eine planarisierende Schicht 218, vorzugsweise eine antireflektierende Beschichtungsschicht, über der Vorrichtung (einschließlich der Transistoren 230, 240 und 250) gebildet. Eine Resistschicht 220 wird dann über der ARC-Schicht 218 gebildet und strukturiert, um einen Abschnitt einer Nitridkappenschicht 210 des Transistors 250 freizulegen. Ein Belassen der RRC-Schicht 218 unterhalb des Kappennitrids erlaubt eine große kritische Dimension, wenn die Nitridkappe 210 freigelegt wird. Dies kann entweder eine DUV- oder eine I-Leitungsverarbeitung in Abhängigkeit von den Enddimensionen erlauben.
  • Unter Bezugnahme auf 9 werden die freigelegten Abschnitte der Nitridkappenschicht 210 von dem Transistor 250 entfernt. Aufgrund der Resistschicht 220 werden die Feldtran sistoren 230 und die anderen peripheren Transistoren 240 durch dieses Ätzen nicht beeinträchtigt. 7 zeigt auch, dass das Resist 220 und die ARC-Schicht 218 entfernt worden sind und dass eine Nitridzwischenlage 222 abgeschieden worden ist (z.B. durch LPCVD).
  • Wie in 10 gezeigt, wird eine BPSG- (oder andere dielektrische) Schicht 224 abgeschieden, beispielsweise durch chemische Gasphasenabscheidung. Diese Schicht 224 wird dann feucht unter Verwendung einer Dampfumgebung abgekühlt, um eine gute Lückenfüllung mit einem niedrigen thermischen Budget, typischerweise ungefähr 800°C, zu ermöglichen. Die dielektrische Schicht 224 kann dann unter Verwendung einer chemischmechanischen Polierung planarisiert werden.
  • Unter Bezugnahme nun auf 11 wird eine Oxidschicht 226 abgeschieden, beispielsweise durch die Zersetzung von TEOS. Eine optionale Schicht 227 aus Polysilizium, vorzugsweise undotiert, kann dann abgeschieden werden, z.B. durch eine chemische Niederdruck-Gasphasenabscheidung. Die Polysiliziumschicht 227 kann, obwohl nicht zwingend, als eine harte Maske verwendet werden, wenn die Kontaktdurchgänge geätzt werden, wie in der 12 gezeigt, um die Ätzverarbeitungsfähigkeit zu verbessern. Eine Resistschicht (nicht gezeigt) kann verwendet werden, um sämtliche der Kontaktdurchgänge mit einem einzigen Lithographieschritt zu strukturieren.
  • Die Kontaktdurchgänge 229 werden bereitgestellt, um jedes der Elemente (Gates und Substrat) freizulegen, die mit dem ersten Niveau eines Metalls (nicht gezeigt) zu koppeln sind. Wie in der 12 gezeigt, ist der Bitleitungskontakt (zwischen den Gates der Transistoren 230a und 230b) selbstausgerichtet auf die Nitridschicht 210, die die Zugriffstransistor-Gates 206/208 kapselt. Diese Nitridschicht war während der hier gezeigten Verarbeitung ungestört.
  • Obwohl die vorliegende Erfindung und ihre Vorteile im Detail beschrieben worden sind, ist zu verstehen, dass verschiedene Änderungen, Substitutionen und Umbauten hierin ausgeführt werden können, ohne von dem Grundgedanken und Umfang der Erfindung abzuweichen, wie sie in den angehängten Ansprüchen definiert ist. Außerdem ist es nicht beabsichtigt, dass der Umfang der vorliegenden Erfindung auf die bestimmten Ausführungsformen des Prozesses, des Geräts, der Herstellung, der Verfahren und Schritte, die in der Spezifikation beschrieben sind, beschränkt ist. Wie ein Durchschnittsfachmann aus der Offenbarung der vorliegenden Erfindung leicht erkennen wird, können Prozesse, Geräte, eine Herstellung, Materialien, Verfahren oder Schritte, die gegenwärtig vorhanden sind oder später zu entwickeln sind, die im Wesentlichen die gleiche Funktion durchführen oder im Wesentlichen das gleiche Ergebnis wie die entsprechenden hierin beschriebenen Ausführungsformen erreichen, gemäß der vorliegenden Erfindung benutzt werden. Dementsprechend ist beabsichtigt, dass die angehängten Ansprüche innerhalb ihres Umfangs derartige Prozesse, Geräte, Herstellung, Materialien, Einrichtungen, Verfahren oder Schritte einschließen.

Claims (39)

  1. Verfahren zum Bilden einer Halbleitervorrichtung, wobei das Verfahren umfasst: Bilden eines Transistors, der ein Gate, das über einem Halbleiterbereich liegt, und eine isolierende Schicht, die über dem Gate liegt, einschließt; Bilden einer planarisierenden Schicht über dem Halbleiterbereich neben dem Gate, wobei die planarisierende Schicht auf eine Dicke im Wesentlichen gleich einer Dicke des Gates gebildet wird; Bilden einer Resistschicht über dem Transistor, wobei die Resistschicht zumindest einen Abschnitt der isolierenden Schicht, die über dem Gate liegt, freilegt; im Wesentlichen Entfernen des freigelegten Abschnitts der isolierenden Schicht; Entfernen der Resistschicht; Bilden einer dielektrischen Schicht über dem Transistor; und Bilden eines Durchgangs durch die dielektrische Schicht, wobei der Durchgang einen Abschnitt des Gates unterhalb des freigelegten Abschnitts der isolierenden Schicht freilegt.
  2. Verfahren nach Anspruch 1, wobei die planarisierende Schicht ein antireflektierendes Beschichtungsmaterial umfasst.
  3. Verfahren nach Anspruch 2, wobei das antireflektierende Beschichtungsmaterial ein organisches Polymer umfasst.
  4. Verfahren nach Anspruch 1, wobei die isolierende Schicht eine Nitridkappenschicht umfasst.
  5. Verfahren nach Anspruch 4, wobei das Gate eine Polysiliziumschicht umfasst, die unter einer Wolframsilizidschicht liegt.
  6. Verfahren nach Anspruch 1, wobei die dielektrische Schicht eine Oxidschicht umfasst.
  7. Verfahren nach Anspruch 1, wobei die dielektrische Schicht eine dotierte Glasschicht umfasst.
  8. Verfahren nach Anspruch 7, wobei die dielektrische Schicht eine Borphosphorsilicat-Glas-(BPSG-)Schicht umfasst.
  9. Verfahren nach Anspruch 1, und weiter umfassend ein Bilden eines zweiten Transistors, wobei ein Bilden einer Resistschicht ein Bilden einer Resistschicht umfasst, die über dem zweiten Transistor liegt, und weiter ein Bilden eines zweiten Durchgangs durch die dielektrische Schicht gleichzeitig mit einem Bilden eines Durchgangs umfasst, wobei der zweite Durchgang einen Abschnitt des zweiten Transistors freilegt.
  10. Verfahren nach Anspruch 1, und weiter umfassend ein Entfernen der planarisierenden Schicht vor einem Bilden der dielektrischen Schicht.
  11. Verfahren nach Anspruch 1, wobei ein Bilden einer dielektrischen Schicht ein Bilden einer dotierten Glasschicht und ein Bilden einer Oxidschicht, die über der dotierten Glasschicht liegt, umfasst.
  12. Verfahren nach Anspruch 11, wobei ein Bilden einer Oxidschicht ein Bilden einer Oxidschicht durch ein Zersetzen von Tetraoxyethylsilan (TEOS) umfasst.
  13. Verfahren nach Anspruch 1, und weiter umfassend ein Bilden einer Schicht aus undotiertem Polysilizium über der dielektrischen Schicht.
  14. Verfahren nach Anspruch 1, wobei ein Bilden einer planarisierenden Schicht ein Bilden einer Materialschicht und ein Planarisieren der Materialschicht unter Verwendung einer chemisch-mechanischen Polierung umfasst.
  15. Verfahren nach Anspruch 1, und weiter umfassend ein Bilden einer dünnen Nitridzwischenlage über dem Transistor vor einem Bilden der dielektrischen Schicht.
  16. Verfahren zum Bilden einer Halbleitervorrichtung, wobei das Verfahren umfasst: Bilden einer Gate-Stapelschicht über einem Halbleiterbereich; Strukturieren der Gate-Stapelschicht, um eine Vielzahl von Gates zu bilden; Kapseln jedes der Gates mit einer Nitridkappenschicht; Bilden einer antireflektierenden Beschichtungsschicht über dem Halbleiterbereich zwischen der Vielzahl von Gates; Bilden einer Resistschicht über der Halbleitervorrichtung; Strukturieren der Resistschicht, um zumindest einen Abschnitt der Nitridkappenschichten über manchen, aber nicht sämtlichen der Gates freizulegen; Entfernen der freigelegten Abschnitte der Nitridkappenschichten; Entfernen der Resistschicht; Entfernen der antireflektierenden Beschichtung; Bilden einer Nitridschicht über der Halbleitervorrichtung; Bilden einer dielektrischen Schicht über der Halbleitervorrichtung; und Ätzen einer Vielzahl von Kontaktdurchgängen in die dielektrische Schicht, wobei eine erste Gruppe von Kontaktdurchgängen Abschnitte der Gates freilegt und eine zweite Gruppe von Kontaktdurchgängen Abschnitte des Halbleiterbereichs freilegt.
  17. Verfahren nach Anspruch 16, wobei ein Bilden eines Gate-Stapels umfasst: Bilden einer dielektrischen Gate-Schicht; Bilden einer Polysiliziumschicht über der dielektrischen Gate-Schicht; und Bilden einer Silizidschicht über der Polysiliziumschicht.
  18. Verfahren nach Anspruch 17, wobei die dielektrische Gate-Schicht eine Oxidschicht umfasst, und wobei die Silizidschicht eine Wolframsilizidschicht umfasst.
  19. Verfahren nach Anspruch 16, wobei ein Bilden einer antireflektierenden Beschichtungsschicht ein Abscheiden einer antireflektierenden Beschichtungsschicht und ein chemischmechanisches Polieren der antireflektierenden Beschichtungsschicht im Wesentlichen auf die Nitridkappenschicht herab umfasst.
  20. Verfahren nach Anspruch 16, wobei ein Bilden einer dielektrischen Schicht ein Bilden einer dotierten Glasschicht und ein Bilden einer Oxidschicht, die über der dotierten Glasschicht liegt, umfasst.
  21. Verfahren nach Anspruch 20, wobei ein Bilden einer dotierten Glasschicht ein Bilden einer BPSG-Schicht umfasst und wobei ein Bilden einer Oxidschicht ein Bilden einer Oxidschicht durch die Zersetzung von Tetraoxyethylsilan (TEOS) umfasst.
  22. Verfahren nach Anspruch 16, und weiter umfassend ein Bilden einer Schicht aus undotiertem Polysilizium über der dielektrischen Schicht.
  23. Verfahren nach Anspruch 22, wobei das undotierte Polysilizium als eine Maske für die Kontaktdurchgänge strukturiert wird.
  24. Verfahren nach Anspruch 16, und weiter umfassend ein Füllen von jedem der Kontaktdurchgänge mit einem Wolframstopfen.
  25. Verfahren zum Bilden einer dynamischen Schreib/Lesespeichervorrichtung, wobei das Verfahren umfasst: Bilden einer Vielzahl von Trenchkondensatoren in einem Halbleiterbereich; Bilden einer Vielzahl von Zugriffstransistoren, wobei jeder Zugriffstransistor neben einem jeweiligen der Trenchkondensatoren liegt, wobei jeder Zugriffstransistor ein Gate, das durch eine Kappenschicht gekapselt ist, einschließt; Bilden einer Vielzahl von peripheren Transistoren, wobei jeder periphere Transistor ein Gate einschließt, das durch eine Kappenschicht gekapselt ist; Bilden einer planarisierenden Schicht über dem Halbleiterbereich zwischen den Gates der Zugriffstransistoren und der peripheren Transistoren; Bilden einer Resistschicht über der Speichervorrichtung; Strukturieren der Resistschicht, um zumindest einen Abschnitt der Kappenschichten über manchen der Gates der peripheren Transistoren freizulegen; Entfernen der freigelegten Abschnitte der Kappenschichten; Entfernen der Resistschicht; Bilden einer dielektrischen Schicht über der Speichervorrichtung; und Ätzen einer Vielzahl von Kontaktdurchgängen in die dielektrische Schicht, wobei eine erste Gruppe von Kontaktdurchgängen Abschnitte der Gates mancher der peripheren Transistoren freilegt und eine zweite Gruppe von Kontaktdurchgängen Abschnitte des Halbleiterbereichs freilegt.
  26. Verfahren nach Anspruch 25, wobei ein Bilden einer Vielzahl von Trenchkondensatoren ein Bilden von zumindest einer Milliarde Trenchkondensatoren umfasst.
  27. Verfahren nach Anspruch 25, wobei jedes Gate eine Polysiliziumschicht und eine Silizidschicht umfasst.
  28. Verfahren nach Anspruch 25, wobei ein Bilden einer planarisierenden Schicht ein Bilden einer antireflektierenden Beschichtungsschicht umfasst.
  29. Verfahren nach Anspruch 28, wobei ein Bilden einer antireflektierenden Beschichtungsschicht ein Abscheiden einer antireflektierenden Beschichtungsschicht und ein chemischmechanisches Polieren der antireflektierenden Beschichtungsschicht im Wesentlichen auf die Nitridkappenschicht herab umfasst.
  30. Verfahren nach Anspruch 25, wobei ein Bilden einer dielektrischen Schicht ein Bilden einer dotierten Glasschicht und ein Bilden einer Oxidschicht, die über der dotierten Glasschicht liegt, umfasst.
  31. Verfahren nach Anspruch 25, und weiter umfassend ein Bilden einer Schicht aus undotiertem Polysilizium über der dielektrischen Schicht.
  32. Verfahren zum Bilden einer Halbleitervorrichtung, wobei das Verfahren umfasst: Bilden eines ersten Transistors, der eine Source und ein Drain, das von der Source durch einen Kanal getrennt ist, einschließt, wobei der erste Transistor weiter ein Gate einschließt, das über dem Kanal liegt und davon isoliert ist, wobei der erste Transistor weiter eine Nitridschicht umfasst, die über dem Gate liegt; Bilden eines zweiten Transistors, der eine Source und ein Drain, das von der Source durch einen Kanal getrennt ist, einschließt, wobei der zweite Transistor weiter ein Gate einschließt, das über dem Kanal liegt und davon isoliert ist, wobei der zweite Transistor weiter eine Oxidschicht umfasst, die über zumindest einem Abschnitt des Gates liegt; Bilden einer dielektrischen Schicht über den ersten und zweiten Transistoren; Ätzen einer Vielzahl von Kontaktdurchgängen, wobei ein erster der Kontaktdurchgänge durch die dielektrische Schicht verläuft, um zumindest entweder die Source oder das Drain des ersten Transistors freizulegen, wobei ein zweiter der Kontaktdurchgänge durch die Oxidschicht, die über zumindest einem Abschnitt des Gates des zweiten Transistors liegt, verläuft; und Füllen der Kontaktdurchgänge mit einem leitfähigen Material.
  33. Verfahren nach Anspruch 32, wobei der erste Transistor einen Zugriffstransistor einer DRAM-Zelle umfasst.
  34. Verfahren nach Anspruch 32, wobei der zweite Transistor eine Nitridschicht einschließt, die über einem zweiten Abschnitt des Gates liegt, wobei die Nitridschicht nahe bei, aber nicht oberhalb oder unterhalb der Oxidschicht liegt.
  35. Halbleitervorrichtung, umfassend: einen Halbleiterbereich; einen ersten Transistor, der in dem Halbleiterbereich angeordnet ist, wobei der erste Transistor einschließt: einen Source-Bereich; einen Drain-Bereich, der von dem Source-Bereich durch einen Kanalbereich getrennt ist; einen Gate-Bereich, der über dem Kanalbereich liegt und davon isoliert ist; und eine Nitridschicht, die über dem gesamten Gate-Bereich liegt und an diesen angrenzt; und einen zweiten Transistor, der in dem Halbleiterbereich angeordnet ist, wobei der zweiten Transistor einschließt: einen Source-Bereich; einen Drain-Bereich, der von dem Source-Bereich durch einen Kanalbereich getrennt ist; einen Gate-Bereich, der über dem Kanalbereich liegt und davon isoliert ist; einen leitfähigen Kontakt, der an einen ersten Abschnitt des Gate-Bereichs angrenzt; und eine Oxidschicht, die an den leitfähigen Kontakt und einen zweiten Abschnitt des Gate-Bereichs angrenzt.
  36. Vorrichtung nach Anspruch 35, wobei die Nitridschicht den Gate-Bereich des ersten Transistors kapselt.
  37. Vorrichtung nach Anspruch 35, und weiter umfassend eine zweite Nitridschicht, die an einen dritten Abschnitt des Gate-Bereichs des zweiten Transistors angrenzt.
  38. Vorrichtung nach Anspruch 35, und weiter umfassend einen Kondensator, der elektrisch mit dem ersten Transistor gekoppelt ist.
  39. Vorrichtung nach Anspruch 38, wobei der Kondensator eine Platte einschließt, die innerhalb eines Grabens angeordnet sind, wobei der Graben innerhalb des Halbleiterbereichs gebildet ist.
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