JP2002118231A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2002118231A JP2002118231A JP2000307381A JP2000307381A JP2002118231A JP 2002118231 A JP2002118231 A JP 2002118231A JP 2000307381 A JP2000307381 A JP 2000307381A JP 2000307381 A JP2000307381 A JP 2000307381A JP 2002118231 A JP2002118231 A JP 2002118231A
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- Japan
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- power supply
- wiring
- internal circuit
- supply voltage
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Abstract
(57)【要約】
【課題】 電源電圧のサージに対する内部回路の保護機
能を向上させた半導体集積回路を提供する。 【解決手段】 電源電圧ＶDDを内部回路に供給するため
の配線５−１と、電源電圧ＶSSを内部回路に供給するた
めの配線５−２とを近接させて平行にした上で、配線５
−１、５−２をそれぞれボンディングパッドＰ−１、Ｐ
−２に接続される部分からチップの外周に沿って略１周
引き回した後に内部回路に接続する。
能を向上させた半導体集積回路を提供する。 【解決手段】 電源電圧ＶDDを内部回路に供給するため
の配線５−１と、電源電圧ＶSSを内部回路に供給するた
めの配線５−２とを近接させて平行にした上で、配線５
−１、５−２をそれぞれボンディングパッドＰ−１、Ｐ
−２に接続される部分からチップの外周に沿って略１周
引き回した後に内部回路に接続する。
Description
【０００１】
【発明の属する技術分野】本発明は１つの基板上または
基板内に半導体で構成された複数の回路素子を形成する
とともに、これらを接続して成る半導体集積回路に関す
るものである。
基板内に半導体で構成された複数の回路素子を形成する
とともに、これらを接続して成る半導体集積回路に関す
るものである。
【０００２】
【従来の技術】半導体集積回路においては、配線の長さ
に応じて配線による抵抗やインダクタンス、及び、配線
に寄生する容量が付与されてしまう。これらの配線抵
抗、配線インダクタンス、及び、配線容量は配線長が長
くなるほど増加し、また、配線容量は配線同士の間隔が
狭くなったり、配線とチップの基板との距離が近いほど
大きくなる。これらの素子の値が大きくなると、信号の
遅延が大きくなり、高速な動作ができなくなるので、従
来の半導体集積回路では、各配線ができるだけ短く、ま
た、配線間ができるだけ広くなるように配線をレイアウ
トしていた。
に応じて配線による抵抗やインダクタンス、及び、配線
に寄生する容量が付与されてしまう。これらの配線抵
抗、配線インダクタンス、及び、配線容量は配線長が長
くなるほど増加し、また、配線容量は配線同士の間隔が
狭くなったり、配線とチップの基板との距離が近いほど
大きくなる。これらの素子の値が大きくなると、信号の
遅延が大きくなり、高速な動作ができなくなるので、従
来の半導体集積回路では、各配線ができるだけ短く、ま
た、配線間ができるだけ広くなるように配線をレイアウ
トしていた。
【０００３】
【発明が解決しようとする課題】ここで、電源電圧を内
部回路に供給する配線に関して考えてみる。図７に等価
回路図を示すように、電源電圧ＶDD、ＶSSをそれぞれ内
部回路２０に供給するための配線３−１、３−２には、
配線抵抗Ｒ及び配線インダクタンスＬが形成されてしま
うとともに、配線３−１と配線３−２との間、配線３−
１、３−２とチップの基板との間には、それぞれ配線容
量Ｃ１、Ｃ２が寄生してしまう。そして、従来の半導体
集積回路では、これらの素子の値ができるだけ小さくな
るように配線のレイアウトを行っているので、これらの
素子の値が比較的小さくなっていた。そのため、電源電
圧ＶDDの外部端子Ｐ−１あるいは電源電圧ＶSSの外部端
子Ｐ−２に印加されたサージが殆ど吸収あるいは減衰さ
れることなく内部回路２０に直に印加されることによっ
て、内部回路２０のソース−ゲート間などが破壊される
ことも多かった。そして、この問題の対策として、電源
電圧ＶDDの端子Ｐ−１と電源電圧ＶSSの端子Ｐ−２との
間に設ける様々な保護素子が提案されているが、まだ充
分なものはない。
部回路に供給する配線に関して考えてみる。図７に等価
回路図を示すように、電源電圧ＶDD、ＶSSをそれぞれ内
部回路２０に供給するための配線３−１、３−２には、
配線抵抗Ｒ及び配線インダクタンスＬが形成されてしま
うとともに、配線３−１と配線３−２との間、配線３−
１、３−２とチップの基板との間には、それぞれ配線容
量Ｃ１、Ｃ２が寄生してしまう。そして、従来の半導体
集積回路では、これらの素子の値ができるだけ小さくな
るように配線のレイアウトを行っているので、これらの
素子の値が比較的小さくなっていた。そのため、電源電
圧ＶDDの外部端子Ｐ−１あるいは電源電圧ＶSSの外部端
子Ｐ−２に印加されたサージが殆ど吸収あるいは減衰さ
れることなく内部回路２０に直に印加されることによっ
て、内部回路２０のソース−ゲート間などが破壊される
ことも多かった。そして、この問題の対策として、電源
電圧ＶDDの端子Ｐ−１と電源電圧ＶSSの端子Ｐ−２との
間に設ける様々な保護素子が提案されているが、まだ充
分なものはない。
【０００４】そこで、本発明は、電源電圧のサージに対
する内部回路の保護機能を向上させた半導体集積回路を
提供することを目的とする。
する内部回路の保護機能を向上させた半導体集積回路を
提供することを目的とする。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体集積回路では、第１の電源電圧を内
部回路に供給するための第１の配線と、第２の電源電圧
を前記内部回路に供給するための第２の配線とをチップ
内で引き回した後に内部回路に接続している。
め、本発明の半導体集積回路では、第１の電源電圧を内
部回路に供給するための第１の配線と、第２の電源電圧
を前記内部回路に供給するための第２の配線とをチップ
内で引き回した後に内部回路に接続している。
【０００６】この構成により、第１の配線及び第２の配
線に形成される抵抗やインダクタンス、並びに、第１の
配線と第２の配線との間やこれらの配線とチップの基板
との間に寄生する容量の値が大きくなるので、これらの
素子によって電源電圧のサージが吸収あるいは減衰され
る度合いが高まる。
線に形成される抵抗やインダクタンス、並びに、第１の
配線と第２の配線との間やこれらの配線とチップの基板
との間に寄生する容量の値が大きくなるので、これらの
素子によって電源電圧のサージが吸収あるいは減衰され
る度合いが高まる。
【０００７】
【発明の実施の形態】以下に、本発明の実施形態を図面
を参照しながら説明する。本発明の一実施形態である半
導体集積回路の構造を図１に示す。図１の（イ）は後述
する保護用の絶縁膜６を透視した状態での上面図であ
り、また、図１の（ロ）は図１の（イ）中のＡ−Ａ’で
の断面図である。
を参照しながら説明する。本発明の一実施形態である半
導体集積回路の構造を図１に示す。図１の（イ）は後述
する保護用の絶縁膜６を透視した状態での上面図であ
り、また、図１の（ロ）は図１の（イ）中のＡ−Ａ’で
の断面図である。
【０００８】半導体基板１の領域２にはトランジスタや
ダイオードや抵抗やキャパシタンス等から成る内部回路
が、領域３には外部からの信号を内部回路に入力した
り、内部回路からの信号を外部に出力したりする入出力
回路（以下、「Ｉ／Ｏ」）がそれぞれ形成されている。
半導体基板１の上面は絶縁膜４で覆われており、絶縁膜
４上には電源電圧ＶDD（例えば５[V]）、ＶSS（例えば
０[V]）をそれぞれ内部回路やＩ／Ｏに供給するための
配線（以下、「電源線」）５−１、５−２を含む各種の
配線が形成されている。尚、分かりやすくするために、
電源線５−１及び５−２以外の配線は省略している。こ
れらの配線の表面は、外部電極（ボンディングパッド）
となる部分を除いて保護用の絶縁膜６で覆われている。
Ｐ１、Ｐ２はそれぞれ電源線５−１、５−２のボンディ
ングパッドである。
ダイオードや抵抗やキャパシタンス等から成る内部回路
が、領域３には外部からの信号を内部回路に入力した
り、内部回路からの信号を外部に出力したりする入出力
回路（以下、「Ｉ／Ｏ」）がそれぞれ形成されている。
半導体基板１の上面は絶縁膜４で覆われており、絶縁膜
４上には電源電圧ＶDD（例えば５[V]）、ＶSS（例えば
０[V]）をそれぞれ内部回路やＩ／Ｏに供給するための
配線（以下、「電源線」）５−１、５−２を含む各種の
配線が形成されている。尚、分かりやすくするために、
電源線５−１及び５−２以外の配線は省略している。こ
れらの配線の表面は、外部電極（ボンディングパッド）
となる部分を除いて保護用の絶縁膜６で覆われている。
Ｐ１、Ｐ２はそれぞれ電源線５−１、５−２のボンディ
ングパッドである。
【０００９】そして、本実施形態では、電源線５−１及
び５−２を近接させて平行にした上で、電源線５−１、
５−２をそれぞれボンディングパッドＰ−１、Ｐ−２の
部分からチップの外周に沿って略１周引き回すように形
成している。電源線５−１、５−２は、それぞれボンデ
ィングパッドＰ−１、Ｐ−２の部分から引き回された終
端付近で絶縁膜４に設けられたコンタクトホールＨ−
１、Ｈ−２を介して内部回路の拡散層や他の配線層等に
接続されている。尚、Ｉ／Ｏは、サージに対する保護回
路が別途設けられるので、配線５−１、５−２とどの部
分で接続されていてもよい。
び５−２を近接させて平行にした上で、電源線５−１、
５−２をそれぞれボンディングパッドＰ−１、Ｐ−２の
部分からチップの外周に沿って略１周引き回すように形
成している。電源線５−１、５−２は、それぞれボンデ
ィングパッドＰ−１、Ｐ−２の部分から引き回された終
端付近で絶縁膜４に設けられたコンタクトホールＨ−
１、Ｈ−２を介して内部回路の拡散層や他の配線層等に
接続されている。尚、Ｉ／Ｏは、サージに対する保護回
路が別途設けられるので、配線５−１、５−２とどの部
分で接続されていてもよい。
【００１０】以上の構成により、電源線５−１及び５−
２が内部回路に接続されるまでの距離を従来の１０倍以
上に稼ぐようにしたので、図７に示す等価回路図におい
て、電源線５−１及び５−２に形成される抵抗Ｒやイン
ダクタンスＬの値、並びに、電源線５−１と５−２との
間や電源線５−１、５−２と半導体基板１との間に寄生
する容量Ｃの値が大幅に大きくなる。これにより、電源
電圧のサージがこれらの素子によって吸収あるいは減衰
される度合いが高まり、内部回路２０や電源電圧の端子
間に設けられた保護素子（不図示）等に電源電圧のサー
ジがそのまま印加されることがなくなるので、内部回路
２０が破壊されにくくなり、電源電圧のサージに対する
内部回路２０の保護機能が向上する。
２が内部回路に接続されるまでの距離を従来の１０倍以
上に稼ぐようにしたので、図７に示す等価回路図におい
て、電源線５−１及び５−２に形成される抵抗Ｒやイン
ダクタンスＬの値、並びに、電源線５−１と５−２との
間や電源線５−１、５−２と半導体基板１との間に寄生
する容量Ｃの値が大幅に大きくなる。これにより、電源
電圧のサージがこれらの素子によって吸収あるいは減衰
される度合いが高まり、内部回路２０や電源電圧の端子
間に設けられた保護素子（不図示）等に電源電圧のサー
ジがそのまま印加されることがなくなるので、内部回路
２０が破壊されにくくなり、電源電圧のサージに対する
内部回路２０の保護機能が向上する。
【００１１】尚、電源線５−１、５−２については、そ
れぞれボンディングパッドＰ−１、Ｐ−２の部分から内
部回路に接続される部分までの長さが少なくともチップ
の一辺以上になるようにするのが良い。また、電源線５
−１及び５−２の引き回し方は上記実施形態に限定され
るものではなく、例えば、図２、図３、図４、図５、ま
たは、図６に示すように引き回されていてもよい。
れぞれボンディングパッドＰ−１、Ｐ−２の部分から内
部回路に接続される部分までの長さが少なくともチップ
の一辺以上になるようにするのが良い。また、電源線５
−１及び５−２の引き回し方は上記実施形態に限定され
るものではなく、例えば、図２、図３、図４、図５、ま
たは、図６に示すように引き回されていてもよい。
【００１２】図３では、電源線５−１、５−２がそれぞ
れボンディングパッドＰ−１、Ｐ−２から引き回された
終端付近以外の部分で内部回路に接続されている。図４
では、電源線５−１と５−２とを別々の配線層にほぼ重
なる位置に形成しており、残りの領域に電源線５−１及
び５−２と同じ配線層を用いて内部回路１１を形成して
いる。図５では、例えば電源線５−１及び５−２を最上
層に形成し、電源線以外の配線を下層に形成して、電源
線５−１及び５−２の下部にも電源線以外の配線層を用
いた内部回路１２を形成している。図４や図５の構成に
よれば、電源線を引き回すことに起因して電源線以外の
配線を形成する領域が縮小され過ぎるという問題を解消
することができる。
れボンディングパッドＰ−１、Ｐ−２から引き回された
終端付近以外の部分で内部回路に接続されている。図４
では、電源線５−１と５−２とを別々の配線層にほぼ重
なる位置に形成しており、残りの領域に電源線５−１及
び５−２と同じ配線層を用いて内部回路１１を形成して
いる。図５では、例えば電源線５−１及び５−２を最上
層に形成し、電源線以外の配線を下層に形成して、電源
線５−１及び５−２の下部にも電源線以外の配線層を用
いた内部回路１２を形成している。図４や図５の構成に
よれば、電源線を引き回すことに起因して電源線以外の
配線を形成する領域が縮小され過ぎるという問題を解消
することができる。
【００１３】図６では、Ｉ／Ｏ用の電源線７−１及び７
−２とは別に形成される内部回路専用の電源線８−１及
び８−２を上述したようにそれぞれボンディングパッド
Ｐ−１、Ｐ−２の部分から引き回している。一般的に、
内部回路の消費電流は少なく、内部回路専用の電源線は
Ｉ／Ｏ用の電源線に比べて細くできることから、内部回
路の保護機能を同じ程度得るための抵抗値やインダクタ
ンス値を形成するのであれば、Ｉ／Ｏ用の太い電源線を
用いて内部回路に電源を供給する場合よりも、電源線に
よる配線層の占有度を低減することができる。一方、電
源線による配線層の占有度を同じ程度にするのであれ
ば、電源電圧が印加される外部電極（ボンディングパッ
ド）から内部回路につながる電源線を長くして抵抗値や
インダクタンス値を増大させることができるので、内部
回路の保護機能をより向上させることができる。
−２とは別に形成される内部回路専用の電源線８−１及
び８−２を上述したようにそれぞれボンディングパッド
Ｐ−１、Ｐ−２の部分から引き回している。一般的に、
内部回路の消費電流は少なく、内部回路専用の電源線は
Ｉ／Ｏ用の電源線に比べて細くできることから、内部回
路の保護機能を同じ程度得るための抵抗値やインダクタ
ンス値を形成するのであれば、Ｉ／Ｏ用の太い電源線を
用いて内部回路に電源を供給する場合よりも、電源線に
よる配線層の占有度を低減することができる。一方、電
源線による配線層の占有度を同じ程度にするのであれ
ば、電源電圧が印加される外部電極（ボンディングパッ
ド）から内部回路につながる電源線を長くして抵抗値や
インダクタンス値を増大させることができるので、内部
回路の保護機能をより向上させることができる。
【００１４】
【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、第１の電源電圧を内部回路に供給する
ための第１の配線、及び、第２の電源電圧を内部回路に
供給するための第２の配線に形成される抵抗やインダク
タンス、並びに、第１の配線と第２の配線との間やこれ
らの配線とチップの基板との間に寄生する容量の値が大
きくなるので、これらの素子によって電源電圧のサージ
が吸収あるいは減衰される度合いが高まり、電源電圧の
サージに対する内部回路の保護機能が向上する。
積回路によれば、第１の電源電圧を内部回路に供給する
ための第１の配線、及び、第２の電源電圧を内部回路に
供給するための第２の配線に形成される抵抗やインダク
タンス、並びに、第１の配線と第２の配線との間やこれ
らの配線とチップの基板との間に寄生する容量の値が大
きくなるので、これらの素子によって電源電圧のサージ
が吸収あるいは減衰される度合いが高まり、電源電圧の
サージに対する内部回路の保護機能が向上する。
【図１】 本発明の一実施形態である半導体集積回路の
構造を示す図である。
構造を示す図である。
【図２】 内部回路に電源電圧を供給するための配線の
他の引き回し方の例を示す図である。
他の引き回し方の例を示す図である。
【図３】 内部回路に電源電圧を供給するための配線の
さらに他の引き回し方の例を示す図である。
さらに他の引き回し方の例を示す図である。
【図４】 内部回路に電源電圧を供給するための配線の
さらに他の引き回し方の例を示す図である。
さらに他の引き回し方の例を示す図である。
【図５】 内部回路に電源電圧を供給するための配線の
さらに他の引き回し方の例を示す図である。
さらに他の引き回し方の例を示す図である。
【図６】 内部回路に電源電圧を供給するための配線の
さらに他の引き回し方の例を示す図である。
さらに他の引き回し方の例を示す図である。
【図７】 内部回路に電源電圧を供給するための配線に
係わる部分の等価回路図である。
係わる部分の等価回路図である。
１ 半導体基板 ２ 内部回路領域 ３ Ｉ／Ｏ領域 ４ 絶縁膜 ５−１、５−２ 電源電圧を内部回路に供給するため
の配線 ６ 保護用の絶縁膜 ７−１、７−２ Ｉ／Ｏ用の電源線 ８−１、８−２ 内部回路専用の電源線 Ｐ−１、Ｐ−２ ボンディングパッド Ｈ−１、Ｈ−２ コンタクトホール
の配線 ６ 保護用の絶縁膜 ７−１、７−２ Ｉ／Ｏ用の電源線 ８−１、８−２ 内部回路専用の電源線 Ｐ−１、Ｐ−２ ボンディングパッド Ｈ−１、Ｈ−２ コンタクトホール
Claims (1)
- 【請求項１】 第１の電源電圧を内部回路に供給するた
めの第１の配線と、第２の電源電圧を前記内部回路に供
給するための第２の配線とをチップ内で引き回した後に
内部回路に接続したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000307381A JP2002118231A (ja) | 2000-10-06 | 2000-10-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000307381A JP2002118231A (ja) | 2000-10-06 | 2000-10-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002118231A true JP2002118231A (ja) | 2002-04-19 |
Family
ID=18787907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000307381A Pending JP2002118231A (ja) | 2000-10-06 | 2000-10-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002118231A (ja) |
-
2000
- 2000-10-06 JP JP2000307381A patent/JP2002118231A/ja active Pending
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