JP2023046512A

JP2023046512A - 半導体装置

Info

Publication number: JP2023046512A
Application number: JP2021155138A
Authority: JP
Inventors: 佳佑江口; Keisuke Eguchi; 貴将宮▲崎▼; Takamasa Miyazaki
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2021-09-24
Filing date: 2021-09-24
Publication date: 2023-04-05
Also published as: CN115865063A; US11923673B2; US20230100056A1; DE102022119567A1

Abstract

【課題】スイッチング素子の過電流検出精度を向上させることができる半導体装置を得る。
【解決手段】スイッチング素子１は、メイン部２と、メイン部２の電流値を検出するためのカレントセンス部３とを有する。制御ＩＣ４はスイッチング素子１を駆動するゲート駆動部５を有する。センス抵抗７はメイン部２のエミッタとカレントセンス部３のエミッタとの間に接続され、制御ＩＣ４の内部に形成されている。比較器８はセンス抵抗７に印加されたセンス電圧Ｖｓと参照電圧Ｖｒｅｆを比較する。遮断回路９はセンス電圧Ｖｓが参照電圧Ｖｒｅｆを超えるとスイッチング素子１の通電を遮断させる。スイッチング素子１の通電を遮断する時のセンス電圧Ｖｓは１Ｖ以上である。
【選択図】図１

Description

本開示は、半導体装置に関する。

小型化のためにスイッチング素子の過電流検出回路を制御ＩＣに内蔵した半導体装置が提案されている（例えば、特許文献１参照）。

特開２０１６－９２９０７号公報

過電流検出回路は、スイッチング素子のカレントセンス部に流れる電流を電圧に変換するセンス抵抗を有する。この制御ＩＣに内蔵されたセンス抵抗の製造ばらつきが大きくなることで、過電流検出値のばらつきも大きくなる。この結果、スイッチング素子の過電流検出精度が悪化するという問題があった。

本開示は、上述のような課題を解決するためになされたもので、その目的はスイッチング素子の過電流検出精度を向上させることができる半導体装置を得るものである。

本開示に係る半導体装置は、メイン部と、前記メイン部の電流値を検出するためのカレントセンス部とを有するスイッチング素子と、前記スイッチング素子を駆動するゲート駆動部を有する制御ＩＣと、前記メイン部のエミッタと前記カレントセンス部のエミッタとの間に接続され、前記制御ＩＣの内部に形成されたセンス抵抗と、前記センス抵抗に印加されたセンス電圧と参照電圧を比較する比較器と、前記センス電圧が前記参照電圧を超えると前記スイッチング素子の通電を遮断させる遮断回路とを備え、前記スイッチング素子の通電を遮断する時の前記センス電圧が１Ｖ以上であることを特徴とする。

本開示では、スイッチング素子の通電を遮断する時のセンス電圧が１Ｖ以上である。これにより、センス抵抗の製造ばらつきによるセンス電圧のばらつきを抑えることができる。従って、スイッチング素子１の過電流検出精度を向上させることができる。

実施の形態１に係る半導体装置を示す図である。センス抵抗の抵抗値とセンス電圧の関係を示す図である。センス抵抗の抵抗値とセンス電流の関係を示す図である。実施の形態２に係るスイッチング素子を示す上面図である。実施の形態２に係る半導体装置を示す図である。実施の形態３に係る半導体装置を示す図である。実施の形態３に係る半導体装置の変形例を示す図である。実施の形態４に係る半導体装置を示す図である。

実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、実施の形態１に係る半導体装置を示す図である。スイッチング素子１はＩＧＢＴであり、メイン部２と、メイン部２の電流値を検出するためのカレントセンス部３とを有する。カレントセンス部３は、スイッチング素子１の内部に形成されている。制御ＩＣ４はスイッチング素子１を駆動するゲート駆動部５を有する。還流ダイオード６がスイッチング素子１に並列接続されている。

カレントセンス部３は、電流が流れるセルの面積である有効面積がメイン部２の有効面積の３０００分の１以下と非常に小さい。そのため、メイン部２にメイン電流Ｉｍが流れると、有効面積比に応じたセンス電流Ｉｓがカレントセンス部３にも流れる。

センス抵抗７がメイン部２のエミッタとカレントセンス部３のエミッタとの間に接続され、制御ＩＣ４の内部に形成されている。センス抵抗７は、カレントセンス部３に流れるセンス電流Ｉｓをセンス電圧Ｖｓに変換する。比較器８が、センス抵抗７に印加されたセンス電圧Ｖｓと所定の参照電圧Ｖｒｅｆを比較する。センス電圧Ｖｓが参照電圧Ｖｒｅｆ以上であると比較器８は遮断信号を出力する。遮断回路９はＭＯＳＦＥＴであり、比較器８から遮断信号を入力するとスイッチング素子１のゲートをＧＮＤに接続して、スイッチング素子１の通電を強制的に遮断する。

図２は、センス抵抗の抵抗値とセンス電圧の関係を示す図である。図３は、センス抵抗の抵抗値とセンス電流の関係を示す図である。ゲート電圧を１５Ｖ、コレクタ電流を４５０Ａに固定し、センス抵抗７の抵抗値を変化させた。なお、コレクタ電流４５０Ａは定格電流の３倍であり、スイッチング素子１の通電を遮断するべき過電流時に相当する。センス抵抗７の抵抗値を大きくするとセンス電圧Ｖｓは上昇するが、カレントセンス部３に流れるセンス電流Ｉｓは次第に小さくなる。

図２に示すように、センス電圧Ｖｓが１Ｖ以上であると、センス抵抗７の抵抗値の変化に対するセンス電圧Ｖｓの変化が小さくなる。この１Ｖという臨界値は、カレントセンス部３の電流密度（単位面積当たりの定格電流値）によって決まるが、半導体装置の設計値によって大きく変わることはない。例えば１０％程度チップ面積を小さくした場合に変わるような数値ではない。

ここで、耐圧が高い製品ほど半導体素子の厚みは厚いため電流密度は低く設計されている。カレントセンス部３の電流密度は、６００Ｖ耐圧用素子（ＡＣ２００Ｖ系）の場合は２４０～４２０Ａ／ｃｍ^２、１２００Ｖ耐圧用素子（ＡＣ４００Ｖ系）の場合は１２０～２４０Ａ／ｃｍ^２である。過電流時のセンス電圧Ｖｓが１Ｖ以上になるセンス抵抗７の抵抗値は、６００Ｖ耐圧用素子では１３０Ω以上、１２００Ｖ耐圧用素子では１８０Ω以上である。

センス抵抗７を制御ＩＣ４に内蔵する場合、センス抵抗７の抵抗値の製造ばらつきが大きくなる。そこで、本実施の形態では、スイッチング素子１の通電を遮断する時のセンス電圧Ｖｓが１Ｖ以上になるようにセンス抵抗７を設定している。これにより、センス抵抗７の製造ばらつきによるセンス電圧Ｖｓのばらつきを抑えることができる。従って、スイッチング素子１の過電流検出精度を向上させることができる。

また、スイッチング素子１の通電電流値が大きくなるとスイッチング素子１が破壊される恐れがある。この破壊を防ぐために、センス電圧Ｖｓが参照電圧Ｖｒｅｆを超えるとスイッチング素子１の通電を遮断させる。上記のように遮断時のセンス電圧Ｖｓが１Ｖ以上であるとセンス抵抗７の抵抗値の変化に対するセンス電圧Ｖｓの変化が小さくなるため、参照電圧Ｖｒｅｆを１Ｖ以上の任意の電圧値に設定する。

また、センス抵抗７が有るため、カレントセンス部３のエミッタ電圧がメイン部２のエミッタ電圧よりも高くなる。これにより、カレントセンス部３のゲート電圧が減少し、カレントセンス部３の通電能力が悪くなる。そこで、カレントセンス部３のゲートしきい値電圧をメイン部２のゲートしきい値電圧よりも小さくする。これにより、カレントセンス部３の通電能力が向上するため、センス抵抗７による通電能力の減少分を補うことができる。

一般的にパワー半導体装置のゲートしきい値電圧が０．１Ｖ下がると、装置の通電能力は定格電流の３０％程度上昇する。そこで、カレントセンス部３のゲートしきい値電圧をメイン部２のゲートしきい値電圧よりも０．１Ｖ以上高くする。これにより通電能力を３０％上昇させることで素子を安全に動作できるようになる。

なお、スイッチング素子１は、ＩＧＢＴと還流ダイオードが１チップ化されたＲＣ－ＩＧＢＴでもよく、ＭＯＳＦＥＴなどでもよい。センス抵抗７はポリシリコンで形成してもよい。

実施の形態２．
図４は、実施の形態２に係るスイッチング素子を示す上面図である。スイッチング素子１の半導体基板１０にメイン部２とカレントセンス部３が設けられ、その外周に終端領域１１が設けられている。ゲートパッド１２はメイン部２のゲートに接続されている。ゲートパッド１３はカレントセンス部３のゲートに接続されている。カレントセンスパッド１４はカレントセンス部３のエミッタに接続されている。メイン部２のゲートパッド１２とカレントセンス部３のゲートパッド１３は互いに分離している。これにより、スイッチング素子１のメイン部２のゲートとカレントセンス部３のゲートを別々に駆動することができる。

図５は、実施の形態２に係る半導体装置を示す図である。メイン部２のゲートとカレントセンス部３のゲートが分離されており、第１のゲート駆動部５ａがメイン部２を駆動し、第２のゲート駆動部５ｂがカレントセンス部３を駆動する。このため、メイン部２とカレントセンス部３に別々のゲート電圧を印加することができる。そこで、第１のゲート駆動部５ａと第２のゲート駆動部５ｂを同じタイミングで制御しつつ、第２のゲート駆動部５ｂの出力電圧を第１のゲート駆動部５ａの出力電圧より大きくする。これにより、カレントセンス部３の通電能力が向上するため、センス抵抗７による通電能力の減少分を補うことができる。その他の構成及び効果は実施の形態１と同様である。

実施の形態３．
図６は、実施の形態３に係る半導体装置を示す図である。メイン部２のスイッチング動作により電圧及び電流の立ち上がり又は立ち下がりが生じる。このメイン部２のスイッチング動作によって半導体装置のノイズが発生する。そこで、本実施の形態では、ゲート抵抗１５を制御ＩＣ４とメイン部２のゲートとの間に設けている。ゲート抵抗１５がメイン部２のゲート電圧を降下させることで、メイン部２のスイッチングスピードが遅くなり、半導体装置のノイズを低減することができる。

カレントセンス部３のゲートにゲート抵抗を設けると、カレントセンス部３のゲート電圧はセンス電圧に加えゲート抵抗の電圧降下分の電圧低下が考えられる。従って、カレントセンス部３にはゲート抵抗を設けない。これにより、カレントセンス部３の通電能力は維持しつつ、メイン部２のスイッチングスピードを調整できる。よって、安全に保護動作を行うことができる。その他の構成及び効果は実施の形態１又は２と同様である。

図７は、実施の形態３に係る半導体装置の変形例を示す図である。ゲート抵抗１５はスイッチング素子１に内蔵されている。これにより、半導体装置を小型化することができる。

実施の形態４．
図８は、実施の形態４に係る半導体装置を示す図である。制御ＩＣ４とメイン部２のゲートとの間に、バイポーラトランジスタである増幅器１６が設けられている。増幅器１６がメイン部２のゲート電流を増幅することで、メイン部２のスイッチングスピードを速くすることができる。従って、半導体装置の損失を低減することができる。その他の構成及び効果は実施の形態１と同様である。

なお、スイッチング素子１と還流ダイオード６は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体チップは、耐電圧性及び許容電流密度が高いため、小型化できる。この小型化された半導体チップを用いることで、この半導体チップを組み込んだ半導体装置も小型化・高集積化できる。また、半導体チップの耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体装置を更に小型化できる。また、半導体チップの電力損失が低く高効率であるため、半導体装置を高効率化できる。なお、スイッチング素子１と還流ダイオード６の両方がワイドバンドギャップ半導体によって形成されていることが望ましいが、何れか一方がワイドバンドギャップ半導体よって形成されていてもよく、この実施の形態に記載の効果を得ることができる。

１スイッチング素子、２メイン部、３カレントセンス部、４制御ＩＣ、５ゲート駆動部、５ａ第１のゲート駆動部、５ｂ第２のゲート駆動部、７センス抵抗、８比較器、９遮断回路、１２ゲートパッド、１３ゲートパッド、１５ゲート抵抗、１６増幅器

Claims

メイン部と、前記メイン部の電流値を検出するためのカレントセンス部とを有するスイッチング素子と、
前記スイッチング素子を駆動するゲート駆動部を有する制御ＩＣと、
前記メイン部のエミッタと前記カレントセンス部のエミッタとの間に接続され、前記制御ＩＣの内部に形成されたセンス抵抗と、
前記センス抵抗に印加されたセンス電圧と参照電圧を比較する比較器と、
前記センス電圧が前記参照電圧を超えると前記スイッチング素子の通電を遮断させる遮断回路とを備え、
前記スイッチング素子の通電を遮断する時の前記センス電圧が１Ｖ以上であることを特徴とする半導体装置。
前記カレントセンス部の電流密度は１２０～４２０Ａ／ｃｍ^２であることを特徴とする請求項１に記載の半導体装置。
前記カレントセンス部のゲートしきい値電圧は前記メイン部のゲートしきい値電圧よりも小さいことを特徴とする請求項１又は２に記載の半導体装置。
前記ゲート駆動部は、前記メイン部を駆動する第１のゲート駆動部と、前記カレントセンス部を駆動する第２のゲート駆動部とを有し、
前記第２のゲート駆動部の出力電圧は前記第１のゲート駆動部の出力電圧より大きいことを特徴とする請求項１又は２に記載の半導体装置。
前記メイン部のゲート電圧を降下させるゲート抵抗を更に備えることを特徴とする請求項１又は２に記載の半導体装置。
前記ゲート抵抗は前記スイッチング素子に内蔵されていることを特徴とする請求項５に記載の半導体装置。
前記カレントセンス部にゲート抵抗は設けられてないことを特徴とする請求項５又は６に記載の半導体装置。
前記メイン部のゲート電流を増幅する増幅器を更に備えることを特徴とする請求項１又は２に記載の半導体装置。
前記メイン部のゲートパッドと前記カレントセンス部のゲートパッドは互いに分離していることを特徴とする請求項４～８の何れか１項に記載の半導体装置。
前記スイッチング素子はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１～９の何れか１項に記載の半導体装置。