CN101174619B - 功率半导体装置 - Google Patents

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Abstract

提供一种能够提高集成电路的性能以及集成度、不损失放热性地可实现开关元件与集成电路的一体化的功率半导体装置。本发明的功率半导体装置具有导电板(3)、安装在导电板(3)上并电连接的开关元件(1)、与开关元件(1)隔离地安装在导电板(3)上并电连接的集成电路(4)。开关元件(1)相应输入到控制电极的控制信号使第一、第二主电极间的连接导通、截止。检测集成电路(4)具有控制开关元件(1)的导通和截止的控制电路(72)和检测集成电路(4)的背面的电压的背面电压检测元件(31)。

Description

功率半导体装置
技术领域
本发明涉及功率半导体装置，特别涉及能够提高集成电路的性能以及集成度并且能够不损失放热性就可实现开关元件和集成电路的一体化的功率半导体装置。
背景技术
为了对电动机的动作进行控制，需要改变设置于电动机内的线圈中流过的电流的量或者方向。在这种电感负载(inductive load)中流过的电流的控制中使用开关元件。开关元件响应输入到控制电极中的控制信号，使第一、第二主电极间接通、断开。控制电路对开关元件的控制电极提供电压或者电流，对开关元件的导通、截止进行控制。组合多个这样的开关元件，由此，构成桥接电路(bridge circuit)等。
在开关元件中流过预定值以上的电流的情况或者在第一、第二主电极间施加预定值以上的电压的情况下，由于此时产生的功率损失或者半导体接合部的绝缘破坏等，存在受到致命性破坏的情况。
为了实现开关元件的保护功能，需要对开关元件的状态进行检测的电路和对所检测到的信号进行处理的电路。控制电路一般集中配置在从搭载有多个开关元件的地方隔开固定距离的地方。与此相对，优选保护开关元件的电路配置在开关元件的附近。
近年来，如图28所示，在同一衬底内构成了开关元件部201和保护开关元件的电路元件部202的带有保护功能的开关元件。为了制造该功率半导体装置，需要进行与形成开关元件部201的步骤不同的形成电路元件部202的步骤。但是，开关元件部的形成步骤对于电路元件部202来说是无用的，电路元件部的形成步骤对于开关元件部的201来说是无用的。因此，一般地进行两步骤的共通化，共同化比例越高无用步骤越少。但是，为了谋求共同化，也存在不得不改变最优选的杂质浓度或者扩散深度等的制造条件的情况。因此，共同化率越高在性能方面的牺牲越大。
但是，在开关元件部中进行驱动的电流较少的装置中，因为要求使产品整体小型化，所以，容易抵消在如上所述的无用步骤中所产生的制造成本的增加。另一方面，在开关元件部中进行驱动电流较大的装置中，因为开关元件导通时的功率损失的问题较大，所以，使开关元件的性能优先的倾向较强。
此外，为了减小开关元件的功率损失，增大开关元件的尺寸来减小电阻是有效的。但是，在较大的开关元件中形成较小的电路元件部的情况下，对于开关元件部来说的电路元件部的形成步骤的浪费变大，装置整体的制造成本上升，在开关元件中内置电路元件的优点减少。
因此，如图29所示，应用如下的功率半导体装置：在开关元件203的表面，以层叠芯片(chip on chip)粘接保护开关元件203的集成电路元件204并对二者进行引线接合后的功率半导体装置。这样，以不同芯片构成开关元件203和集成电路元件204，由此，集成电路元件204的形成步骤不会影响开关元件203的形成步骤，以电路元件的性能以及集成度的提高为重点进行最优化。因此，能够提高集成电路的性能以及集成度。
专利文献1特开2004-96318号公报
在图29的功率半导体装置中，需要确保在开关元件203上搭载集成电路元件204的场所。若是进行驱动的电流较小的小容量的开关元件，则芯片上的元件数较少，所以，针对外部电极的引出布线所占的比例较小。因此，确保在开关元件203上搭载集成电路元件204的场所比较容易。
另一方面，在大容量的开关元件的情况下，需要尽可能降低开关元件的第一、第二主电极间的电阻，减少功率损失。因此，通常在开关元件的第二主电极上连接多个引线。因此，在大容量的开关元件的表面部不存在象小容量的开关元件那样的空间。因此，不能够实现开关元件与集成电路的一体化。
此外，在大容量的开关元件的情况下，不仅是元件的背面侧，表面侧的放热性也是重要的。因此，使开关元件203变薄是重要的。但是，若在开关元件203上搭载集成电路元件204，则元件变厚，损害放热性。
发明内容
本发明是为解决所述课题而进行的，其目的在于提供一种能够提高集成电路的性能以及集成度并且不损害放热性而能够实现开关元件与集成电路的一体化。
本发明的半导体装置具有导电板、搭载在导电板上并被电连接的开关元件、与开关元件离开地搭载在导电板上并被电连接的集成电路，开关元件响应输入到控制电极中的控制信号，对第一、第二主电极间的连接进行接通、断开，集成电路具有对开关元件的导通、截止进行控制的控制电路、和对集成电路的背面的电压进行检测的背面电压检测元件。
根据本发明，能够提高集成电路的性能以及集成度，不损害放热性就能够实现开关元件和集成电路的一体化。
附图说明
图1是表示本发明的实施方式1的功率半导体装置的侧面图。
图2是表示本发明的实施方式1的功率半导体装置的平面图。
图3是表示本发明的实施方式1的功率半导体装置的电路图。
图4是表示本发明的实施方式1的背面高耐压集成电路的剖面立体图。
图5是表示本发明的实施方式2的功率半导体装置的侧面图。
图6是表示本发明的实施方式2的功率半导体装置的上面图。
图7是表示本发明的实施方式2的功率半导体装置的电路图。
图8是表示使用多个开关元件所构成的桥接电路的电路图。
图9是表示本发明的实施方式3的背面高耐压集成电路的剖面图。
图10是表示本发明的实施方式3的功率半导体装置的电路图。
图11是表示正常状态的图10的电路各部的时序图。
图12是负载短路后的状态的图10的电路各部的时序图。
图13是表示本发明的实施方式4的功率半导体装置的电路图。
图14是表示正常状态的图13的电路各部的时序图。
图15是负载短路后的状态的图13的电路各部的时序图。
图16是表示本发明的实施方式5的开关元件的剖面图。
图17是表示本发明的实施方式5的功率半导体装置进行保护动作时的开关元件的电流波形的图。
图18是表示本发明的实施方式6的功率半导体装置的电路图。
图19是表示本发明的实施方式7的功率半导体装置的电路图。
图20是表示本发明的实施方式8的功率半导体装置的电路图。
图21是表示本发明的实施方式9的功率半导体装置的电路图。
图22是表示本发明的实施方式10的功率半导体装置的电路图。
图23是表示本发明的实施方式12的功率半导体装置的电路图。
图24是表示本发明的实施方式13的功率半导体装置的电路图。
图25是表示本发明的实施方式14的功率半导体装置的电路图。
图26是表示本发明的实施方式14的电阻分压电路的电阻的剖面图。
图27是表示本发明的实施方式14的电阻分压电路的电阻的上面图。
图28是表示现有的功率半导体装置的剖面图。
图29是表示现有的功率半导体装置的侧面图。
具体实施方式
实施方式1
图1是表示本发明的实施方式1的功率半导体装置的侧面图，图2是其平面图，图3是其电路图。
开关元件1响应输入到控制电极的控制信号对第一、第二主电极间的连接进行接通、断开。作为开关元件1，使用双极晶体管、绝缘栅双极晶体管(IGBT：Insulated Gate Bipolar Transistor)或者功率MOSFET(Metal Oxided Semiconductor Effect Transistor：金属氧化物半导体场效应晶体管)等。第一主电极相当于集电极或者漏极，第二主电极相当于发射极或者源极，控制电极相当于基极或者栅极。此处，使用IGBT作为开关元件1的情况进行说明。
开关元件1隔着焊锡等导电性接合构件2搭载在导电板3上。开关元件1的集电极位于芯片下表面，与导电板3电连接。
背面高耐压集成电路4(集成电路)隔着导电性接合构件2搭载在导电板3上。其中，在导电板3上，在开关元件1的附近配置背面高耐压集成电路4，但是，与开关元件1分开。背面高耐压集成电路4的背面电极(后述)与导电板3电连接。背面高耐压集成电路4的表面形成对开关元件1的导通、截止进行控制的控制电路等电路元件。
开关元件1的发射极位于芯片上表面，利用引线5与引线端子6连接。开关元件1的集电极以及背面高耐压集成电路4的背面电极通过导电板3与引线端子7连接。背面高耐压集成电路4的控制输入端子8a与引线端子9连接。并且，开关元件1的栅极位于芯片上表面，背面高耐压集成电路4的控制输出端子8b位于芯片上表面，两者利用引线5被连接。背面高耐压集成电路4的端子8c～8f分别与开关元件1的集电极、发射极、电源Vcc以及接地点GND连接。此外，利用铸型树脂密封这些开关元件1、导电板3、背面高耐压集成电路4、引线5等。
背面高耐压集成电路4的表面与背面之间的耐压比开关元件1的表面和背面之间的耐压大。由此，即使在背面高耐压集成电路4的表面与背面之间施加比开关元件1的发射极-集电极间的耐压大的电压，设置在背面高耐压集成电路4的表面的电路元件也能够正常动作。因此，背面高耐压集成电路4的电路元件能够一边从芯片背面与导电板3进行信号的交换一边正常进行动作。
并且，即使背面高耐压集成电路4的表面与背面之间的耐压比开关元件1的表面与背面之间的耐压小的情况下，将作为功率半导体装置的动作范围限制在背面高耐压集成电路4的耐压以下来使用，或者省略详细情况，但是，若设置针对高耐压的保护机构等，没有障碍。
图4是表示本发明的实施方式1的背面高耐压集成电路的剖面立体图。在p型半导体层11上设置n型半导体层12。在该n型半导体层12的表面设置p型扩散层13。在p型扩散层13的一部分上设置n型扩散层14。在n型扩散层14的表面隔着栅极绝缘膜设置p型晶体管的栅极15。在p型扩散层13的表面隔着栅极绝缘膜设置n型晶体管的栅极16。在p型晶体管的栅极15的两侧设置p型扩散层17、18，在n型晶体管的栅极16的两侧设置n型扩散层19、20。
在p型半导体层11的下表面设置背面电极21。该背面电极21与导电板3接触。此外，背面电极21相当于图3的端子8c。并且，对背面电极21施加600V左右的电压，但是，背面高耐压集成电路4的表面的电路元件在8V左右下动作。
此处，在通常的集成电路中，为了防止形成在各处的寄生二极管的误动作，使衬底的背面电位为0V，表面电位在以发射极电位为基准的数十伏特左右的范围。若将这样的通常的集成电路搭载在导电板3上，则从集成电路的背面向表面方向流过经由寄生二极管的电流。并且，在使IGBT截止时，过大的电流从集成电路的背面向表面方向流过，不仅在负载中流过的电流控制不能正常进行，而且集成电路被破坏。
与此相对，在本实施方式的背面高耐压集成电路4中，使衬底的背面电位比表面电位高来使用。并且，在该背面高耐压集成电路4中，即使背面电位和表面电位逆转，在背面侧设置p型半导体层11，在表面侧设置n型半导体层12，所以，不会从表面向背面流过电流。因此，能够防止设置在背面高耐压集成电路4的各处的寄生二极管的误动作。
此外，在背面高耐压集成电路4中，衬底的背面的电位与芯片端面的电位大致相同。并且，在背面以及芯片端面与设置在表面上的电路元件之间施加高电压。因此，与开关元件1相同地，为了保护电路元件，在n型半导体层12的表面以包围p型扩散层13的方式设置由p型扩散层构成的保护环22。并且，以包围其外侧的方式设置n型扩散层23。
在本实施方式中，背面高耐压集成电路4与开关元件1形成在不同的芯片上，分别搭载在导电板3上。因此，背面高耐压集成电路4的形成步骤不影响开关元件1的形成步骤，能够以电路元件的性能以及集成度的提高为重点进行最优化。因此，能够提高集成电路的性能以及集成度。
此外，对于搭载开关元件1的导电板3来说，不仅使开关元件1与外部电连接，而且起到对在开关元件1上所产生的热量进行放热的散热器(heat sink)的作用。并且，不象如以往那样在开关元件1上搭载集成电路，而在导电板3上分别搭载开关元件1和背面高耐压集成电路4，由此，能够使元件变薄。因此，能不损失放热性地实现开关元件与集成电路的一体化。
并且，为了有效进行放热，考虑使导电板3的厚度变厚。但是，对导电板3的平面方向的热传导也对放热产生很大影响。因此，为了提高放热性，需要使导电板3的整体的面积比搭载开关元件1的面积充分大。
此外，在导电板3上，背面高耐压集成电路4搭载开关元件1的附近，所以，通过导电板3与开关元件1很强地热结合。因此，具有如下优点：在背面高耐压集成电路4上形成对开关元件1的异常加热状态进行检测并进行保护动作的过热保护电路的情况下，该保护电路容易得到温度的检测精度。
实施方式2
参照附图对本发明的实施方式2的功率半导体装置进行说明。此处，以与实施方式1的不同点为中心进行说明。
图5是表示本发明的实施方式2的功率半导体装置的侧面图，图6是其上面图。续流二极管(free wheel diode)24与开关元件1以及背面高耐压集成电路4隔离，通过焊锡等导电性接合构件2搭载在导电板3上。
图7是表示本发明的实施方式2的功率半导体装置的电路图。续流二极管24的阳极与开关元件1的发射极连接，续流二极管24的阴极与开关元件1的集电极连接。即，续流二极管24与开关元件1并联连接。其他结构与实施方式1相同。
此处，在使用功率MOSFET作为开关元件1的情况下，在漏极与源极之间存在寄生二极管。经由该寄生二极管流过电流，由此，抑制相对源极在漏极上产生负电压。另一方面，在使用IGBT作为开关元件1的情况下，不存在这样的寄生二极管。因此，在本实施方式中，相对各开关元件1，分别设置续流二极管24。
图8是表示使用多个开关元件构成的桥接电路的电路图。桥接电路具有：多个开关元件1a～1d；对于各开关元件1a～1d所设置的背面高耐压集成电路4a～4d以及续流二极管24a～24d；电感负载25；电源26。
在开关元件1a、1d导通、开关元件1b、1c截止的期间，经由电感负载25的电流沿着电流路径27流过。并且，若使开关元件1a、1d截止，蓄积在电感负载25上的能量被放出，所以，相对开关元件1a、1d的发射极在集电极上产生负电压。此时，背面高耐压集成电路4a、4d的背面与表面电位反转，可能从背面高耐压集成电路4a、4d的表面侧向背面侧流过电流。但是，利用与开关元件1a、1d并联设置的续流二极管24a、24d，放出电感负载25的蓄积能量，可抑制所述负电压。
实施方式3
在负载由于负载的短路或者开关元件的控制异常等而短路的情况下，在开关元件中产生过大的功率损失，存在产生异常的热量而元件被破坏的情况。因此，在检测出短路状态的情况下，需要迅速使开关元件截止。因此，在本实施方式3中，在背面高耐压集成电路上设置背面电压检测元件，对开关元件1的集电极电压进行检测。以下对其结构进行说明。
图9是表示本实施方式3的背面高耐压集成电路的剖面图。使用接合分离技术在同一衬底上形成背面电压检测元件31和其他的电路元件。不要求背面电压检测元件31具有开关元件1那样的性能。因此，对于背面高耐压集成电路4的形成步骤来说，即使去掉背面检测元件31性能，也能够以电路元件的性能以及集成度的提高为重点进行最优化。因此，能够提高电路元件的性能以及集成度。
P型半导体层11通过背面电极21与导电板3电连接。在该p型半导体层11上设置n型半导体层12。在n型半导体层12的表面上，设置第一p型扩散层32。在第一p型扩散层32的一部分上设置第一n型扩散层33。在夹持在n型半导体层12和第一n型扩散层33之间的第一p型扩散层32的表面上隔着栅极氧化膜设置栅极34。由该第一p型扩散层32、第一n型扩散层33以及栅极34构成绝缘栅双极晶体管35(也叫做n沟道型的DMOS(Double diffused Metal OxideSemiconductor：金属氧化物半导体)晶体管)。第一p型扩散层32以及第一n型扩散层33与开关元件1的发射极连接。
在n型半导体层12的表面，与绝缘栅双极晶体管35隔离地设置第二p型扩散层36。在第二p型扩散层36的表面设置第二n型扩散层37。此外，齐纳二极管38的阴极与第二p型扩散层36连接，阳极接地。此外，在第二n型扩散层37与接地点之间设置电阻39，二者的连接点与输出端子40连接。该齐纳二极管38以及电阻39形成在与绝缘栅双极晶体管35等相同的衬底上。
由P型半导体层11、n型半导体层12以及第二p型扩散层36构成PNP晶体管41。此外，由n型半导体层12、第二p型扩散层36以及第二n型扩散层37构成NPN晶体管42。
若对栅极34施加正电压，则绝缘栅双极晶体管35导通，在第一p型扩散层32的表面形成沟道。并且，从n型半导体层12向绝缘栅双极晶体管35流过电流。该电流成为PNP晶体管41的基极电流，对PNP晶体管41进行驱动，在被驱动的PNP晶体管41中产生集电极电流。该集电极电流成为NPN晶体管42的基极电流，驱动NPN晶体管42。
NPN晶体管42的基极电流被放大，能够进一步使PNP晶体管41的基极电流增加。即，构成进行反馈的可控硅。若使绝缘栅双极晶体管35导通，则该可控硅工作。另一方面，若使绝缘栅双极晶体管35截止，则该可控硅在衬底内部的少数载流子消失后停止。
若绝缘栅双极晶体管35导通，则从输出端子40输出第二n型扩散层37的电压，作为背面电压检测元件31的输出电压。该输出电压输入到设置在背面高耐压集成电路4中的其他的电路元件。
若将该输出电压原封不动地输入到电路元件中，则流过过大的电流，存在破坏电路元件的可能性。但是，利用齐纳二极管38，NPN晶体管42的基极电流未上升到固定电平以上。因此，对可控硅的正反馈进行控制，能够抑制背面电压检测元件31的输出电压。由此，输出端子40的电压为基极电压以下时，输出端子40的电压成为与使开关元件1导通时的集电极电压大致相等的电压。
图10是表示本发明的实施方式3的功率半导体装置的电路图。背面高耐压集成电路4具有如上所述的背面电压检测元件31、比较器51、52、积分电路53、锁存电路54、逻辑电路55。
比较器51(比较电路)在从背面电压检测元件31的输出端子40输出的输出电压比预定电压V1大的情况下输出HIGH(截止信号)。积分电路53对比较器51的输出电压的逻辑值进行积分。比较器52在积分电路53的输出电压比预定电压V2高的情况下输出HIGH。这样，使用积分电路53，由此，可检测出背面电压检测元件31的输出电压变得比预定电压V1大的期间比预定时间长。
锁存电路54根据从外部通过引线端子9所输入的控制信号对比较器52的输出电压进行锁存。即，锁存电路54在比较器52的输出电压为HIGH时输出HIGH，控制信号变为LOW之前保持逻辑。
逻辑电路55只有在从外部输入的控制信号为HIGH并且锁存电路54的输出电压为LOW时输出HIGH。此时，开关元件1和内置在背面电压检测元件31中的绝缘栅双极晶体管35导通。换言之，逻辑电路55在背面电压检测元件31的输出电压比预定电压大的情况下，与从外部输入的控制信号无关地使开关元件1截止。
图11(a)～(f)是正常状态下的图10的电路各部的时序图。在正常状态下，如图11(c)所示，若开关元件1导通，则集电极-发射极间电压降低。因此，如图11(d)所示，背面电压检测元件31的输出电压只在开关元件1从截止切换为导通的非常短的时间内变高。因此，如图11(e)所示，积分电路53的输出电压成为比预定电压V2低的电压。
图12(a)～(f)是表示负载短路状态下的图10的电路各部的动作波形的图。在负载短路的状态下，即使流过电流也不会产生电压降，所以，如图12(c)所示，集电极-发射极间电压难以降低。因此，如图12(d)所示，背面电压检测元件31的输出电压在开关元件1导通的期间变高，超过预定电压V1的期间也变长。因此，如图12(e)所示，积分电路53的输出电压变高。因此，若积分电路53的输出电压超过预定电压V2，则比较器52的输出电压变为HIGH，将其输入到锁存电路54中。由此，如图12(f)所示，锁存电路54的输出电压变为HIGH，在控制信号变为LOW之前保持HIGH。若锁存电路54的输出电压变为HIGH，则逻辑电路55的输出电压变为LOW，开关元件1变为截止。
此处，在正常状态下，使开关元件1导通之后，经固定时间后在负载中流过充分的电流，开关元件1的集电极-发射极间电压降低，变为饱和状态。但是，在负载短路的状态下，即使经过固定时间，集电极-发射极间电压也不降低，开关元件1流过相当于自身所具有的能力的电流。因此，在背面电压检测元件31的输出电压大于预定电压V1的期间比预定时间长的情况下，本实施方式的背面高耐压集成电路4看作短路状态。由此，能够保护开关元件1。
实施方式4
参照附图对本发明的实施方式4的功率半导体装置进行说明。此处，以与实施方式3的不同点为中心进行说明。
图13是表示本发明的实施方式4的功率半导体装置的电路图。比较器51(比较电路)在背面电压检测元件31的输出电压比预定电压V1大的情况下输出HIGH(降低信号)。NMOS晶体管56(电压降低电路)的栅极与比较器51的输出连接，漏极通过电阻57与开关元件1的栅极连接，源极接地。逻辑电路55的输出端通过电阻58与开关元件1的栅极连接。
背面电压检测元件31的输出电压比预定电压V1大的情况下，NMOS晶体管56导通。此时，利用电阻57、58的电阻分压，开关元件1的栅极电压比逻辑电路55的输出电压低。由此，能够防止对开关元件1施加过剩的电压。
在开关元件1的内部设置具有与开关元件1相同结构的小型的电流传感器元件59(电流传感器单元)。该电流传感器元件59与在开关元件1中流过的电流的大小成比例地流过微量电流。在背面高耐压集成电路4中，设置将从电流传感器元件59输出的电流变换为电压用的电阻60(变换单元)。
比较器61(第二比较电路)在电阻60的输出电压比预定电压V3大的情况下输出HIGH(截止信号)。积分电路53对比较器61的输出电压的逻辑值进行积分。比较器52在积分电路53的输出电压比预定电压V4高的情况下输出HIGH。这样，使用积分电路53，由此，可检测出电阻60的输出电压大于预定电压V3的期间比预定时间长。
锁存电路54根据从外部通过引线端子9所输入的控制信号对比较器52的输出电压进行锁存。即，锁存电路54在比较器52的输出电压为HIGH时输出HIGH，保持逻辑，直到控制信号变为LOW。
逻辑电路55只有在从外部所输入的控制信号为HIGH并且锁存电路54的输出电压为LOW时输出HIGH。此时，开关元件1与内置在背面电压检测元件31中的绝缘栅双极晶体管35导通。换言之，逻辑电路55在电阻60的输出电压比预定电压大的情况下，与从外部输入的控制信号无关地使开关元件1截止。
根据以上的结构，利用电流传感器元件59检测在开关元件1中流过的电流，在预定值以上的过大的电流流过预定时间以上的情况下，成为负载是短路状态，使开关元件1截止。由此，能够防止在开关元件1流过过剩的电流。
在IGBT中，集电极、发射极间电压较高，在集电极电流较大的情况下，容易产生过大的功率损失并容易破坏。与此相对，在本实施方式中，因为需要在电流与电压这两方面保护，所以，安全性进一步提高。
图14(a)～(h)是正常状态下的图13的电路各部的时序图。图14(a)～(e)的波形与实施方式3所示的图11(a)～(e)的波形相同。
如图14(f)所示，在正常状态下，比较器51的输出电压在开关元件1从截止切换为导通的非常短的期间变为HIGH。在该期间，NMOS晶体管56变为导通状态。并且，如图14(g)所示，开关元件1的栅极电压在开关元件1从截止切换为导通之后被限制为较低。由此，如图14(h)所示，开关元件1的集电极电流被限制得较低。然后，若比较器51的输出电压变为LOW，则NMOS晶体管56变为截止。并且，开关元件1的栅极电压上升，开关元件1的集电极电流变大。
图15(a)～(h)是负载短路的状态下的图13的电路各部的时序图。图15(a)～(e)的波形与实施方式3所示的图12(a)～(e)的波形相同。
如图15(f)所示，在负载短路的状态下，比较器51的输出电压在开关元件1导通期间变为HIGH。在该期间，NMOS晶体管56变为导通状态。并且，如图15(g)所示，开关元件1的栅极电压在开关元件1导通的期间变低。并且，如图15(h)所示，与实施方式3相同，积分电路53的输出电压达到预定电压V2时刻开关元件1截止。
如上所述，在本实施方式中，设置比较器51以及NMOS晶体管56，由此，在负载短路的状态下，能够将开关元件1的栅极电压抑制得比正常状态低。因此，能够防止流过过剩的集电极电流而破坏开关元件1。由此，使开关元件1导通之后到利用测定传感器电流进行的保护动作而使其截止的期间变长。因此，能够防止由于误检测而使开关元件1截止。
实施方式5
图16是本发明的实施方式5的开关元件的剖面图。在p型半导体层62上设置n型半导体层63。在n型半导体层63的表面上设置p型扩散层64。在p型扩散层64的一部分上设置n型扩散层65。在夹持在n型半导体层63和n型扩散层65之间的p型扩散层64的表面上隔着栅极氧化膜设置栅极66。在p型半导体层62的下表面设置背面电极70。P型扩散层64与接地电阻67连接。在使用这样的IGBT作为开关元件1的情况下，由PNP晶体管68以及NPN晶体管69构成寄生可控硅。
在短路状态下流过比正常的状态大的电流，所以，若急剧切断开关元件1，则开关元件1的MOSFET部的沟道急剧消失。并且，位于开关元件1的附近的载流子去处消失，流入开关元件1。由于由此引起的电压降，寄生可控硅误动作，存在元件被栓锁(latch up)破坏的可能性。
因此，在本实施方式中，在背面高耐压集成电路4上设置切换切断开关元件1时的切断速度的切换电路。利用该切换电路，背面高耐压集成电路4在进行使开关元件1截止的保护动作时，使开关元件1的切断速度比正常动作时慢。具体地说，作为切断开关元件1的切断电路，在进行保护动作时，使用比在正常动作时所使用的切断电路的驱动能力小的切断电路。并且，作为保护动作，例如，使用实施方式4的过电流检测电路的保护动作。
图17是表示进行本发明的实施方式5的功率半导体装置的保护动作时的开关元件的电流波形的图。在保护动作中，使切断速度较慢，由此，切断时的开关元件中流过的电流由虚线A示出。
如上所述，使保护动作时的开关元件1的切断速度变慢，由此，能够防止开关元件被栓锁破坏。
实施方式6
在实施方式2中，与开关元件1并联地连接续流二极管24，由此，在组合多个开关元件构成桥接电路的情况下，抑制施加在集电极上的负电压。但是，使用续流二极管24，在电感负载中流过电流的状态下，切换电流的方向的情况下，由于二极管所具有的动作延迟的影响，存在在开关元件1的集电极中产生过大的电压的情况。
此外，在开关元件的集电极-栅电极间设置齐纳二极管，在吸收施加到集电极上的过大的电涌的情况下，与连接在栅极上的控制电路使开关元件截止的动作相反，使开关元件导通。因此，与控制电路的动作相反的部分的电流流入齐纳二极管。但是，驱动大容量开关元件的控制电路的电流驱动能力较高，流入到齐纳二极管的电流也变大，所以，流过过大的电流，由此，设置在开关元件上的齐纳二极管被破坏。
为避免此情况，通常设置大容量的电容器或者电阻等的缓冲电路(snubber circuit)来吸收电涌。但是，为了抑制电涌的产生，若使缓冲电路的电容器电容变大，则充电时流过的电流增大，存在功率损失变大的问题。
图18是表示本发明的实施方式6的功率半导体装置的电路图。背面高耐压集成电路4具有连接在开关元件1和背面电压检测元件31之间的高耐压的齐纳二极管71、控制电路72。控制电路72根据从外部通过引线端子9输入的控制信号驱动开关元件1。
若由背面电压检测元件31所检测出的背面电压比预定电压高，则控制电路72使开关元件1导通(以下称为有源钳位动作)。由此，能够吸收施加在开关元件的栅极上的过大的过渡电压(电涌)。并且，能够实现缓冲电容器的电容的降低、部件数的减少、功率损失降低。
并且，在使用大电流用的开关元件1的情况下，控制电路72进行驱动的电流较大。因此，受到存在于控制电路72与开关元件1之间的布线上很少的感应成分的影响，背面电压检测电压31不能够进行正确的电压检测。但是，在导电板3上，将背面高耐压集成电路4配置在开关元件1的附近，由此，能够使控制电路72和开关元件1的间隔狭窄。由此，背面电压检测电压31能够进行正确的电压检测。
实施方式7
在大电流用的开关元件中栅极电容较大，所以，在从截止状态切换到导通状态时需要过渡性地供给过大的电流。因此，在本实施方式7中，使用设置在背面高耐压集成电路上的背面电压检测元件，从集电极取出使栅极电压上升的充电电流。以下详细地对该结构进行说明。
图19是表示本发明的实施方式7的功率半导体装置的电路图。在背面电压检测电压31的输出端子40和开关元件1的栅极之间设置电阻73。并且，背面电压检测电压31在开关元件1从截止状态变为导通状态时，从输出端子40通过电阻73对开关元件1的栅极供给充电电流。
对于背面电压检测元件31来说，若开关元件1导通并达到饱和电压，则不能够供给充分的电流。因此，对于背面电压检测元件31来说，只是在开关元件1从截止状态变为导通状态时集电极-发射极间电压较高时，能够向开关元件1的栅极提供充电电流。这样，使用背面电压检测元件31对开关元件1供给充电电流，由此，能够降低电源的能力，能够降低控制电路的能力。
此外，在背面电压检测元件31的输出端子40和接地点之间设置切断用晶体管74，在背面电压检测元件31的NPN晶体管42的基极和接地点之间设置切断用晶体管75。控制电路72控制切断用晶体管74、75，由此，能够防止对开关元件1供给过剩的电压。
实施方式8
在组合多个开关元件来构成桥接电路的情况下，为了对高电位侧的开关元件进行驱动，一般使用将开关元件的发射极作为基准电位的电源电路。此时，使用电源晶体管等对高电位侧供给电流，利用整流电流或平滑电容器等产生直流电压。本实施方式8的功率半导体装置能够减少这样的高电位侧的电源电路。以下详细地对该结构进行说明。
图20是表示本发明的实施方式8的功率半导体装置的电路图。该图20的功率半导体装置使用在图8的桥接电路的高电位侧。电容器81的一端连接在开关元件1的发射极上。电源82通过电阻83以及高耐压二极管84与电容器81的另一端连接，对电容器81进行充电。该电源82是以低电位侧开关元件的发射极为基准的低电位侧的电源电路。
若使桥接电路的低电位侧的开关元件导通，则高电位侧的开关元件1的发射极电位变低到低电位侧的开关元件的集电极-发射极间电压变，变为比电源82低的电压。因此，高耐压二极管84被正向偏置，通过电阻83在电容器81中蓄积电荷。
另一方面，低电位侧的开关元件截止、高电位侧的开关元件1导通时，开关元件1的发射极电位接近集电极电位，变为接近桥接电路的电源电压。此时，开关元件1的发射极变为比电源82高的电位，所以，高耐压二极管84被反偏置，不流过电流。这样，低电位侧的开关元件定期地导通，由此，高电位侧的开关元件1的发射极电压降低，电容器81被充电。
背面高耐压集成电路4具有连接在开关元件1的栅极上的控制电路72、输入端子A、B、C。电容器81的另一端通过输入端子A与背面高耐压集成电路4内的端子86连接。在端子86和接地点之间设置齐纳二极管87。
在输入端子B和控制电路72的连接点，通过电阻88连接端子86。此外，在输入端子C与控制电路72的连接点，通过电阻89连接端子86。由此，输入端子B、C都被上拉为对电容器81进行充电后的电压。输入端子B、C分别与外部的高耐压晶体管90、91连接。
控制电路72经由输入端子B、C从外部吸出电流，对电阻88、89上的电压降进行检测。并且，控制电路72在对输入端子B、C的一个施加信号的情况下切换为导通动作，在对另一个施加信号的情况下，切换为截止动作。并且，为了保持所述动作的状态，控制电路72具有锁存电路。
这样，控制电路72利用蓄积在电容器81中的电荷进行动作，控制开关元件1的导通和截止。即，使用蓄积在电容器81中的电荷代替使控制电路72动作的电源。由此，能够减少高电位侧的电源电路。
实施方式9
对本实施方式9的功率半导体装置进行说明。此处，以与实施方式8的不同点为中心进行说明。
图21是本发明的实施方式9的功率半导体装置的电路图。在背面高耐压集成电路4上设置实施方式3所示的背面电压检测电压31。该背面电压检测电压31与开关元件1的集电极以及电容器81连接。
比较电路92的第一输入端子通过端子E、电阻83以及高耐压二极管84与电源82连接，第二输入端子与电容器81的另一端连接。对于比较电路92来说，若第二输入端子的电压比第一输入端子的电压低，则对驱动背面电压检测元件31进行驱动。于是，通过背面电压检测电压31从开关元件1的集电极向电容器81的另一端供给电流，电容器81被充电。
由此，需要从比较电路92侧供给为了对电容器81进行充电所需的电流。因此，能够降低设置在比较电路92侧的元件的电流能力。此外，能够缩短充电所需的时间，到负载的驱动开始之前的等待时间缩短。
实施方式10
对实施方式10的功率半导体装置进行说明。此处，以与实施方式8的不同点为中心进行说明。
图22是表示本发明的实施方式10的功率半导体装置的电路图。控制电路72具有定时器电路(未图示)，从外部输入的输入信号的长度为预定时间以上的情况下，在输入该输入信号之后切换开关元件1的导通和截止动作。由此，能够稳定地进行开关元件的导通、截止动作的控制。
此外，对控制电路72进行外部控制的端子只为端子B的一个，与实施方式8相比较，能够减少外部控制的端子。因此，根据本实施方式10，能够使对导通和截止进行控制的输入信号线为一条，能够减少布线所需的成本。
实施方式11
对本实施方式11的功率半导体装置进行说明。此处，以与实施方式10的不同点为中心进行说明。
控制电路72具有分别以第一时间和比第一时间长的第二时间为基准的两种定时器电路(未图示)。并且，控制电路72在输入信号的长度小于第一时间的情况下，不切换开关元件1的导通和截止动作。此外，控制电路72在输入信号的长度为第一时间以上且小于第二时间的情况下，在输入该输入信号之后将开关元件1从截止动作切换为导通动作。此外，控制电路72在输入信号的长度为第二时间以上的情况下，在输入该输入信号之后，将开关元件1从导通动作切换为截止动作。
这样将输入信号的长度的基准设定为两阶段，所以，与实施方式10相比，能够稳定地进行开关元件的导通、截止动作。
实施方式12
对本实施方式12的功率半导体装置进行说明。此处，以与实施方式11的不同点为中心进行说明。
图23是表示本方明的实施方式12的功率半导体装置的电路图。控制电路72具有使开关元件1截止的保护电路(未图示)。若控制电路72进入使开关元件1截止的保护动作，对外部输出预定的信号。在高耐压二极管84和高耐压二极管90的连接点上连接信号异常检测电路93。该信号异常检测电路93检测控制电路72所输出的预定信号。由此，从背面高耐压集成电路4的外部检测控制电路72是否进入保护动作。
此外，背面高耐压集成电路4还具有自激振荡电路94(振荡电路)和切断晶体管95。自激振荡电路94在输入到控制电路72中的输入信号的长度小于实施方式11所示的第一时间的情况下，输出预定的振荡频率的信号。切断晶体管95设置在控制电路72的输入端子和接地点之间，与自激振荡电路94的输出电压同步地导通，反复地使输入到控制电路72中的输入信号的电压降低。
在外部控制侧，检测出在控制电路72的输入端子的电压中产生短时间的重复脉冲信号的情况下，能够判断为在该开关元件1中产生异常，可诊断故障处。并且，控制电路72具有的多个保护功能的任意一种起作用，为了识别是否停止，准备保护功能数的自激励振荡电路94的振荡频率，在外部控制侧检测振荡频率即可。
实施方式13
对本实施方式13的功率半导体装置进行说明。此处，以与实施方式2的不同点为中心进行说明。
在实施方式2中，为抑制蓄积在电感负载的能量引起的开关元件1的集电极-发射极间的负电压，设置续流二极管。与此相对，在本实施方式13中，代替续流二极管，使用功率MOSFET。即，功率MOSFET与开关元件1以及背面高耐压集成电路4离开地安装在导电板3上。
图24是表示本发明的实施方式13的功率半导体装置的电路图。功率MOSFET96与开关元件1并联连接。并且，功率MOSFET96的源极漏极间产生寄生二极管97。此时，使用IGBT作为开关元件1。背面高耐压集成电路4具有对控制功率MOSFET96以及开关元件1进行驱动的控制电路72。控制电路72检测开关元件1的输出电压，该输出电压为负电压的情况下，驱动功率MOSFET96。
利用所述结构，除了经由寄生二极管97流过的电流路径，在功率MOSFET96的沟道部分也流过电流。因此，能够在比通常的二极管低的电压降下流过电流。因此，与实施方式2相比，能够进一步降低功率损失。
实施方式14
在此前说明的实施方式中，对于背面电压检测元件来说，尽管背面电压上升到非常高的电压，在较低的电压的元件表面检测背面电压。与此相对，在本实施方式14中，对于背面电压检测元件来说，基本上背面电压追随到成为高电压区域，在表面上产生较高的电压。
图25是表示本发明的实施方式14的功率半导体装置的电路图。背面高耐压集成电路具有实施方式3所示的背面电压检测元件31、电阻分压电路101。电阻分压电路101具有连接在背面电压检测元件31和接地点之间的电阻102、103、和连接在电阻102与电阻103的连接点的电压检测元件104。并且，电阻分压电路101对背面电压检测元件31的输出电压进行分压。通过背面电压检测元件31以及电阻分压电路101输出开关元件1的集电极电压。电阻分压电路101的输出与开关元件1的集电极-发射极间电压成比例，所以，将该电压信号输出到外部，由此能够检测母线电压。
图26是表示本发明的实施方式14的电阻分压电路的电阻的剖面图。图27是其上面图。在元件的表面部产生高电压区域，所以，与通常的开关元件相同，设置使衬底内部的耗尽层的扩展适当化的保护环22。在p型扩散层105的表面设置n型扩散层106。以与该n型扩散层106连接的方式在衬底上设置铝布线107。
在背面高耐压集成电路4的表面上，电路元件形成时，使用多晶硅等材料形成电阻102、103。由此，能够构成高精度的电阻分压。并且，对于电阻102、103来说，从电压检测元件104的中央部(高电压区域)朝向外周部(低电压区域)形成为条纹状。由此，有效地配置电阻102、103，能够提高其电阻。

Claims (17)

1.一种功率半导体装置，其特征在于，
具有：导电板；安装在所述导电板上并且与其电连接的开关元件；与所述开关元件隔离地安装在所述导电板上并且与所述导电板电连接的集成电路，
所述开关元件响应输入到控制电极的控制信号，使第一、第二主电极间的连接接通、断开，
所述集成电路具有控制所述开关元件的导通、截止的控制电路和对所述集成电路的背面的电压进行检测的背面电压检测元件。
2.如权利要求1的功率半导体装置，其特征在于，
还具有续流二极管，与所述开关元件以及所述集成电路隔离地安装在所述导电板上，与所述开关元件并联连接。
3.如权利要求1或2的功率半导体装置，其特征在于，
所述背面电压检测元件具有：与所述导电板电连接的p型半导体层；设置在所述p型半导体层上的n型半导体层；绝缘栅双极晶体管，具有设置在所述n型半导体层的表面上的第一p型扩散层、设置在所述第一p型扩散层的一部分上的第一n型扩散层、在夹持在所述n型半导体层与所述第一n型扩散层之间的所述第一p型扩散层的表面隔着栅极氧化膜设置的栅极；在所述n型半导体层的表面上与所述绝缘栅双极晶体管隔离地设置的第二p型扩散层；设置在所述第二p型扩散层的表面上的第二n型扩散层，
由所述p型半导体层、所述n型半导体层以及所述第二p型扩散层构成PNP晶体管，
由所述n型半导体层、所述第二p型扩散层以及所述第二n型扩散层构成NPN晶体管，
若所述绝缘栅双极晶体管导通，则在所述绝缘栅双极晶体管中所流过的电流成为所述PNP晶体管的基极电流，驱动所述PNP晶体管，被驱动的所述PNP晶体管的集电极电流成为所述NPN晶体管的基极电流，驱动所述NPN晶体管，所述背面电压检测元件输出所述第二n型扩散层的电压作为输出电压。
4.如权利要求3的功率半导体装置，其特征在于，
所述背面电压检测元件还具有阴极与所述第二n型扩散层连接、阳极接地的齐纳二极管。
5.如权利要求3的功率半导体装置，其特征在于，
所述集成电路具有：比较电路，若所述背面电压检测元件的输出电压比预定电压高，则输出截止信号；逻辑电路，若从所述比较电路输出截止信号，则使所述开关元件截止。
6.如权利要求3的功率半导体装置，其特征在于，
所述集成电路具有：第一比较电路，若所述背面电压检测元件的输出电压比预定电压高，则输出降低信号；电压降低电路，若从所述第一比较电路输出降低信号，则使所述开关元件的控制电极的电压降低。
7.如权利要求3的功率半导体装置，其特征在于，
还具有电流传感器单元，与在所述开关元件中流过的电流的大小成比例地流过微小电流，
所述集成电路具有：变换单元，将从所述电流传感器单元输出的电流变换为电压；第二比较电路，若所述变换单元的输出电压比预定电压高，则输出截止信号；逻辑电路，若从所述第二比较电路输出截止信号，则使所述开关元件截止。
8.如权利要求3的功率半导体装置，其特征在于，
在进行使所述开关元件截止的保护动作时，所述集成电路使所述开关元件的切断速度比正常动作时慢。
9.如权利要求3的功率半导体装置，其特征在于，
若所述背面电压检测元件的输出电压比预定电压高，则所述控制电路使所述开关元件导通。
10.如权利要求3的功率半导体装置，其特征在于，
所述集成电路还具有设置在所述背面电压检测元件的输出端子与所述开关元件的控制电极之间的电阻，
在所述开关元件从截止状态变为导通状态时，所述背面电压检测元件通过所述电阻向所述开关元件的控制电极供给电流。
11.如权利要求3的功率半导体装置，其特征在于，
还具有：一端与所述开关元件的第二主电极连接的电容器；与所述电容器的另一端连接、并对所述电容器进行充电的电源，
所述控制电路利用所述电容器中蓄积的电荷进行动作。
12.如权利要求11的功率半导体装置，其特征在于，
通过所述背面电压检测元件，从所述开关元件的第一主电极向所述电容器的另一端供给电流。
13.如权利要求1的功率半导体装置，其特征在于，
所述控制电路在从外部所输入的输入信号的长度为预定时间以上的情况下，输入所述输入信号之后，切换所述开关元件的导通动作、截止动作。
14.如权利要求13的功率半导体装置，其特征在于，
所述控制电路在所述输入信号的长度为第一时间以上且小于第二时间的情况下，使所述开关元件从截止动作切换为导通动作，在所述输入信号的长度为所述第二时间以上的情况下，使所述开关元件从导通动作切换为截止动作。
15.如权利要求14的功率半导体装置，其特征在于，
所述集成电路还具有：所述振荡电路，在所述输入信号的长度小于所述第一时间的情况下，输出预定的振荡频率的信号；切断晶体管，与所述振荡电路的输出电压同步地使输入到所述控制电路中的所述输入信号的电压降低。
16.如权利要求1的功率半导体装置，其特征在于，
还具有功率MOSFET，与所述开关元件以及所述集成电路隔离地安装在所述导电板上，与所述开关元件并联连接，
所述控制电路检测所述开关元件的输出电压，在所述输出电压为负电压的情况下，驱动所述功率MOSFET。
17.如权利要求3的功率半导体装置，其特征在于，
所述集成电路还具有对所述背面电压检测元件的输出电压进行分压的电阻分压电路，
通过所述背面电压检测元件以及所述电阻分压电路输出所述开关元件的输出电压。
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