JP2009135493A - 静電気放電保護素子及びその製造方法 - Google Patents

静電気放電保護素子及びその製造方法 Download PDF

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Abstract

【課題】ＥＳＤ特性の劣化を防止することのできる静電気放電保護素子及びその製造方法を提供する。
【解決手段】基板上に形成された第２導電型エピ層１２０と、第２導電型エピ層１２０の上部の一部領域に形成された第２導電型ウェル１４０と、第２導電型エピ層１２０と第２導電型ウェル１４０の境界に形成された第１導電型ウェル１５０と、第２導電型エピ層１２０の上側に形成された複数の素子分離膜１６０によって定義された複数のアクティブ領域と、アクティブ領域に形成されたトランジスタ１７０とイオン注入領域１８０を含む。
【選択図】図３

Description

本発明は、静電気放電（ＥＳＤ: Electro-Static Discharge）保護素子（Protection Device）及びその製造方法に関する。
ＣＭＯＳイメージセンサ（ＣＩＳ）の技術は既存のロジック技術と違い、フォトダイオードで構成された受光部の特性の改善のために、高濃度にドーピングされたエピ層を使っている。よって、Ｐ−Ｗｅｌｌの濃度よりエピ層のドーピング濃度が高くなる。従って、エピ層の抵抗がＰ−Ｗｅｌｌの抵抗より低くなり、ベース領域であるエピ層に形成される抵抗は、既存のロジック技術での抵抗より減少することになる。
このように減少したベース抵抗は、マルチフィンガー構造として用いられるＥＳＤ素子の不均等なターンオンを誘発するだけでなく、全体的なＥＳＤ性能を低下させることになる。
図１は、ロジック０.１３μｍとＣＩＳ０.１３μｍでＥＳＤ保護素子として使っている素子のフィンガーの数に対するＩｔ２（Thermal runaway current）の値を表したものである。ＣＩＳの工程でマルチフィンガー構造になるほど、Ｉｔ２が低下する現象が著しく表れている。
また、従来技術では、フォトダイオードのサイズが徐々にスケールダウンしている状況であるため、エピ層の厚さも減少している。ところが、従来のＣＩＳの工程で用いられる高濃度の基板と高温のシリコンエピタキシャルを使う場合には、Ｐ型イオン、例えば、ボロンのアウトディフュージョンが発生する。
図２は、エピ層の厚さ（Ｘ軸）に対するドーピング濃度（Ｙ軸）のプロファイルである。
図２において、Ｌは一般ロジック素子でのドーピング濃度のプロファイルである。一般ロジック素子では、基板の濃度がＰ−Ｗｅｌｌの濃度より一定に低く形成される。
一方、エピ層を用いるＣＩＳ素子の場合、エピ層の厚さが例えば７μｍである場合には、ロジック素子と同じく、Ｐ−Ｗｅｌｌと接した部分のエピ層の濃度はＰ−Ｗｅｌｌより低く形成される。
しかし、エピ層の厚さが４μｍの場合には、Ｐ−Ｗｅｌｌと接した部分のエピ層ではアウトディフュージョンが発生し、エピ層とＰ−Ｗｅｌｌの濃度が近いレベルになる。更にエピ層の厚さが３μｍの場合には、Ｐ−Ｗｅｌｌと接した部分のエピ層ではアウトディフュージョンがよりひどく発生して、エピ層の濃度がＰ−Ｗｅｌｌの濃度よりむしろ高くなる。従って、エピ層の抵抗がＰ−Ｗｅｌｌの抵抗より低くなったときに、ベース領域であるエピ層に形成される抵抗が既存ロジック技術での抵抗より更に減少することになる。
このように、減少されたベース抵抗は、前述したように、マルチフィンガー構造として用いられるＥＳＤ素子の不均等なターンオンを誘発するだけでなく、全体的なＥＳＤ性能が低下することになる。
従来のＣＩＳの工程が６μｍ以上の厚いエピタキシャルを用いる場合には、既存ロジック工程と類似の特性を持つことができるが、工程縮小によって４μｍ以下のエピ層を用いる場合には、ＥＳＤ保護素子の性能が低下する。本発明は、これらによるＥＳＤ特性の劣化を防止することができる静電気放電保護素子及びその製造方法を提供するものである。
本発明に係るある態様の静電気放電保護素子は、基板上に形成された第２導電型エピ層と、前記第２導電型エピ層の上部の一部領域に形成された第２導電型ウェルと、前記第２導電型エピ層と前記第２導電型ウェルの境界に形成された第１導電型ウェルと、前記第２導電型エピ層の上側に形成された複数の素子分離膜によって定義された複数のアクティブ領域と、前記アクティブ領域に形成されたトランジスタとイオン注入領域と、を含む。
また、本発明に係るある態様の静電気放電保護素子の製造方法は、基板上に第２導電型エピ層を形成する工程と、前記第２導電型エピ層の上部の一部領域に第２導電型ウェルを形成する工程と、前記第２導電型エピ層と前記第２導電型ウェルの境界に第１導電型ウェルを形成する工程と、前記第２導電型エピ層の上側に複数の素子分離膜を形成して複数のアクティブ領域を定義する工程と、前記アクティブ領域にトランジスタを形成してイオン注入を行う工程と、を含む。
本発明に係る静電気放電保護素子及びその製造方法によれば、ＥＳＤ素子として用いられる部分に電気的に隔離させることで、ベース抵抗の減少によるＮＰＮ素子の性能低下を抑制することができる。
また、本発明によれば、 深導電型ウェル（Deep Conductive Well：ＤＮＷｅｌｌ）をＶＤＤ端子と連結することによって、パッドとＶＤＤとの間の寄生ダイオードが形成される。これにより、既存のＰＭＯＳ素子が持つＰ＋／Ｎｗｅｌｌ寄生ダイオードより、はるかに優れたＲｏｎ特性を持つように設計することが可能であるため、ＥＳＤ特性の改善に役に立つ。
また、本発明によれば０.１３μｍ以下のＣＩＳの工程でＥＳＤクランプ素子の特性低下を避けることができる構造であり、 深導電型ウェル工程の追加によってＮＭＯＳ素子の電気的な特性が変わらないので、既存のＩ／Ｏライブラリーをそのまま使用可能である。また、実施例は、ガードリング形態のダイオードが形成されるため、Ｒｏｎ特性の向上が期待される。
以下、本発明に係る静電気放電保護素子及びその製造方法を添付された図面を参照して説明する。
図３は、本実施例に係る静電気放電保護素子の断面図である。
本実施例に係る静電気放電保護素子は、基板（Ｐ−Ｓｕｂｓｔｒａｔｅ）１１０上に形成された第２導電型エピ層（Ｐ−Ｅｐｉ）１２０と、第２導電型エピ層１２０の上部の一部領域に形成された第２導電型ウェル（Ｐ−Ｗｅｌｌ）１４０と、第２導電型エピ層１２０と第２導電型ウェル１４０の境界に形成された第１導電型ウェル（ＤＮＷｅｌｌ）１３０と、第２導電型エピ層１２０の上側に形成された複数の素子分離膜１６０によって定義された複数のアクティブ領域と、アクティブ領域に形成されたトランジスタ１７０とイオン注入領域１８０、１８２、１８４、１８６と、を含む。
本実施例は、第２導電型ウェル１４０と水平に配列されるように第２導電型エピ層１２０の上部の他の領域に形成された第１導電型ウェル１５０と、第１導電型ウェル１５０に対するイオン注入領域１８６と繋がるＶＤＤ１９６を更に含む。
本実施例の第２導電型エピ層１２０の厚さは４μｍ以下であり、第１導電型ウェル１３０は１μｍないし２μｍの深さに形成される。
また、第１導電型ウェル１３０の濃度は、１Ｅ１７〜１Ｅ１８／ｃｍ３であってもよい。一方、説明してない図面符号は、後述する製造方法にで説明する。
図４は、本実施例に係る静電気放電保護素子の効果を表す図である。図４に示すように、第１導電型ウェル１３０が第２導電型エピ層１２０と第２導電型ウェル１４０の間に形成されることで、Ｐ−Ｗｅｌｌ（第２導電型ウェル１４０）と基板１１０とを電気的に隔離させることができる。
図４のように、第１導電型ウェル１３０は１μｍないし２μｍの深さに形成されることができ、ドーピングの中心値（Ｒｐ）が約１μｍないし２μｍになるようにすることができる。通常はＰ−Ｗｅｌｌ（第２導電型ウェル１４０）の接合の深さが１.０〜１.５μｍであることから、これより少し深く設計することができる。
従って、図４のように、第１導電型ウェル１３０が第２導電型エピ層１２０と第２導電型ウェル１４０の間に形成されることで、Ｐ−Ｗｅｌｌ（第２導電型ウェル１４０）と基板１１０を電気的に隔離させることができる。
本実施例に係る静電気放電保護素子によれば、ＥＳＤ素子として用いられる部分に、電気的に隔離させることで、ベース抵抗の減少によるＮＰＮ素子の性能低下を抑制することができる。
また、本実施例によれば、 深導電型ウェルをＶＤＤ端子と連結することによって、パッドとＶＤＤとの間の寄生ダイオードが形成される。これは、既存のＰＭＯＳ素子が持つＰ＋／Ｎｗｅｌｌ寄生ダイオードより、はるかに優れたＲｏｎ特性を持つように設計することが可能であるため、ＥＳＤ特性の改善に役に立つ。
以下、図３を参照して、本実施例に係る静電気放電保護素子の製造方法を説明する。
まず、基板１１０上に第２導電型エピ層１２０を形成する。基板１１０も第２導電型に導電されていることがある。例えば、基板１１０上にＰ−Ｅｐｉ（第２導電型エピ層１２０）を形成することができる。この時、本実施例では、第２導電型エピ層１２０は約４μｍ以下で形成される。
次に、第２導電型エピ層１２０の上部の一部領域に第２導電型ウェル１４０を形成する。例えば、Ｐ−Ｅｐｉ（第２導電型エピ層１２０）の上部にグループIIIイオンを注入してＰ−Ｗｅｌｌ（第２導電型ウェル１４０）を形成してもよい。この時、第２導電型ウェル１４０のドーピング濃度が約１Ｅ１７〜１Ｅ１８／ｃｍ３であってもよい。
その後、第２導電型エピ層１２０と第２導電型ウェル１４０の境界に第１導電型ウェル１３０を形成する。一方、他の実施例では、第２導電型ウェル１４０を形成する前に第１導電型ウェル１３０を形成してもよい。
本実施例によれば、深導電型ウェル（ＤＮＷｅｌｌ）を適用することによって、Ｒ１とＲ２が電気的に分離して、既存のロジック工程と同じようにＲ１の抵抗を持つことになる。これによって、先に発生したマルチフィンガー構造での不均等なトリガーリング現象を抑制することができる。
以下、第１導電型ウェル１３０の具体的な形成工程を説明する。
第２導電型エピ層１２０の厚さが４μｍ以下の場合、第１導電型ウェル１３０は約１μｍないし２μｍの深さに形成可能である。
例えば燐（Ｐ）が、約１．０ＭｅＶ〜２．０ＭｅＶのエネルギーで埋め込まれる。これにより、約１μｍないし２μｍの深さの第１導電型ウェル１３０が形成される。ドーピングエネルギーが約１．０ＭｅＶ〜２．０ＭｅＶの場合に、ドーピングの中心値（Ｒｐ）が約１．０μｍ〜２．０μｍになることがある。
一方、第１導電型ウェル１３０を形成する工程は、ドーズの濃度を約１．０Ｅ１３〜５Ｅ１３／ｃｍ２で行うことで、第１導電型ウェル１３０の濃度が１Ｅ１７〜１Ｅ１８／ｃｍ３になることがある。これは、通常的にＰ−Ｗｅｌｌ（第２導電型ウェル１４０）のドーピング濃度が約１Ｅ１７〜１Ｅ１８／ｃｍ３を持つので、電気的な隔離を形成するためには、１Ｅ１７〜１Ｅ１８／ｃｍ３の濃度を持つようにイオン注入の量を上記のように決めることができる。
次に、第２導電型エピ層１２０の上側に複数の素子分離膜１６０を形成して、複数のアクティブ領域を定義する。
その後、アクティブ領域にトランジスタ１７０を形成してイオン注入を行って、イオン注入領域を形成する。例えば、第１導電型イオン注入によってソース領域１８０、ドレーン領域１８２を形成してもよく、第２導電型イオン注入領域１８４も形成してもよい。
一方、本実施例は、第２導電型ウェル１４０と水平に配列されるように第２導電型エピ層の上部の他の領域に、第１導電型ウェル１５０を形成してもよい。
その後、アクティブ領域にイオン注入を行う工程で、第１導電型ウェルの上側に第１導電型イオン注入領域１８６を形成してもよい。
その後、第１導電型ウェルに対するイオン注入領域１８６と繋がるＶＤＤ１９６を形成して、ソース領域１８０と繋がるＶＳＳ１９２、ドレーン領域１８２と繋がるＰＡＤ１９４を形成してもよい。
従来技術による静電気放電保護素子の問題点を表す図である。 従来技術による静電気放電保護素子の問題点を表す図である。 本実施例に係る静電気放電保護素子の断面図である。 本実施例に係る静電気放電保護素子の効果を表す図である。
符号の説明
１１０ 基板、 １２０ 第２導電型エピ層、 １３０ 第１導電型ウェル、 １４０ 第２導電型ウェル、 １５０ 第１導電型ウェル、 １６０ 素子分離膜、 １７０ トランジスタ、 １８０ イオン注入領域、 １８２ イオン注入領域、 １８４ 第２導電型イオン注入領域、 １８６ 第１導電型イオン注入領域、 １９２ ＶＳＳ、 １９４ ＰＡＤ、 １９６ ＶＤＤ。

Claims (13)

  1. 基板上に形成された第２導電型エピ層と、前記第２導電型エピ層の上部の一部領域に形成された第２導電型ウェルと、前記第２導電型エピ層と前記第２導電型ウェルの境界に形成された第１導電型ウェルと、前記第２導電型エピ層の上側に形成された複数の素子分離膜によって定義された複数のアクティブ領域と、前記アクティブ領域に形成されたトランジスタとイオン注入領域と、を含むことを特徴とする静電気放電保護素子。
  2. 前記第２導電型ウェルと水平に配列されるように、前記第２導電型エピ層の上部の他の領域に形成された第１導電型ウェルと、前記第１導電型ウェルに対するイオン注入領域と繋がるＶＤＤを更に含むことを特徴とする請求項１に記載の静電気放電保護素子。
  3. 前記エピ層の厚さが４μｍ以下であり、前記第１導電型ウェルは、１μｍないし２μｍの深さに形成されたことを特徴とする請求項１に記載の静電気放電保護素子。
  4. 前記エピ層の厚さが４μｍ以下であり、前記第１導電型ウェルは、１μｍないし２μｍの深さに形成されたことを特徴とする請求項２に記載の静電気放電保護素子。
  5. 前記第１導電型ウェルの濃度が１Ｅ１７〜１Ｅ１８／ｃｍ３であることを特徴とする請求項１に記載の静電気放電保護素子。
  6. 前記第１導電型ウェルの濃度が１Ｅ１７〜１Ｅ１８／ｃｍ３であることを特徴とする請求項２に記載の静電気放電保護素子。
  7. 基板上に第２導電型エピ層を形成する工程と、前記第２導電型エピ層の上部の一部領域に第２導電型ウェルを形成する工程と、前記第２導電型エピ層と前記第２導電型ウェルの境界に第１導電型ウェルを形成する工程と、前記第２導電型エピ層の上側に複数の素子分離膜を形成して複数のアクティブ領域を定義する工程と、前記アクティブ領域にトランジスタを形成してイオン注入を行う工程と、を含むことを特徴とする静電気放電保護素子の製造方法。
  8. 前記第２導電型ウェルと水平に配列されるように、前記第２導電型エピ層の上部の他の領域に第１導電型ウェルを形成する工程と、前記第１導電型ウェルに対するイオン注入領域と繋がるＶＤＤを形成する工程を更に含むことを特徴とする請求項７に記載の静電気放電保護素子の製造方法。
  9. 前記第２導電型ウェルを形成する工程の後に、前記第１導電型ウェルを形成する工程を行うことを特徴とする請求項７に記載の静電気放電保護素子の製造方法。
  10. 前記第２導電型ウェルを形成する工程の前に、前記第１導電型ウェルを形成する工程を行うことを特徴とする請求項７に記載の静電気放電保護素子の製造方法。
  11. 前記エピ層の厚さが４μｍ以下であり、前記第１導電型ウェルは、１μｍないし２μｍの深さに形成されることを特徴とする請求項７に記載の静電気放電保護素子の製造方法。
  12. 前記第１導電型ウェルを形成する工程は、ドーズは燐にして、エネルギーは約１．０ＭｅＶ〜２．０ＭｅＶで形成することを特徴とする請求項７に記載の静電気放電保護素子の製造方法。
  13. 前記第１導電型ウェルを形成する工程は、ドーズの濃度を約１．０Ｅ１３〜５Ｅ１３／ｃｍ２で行うことを特徴とする請求項７に記載の静電気放電保護素子の製造方法。
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