CN101447498A - 静电放电保护器件及其制造方法 - Google Patents

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Abstract

本发明公开一种静电放电保护器件及其制造方法。静电放电保护器件包括：位于衬底上的第二导电类型外延层，位于第二导电类型外延层上方的第一区域上的第二导电类型阱，位于第二导电类型外延层和第二导电类型阱之间的第一导电类型深阱，通过在第二导电类型外延层上方的多个隔离层所定义的多个有源区、晶体管以及在有源区中的离子注入区。本发明能够降低或抑制静电放电器件的性能下降。

Description

静电放电保护器件及其制造方法
技术领域
本发明涉及一种静电放电保护器件及其制造方法。
背景技术
为了提高光接收单元的特性，和现有逻辑技术相比，CIS(CMOS图像传感器)技术通常使用重掺杂外延层。因此，外延层的掺杂浓度高于P阱的掺杂浓度，使得外延层的电阻低于P阱的电阻。因此，作为基极区的外延层的电阻低于通过现有逻辑技术获得的外延层的电阻。
通过CIS技术产生的减小的基极电阻可导致具有多触点(multi-finger)结构的静电放电(ESD)器件的非均匀开启，从而降低了整体ESD性能。
图1为示意图，示出了与用作0.13μm CIS中的ESD保护器件相比，相关于用作0.13μm逻辑中的ESD保护器件触点数目的It2(热逃逸电流)值。如图1所示，对于CIS工艺中的ESD器件而言，It2的值随着多个触点结构的触点数目升高而降低。
根据相关领域，随着光电二极管的尺寸下降，外延层的厚度也随之降低。在现有CIS工艺中使用重掺杂衬底和高温硅外延工艺的情况下，也可发生P型离子(如硼离子)的外扩散(out-diffusion)。
图2为示出外延层在深度方向上(X轴)的掺杂浓度(Y轴)分布的示例图。
参见图2，L表示在一般逻辑器件中掺杂浓度分布。而且，图2中3μm、4μm和7μm的箭头分别指示用于CIS器件的掺杂浓度分布，这里，位于P衬底上的外延层分别具有3μm、4μm和7μm的厚度。
在一般逻辑器件中，衬底具有比P阱低的浓度。
同时，在CIS器件使用外延层的情况下，当外延层的厚度约为7μm时，邻近P阱的外延层的浓度低于该P阱的浓度，这与逻辑器件的情况相似。
然而，当外延层的厚度约为4μm时，外扩散发生在邻近P阱的外延层的区域，使得外延层具有和P阱类似的浓度。此外，当外延层的厚度约为3μm时，外扩散频繁地发生在邻近P阱的外延层的区域，使得外延层的浓度高于P阱的浓度。因此，作为基极区的外延层的电阻就会变得低于通过现有逻辑技术获得的外延层的电阻。
如上所述，减小的基极电阻可导致具有多触点结构的ESD器件的非均匀开启，从而降低了ESD的整体性能。
发明内容
本发明实施例涉及一种静电放电(ESD)保护器件及其制造方法。
当现有CIS工艺使用具有厚度约为6μm或更厚的外延层，可获得和现有逻辑工艺性能相似的器件。然而，当在现有CIS工艺中使用具有厚度约为4μm或更薄的外延层时，ESD保护器件的性能有可能下降。因此，本发明实施例提供一种能够降低或抑制ESD性能下降的ESD保护器件及其制造方法。
根据实施例，静电放电保护器件包括：在衬底上的第二导电类型外延层，在第二导电类型外延层上方的第一区域上的第二导电类型阱，在第二导电类型外延层和第二导电类型阱之间的第一导电类型深阱，通过在第二导电类型外延层上方的多个隔离层所定义的多个有源区，以及在有源区中的晶体管和离子注入区。
根据另一实施例中的静电放电保护器件的制造方法，包括如下步骤：在衬底上形成第二导电类型外延层，在第二导电类型外延层上方的第一区域上形成第二导电类型阱，在第二导电类型外延层和第二导电类型阱之间形成第一导电类型深阱，通过在第二导电类型外延层上方形成的多个隔离层来定义多个有源区，以及在有源区中形成晶体管。
附图说明
图1和图2为示出表示根据相关领域的ESD保护器件的技术问题的图表。
图3为示出根据本发明实施例的ESD保护器件的剖视图。
图4为示出根据本发明实施例的ESD保护器件的效果的图表。
具体实施方式
在下文中，将通过引用附图详细阐述ESD保护器件及其制造方法的实施例。
在对实施例的描述中，应该理解的是，当层(或膜)被指为位于另一层或衬底“上”时，其可以直接位于另一层或衬底上，或者可以存在中间层。此外，可以理解的是，当层(或膜)被指为位于另一层“下”时，其可以直接位于另一层下，或者可以存在一个或多个中间层。此外，还可以理解的是，当层(或膜)被指为介于“两层之间”时，其可以是介于两层之间的一个层，或者可以存在一个或多个中间层。
图3示出根据本发明的实施例的ESD保护器件的剖视图。在CIS工艺中可制造目标ESD器件。
根据实施例的ESD保护器件可包括：在衬底110上的第二导电类型外延层120，在第二导电类型外延层120上的第一区域上方的第二导电类型阱140(如P阱)，在第二导电类型外延层120和第二导电类型阱140之间的第一导电类型深阱130(如DN阱)，在第二导电类型外延层120上方的多个隔离层160所定义的多个有源区，以及在有源区中形成的晶体管170和离子注入区180、182和184。晶体管170可包括与VSS线192连接的栅电极、离子注入区180和182(源极/漏极区)。离子注入区180可连接到VSS线192，另一个离子注入区182连接到焊盘线194。第三离子注入区184可以形成为经由隔离层160而与晶体管170相分隔，同时该隔离层160连接到VSS线192。晶体管170的离子注入区180和182可为第一导电类型区，同时该第三离子注入区184可为第二导电类型区。
在进一步的实施例中，ESD器件可以包括在第二导电类型外延层120上方的第二区域上的第一导电类型阱150，以及在第一导电类型阱150上方形成的第四离子注入区186，同时该第一导电类型阱150与该第二导电类型阱140水平排列。在第一导电类型阱150中的第四离子注入区186可与VDD线196连接。
根据实施例的第二导电类型外延层120可具有约4μm(或更薄)的厚度，在第二导电类型外延层120中可形成具有约1μm到2μm厚度的第一导电类型深阱130。
进而，第一导电类型深阱130可具有约为1 x 1017/cm3到1 x 1018/cm3的第一导电类型杂质浓度。
图4为示出根据实施例的ESD保护器件的效果分布图。具体而言，第一导电类型深阱130可置于第二导电类型外延层120和第二导电类型阱140之间，使得第二导电类型阱140与衬底110电气隔离。
如图4所示，在掺杂中心值(central value)Rp约为1μm到2μm时，第一导电类型深阱130的厚度约为1μm到2μm。这个值比P阱一般的结深度(junction depth)(约为1μm到2μm)更大。
因此，在第二导电类型外延层120和第二导电类型阱140之间形成第一导电类型深阱130，使得第二导电类型阱140与P衬底110电气隔离。
根据实施例的ESD保护器件，用作ESD器件的部分是电气隔离的，通过降低基极电阻来抑制NPN器件(参见图3中的晶体管标记)的性能的恶化。
此外，根据实施例，第一导电类型深阱130与VDD端连接，因此在焊盘和VDD端之间形成寄生二极管(参见图3中的二极管标记)。因此，寄生二极管具有比现有PMOS器件中包括的P+/N阱寄生二极管更佳的Ron特性，由此而改善ESD的性能。
在下文中，结合图3详细阐述根据实施例的ESD保护器件的制造方法。
首先，可在衬底110上形成第二导电类型外延层120。可用第二导电类型掺杂剂(dopant)掺杂衬底110。例如，在P型衬底110上可形成P型外延层120。在特定实施例中，可形成具有厚度约为4μm或更薄的外延层120。
接下来，在第二导电外延层120上方的第一区域上可形成第二导电类型阱140。例如，可将第三族离子注入到P型外延层120，以形成P型阱140。此时，第二导电类型阱140可以具有约为1 x 1017/cm3到1 x 1018/cm3的掺杂浓度。
然后，可在第二导电类型外延层120和第二导电类型阱140之间的边界处形成第一导电类型深阱130。在另一实施例中，可以在第二导电类型阱140形成之前形成第一导电类型深阱130。
根据实施例，由第一导电类型深阱130将第二导电类型阱140的“电阻”R1与第二导电类型外延层120“电阻”R2电气隔离，以得到和现有逻辑工艺相同的“电阻”R1。因此，可抑制在多触点结构中非均匀触发的发生。
在下文中，将详细阐述第一导电类型深阱130的形成工艺。
根据实施例，当第二导电类型外延层120具有约为4μm或更薄的厚度时，可在第二导电类型外延层120中形成具有厚度约为1μm到2μm的第一导电类型深阱130。
例如，可以约为1.0MeV到2.0MeV的能量将磷(P)注入到第二导电类型外延层120中，以形成具有厚度约为1μm到2μm的第一导电类型深阱130。当掺杂能量约为1.0MeV到2.0MeV时，距离第二导电类型外延层120表面的掺杂的中心值Rp可约为1.0μm到2.0μm。
同时，在形成第一导电类型深阱130的步骤中，可以约为1.0 x 1013/cm2到5 x 1013/cm2的剂量(dose)形成其浓度约为1 x 1017/cm3到1 x 1018/cm3的第一导电类型深阱130。然而，根据实施例，离子注入量可以按照上述方式确定，使得第一导电类型深阱130具有约为1 x 1017/cm3到1 x 1018/cm3的浓度，以用于电气隔离。
然后，可在第二导电类型阱140中形成隔离层160，以定义有源区。
此后，可在有源区中形成晶体管170和离子注入区。例如，通过向衬底注入第一导电类型离子，可形成源极区180和漏极区182。然后，通过向衬底注入第二导电类型离子，可形成第二导电类型离子注入区184。
根据进一步实施例，在第二导电类型外延层120上方的第二区域上可形成第一导电类型阱150，使得以与第二导电类型阱140的位置相水平的方式排列第一导电类型阱150。
其后，在离子注入到有源区的步骤中(例如，形成区域180和182)，可在第一导电类型阱150的上部形成第一导电类型离子注入区186。
然后，可形成与第一导电类型阱150的第一导电类型离子注入区186连接的VDD线196。形成与源极区180、晶体管栅电极170和第二导电类型注入区184连接的VSS线192，以及形成与漏极区182连接的焊盘195。
根据实施例的ESD保护器件及其制造方法，用作ESD器件的部分是电气隔离的，通过降低基极电阻来抑制NPN器件的性能的恶化。
更进一步，根据实施例，可将邻近第二导电类型阱的第一导电类型阱与VDD端连接，使得在焊盘和VDD端之间形成寄生二极管。因此，寄生二极管具有比在现有PMOS器件中包括的P+/N阱寄生二极管更佳的Ron特性，以改善ESD的性能。
此外，根据实施例，在0.13μm或更小的CIS工艺中，可抑制ESD夹持器件(clamp device)的性能的降低。此外，即使添加深N阱工艺，NMOS器件的电特性可能也不会改变，从而能使用现有的I/O库。此外，由于保护环二极管(guard-ring diode)的形成，可提升寄生二极管的Ron特性。
说明书中所涉及的“一实施例”、“实施例”、“示例性实施例”等，其含义是结合实施例描述的特定特征、结构、或特性均包括在本发明的至少一个实施例中。说明书中出现于各处的这些短语并不一定都涉及同一个实施例。此外，当结合任何实施例描述特定特征、结构或特性时，都认为其落在本领域技术人员结合其它实施例就可以实现这些特征、结构或特性的范围内。
尽管对实施例的描述中结合了其中多个示例性实施例，但可以理解的是本领域技术人员完全可以推导出许多其它变化和实施例，并落入本公开内容的原理的精神和范围之内。尤其是，可以在该公开、附图和所附权利要求的范围内对组件和/或附件组合设置中的设置进行多种变化和改进。除组件和/或设置的变化和改进之外，对于本领域技术人员而言，其它可选择的应用也是显而易见的。

Claims (19)

1.一种静电放电保护器件，包括：
第二导电类型外延层，位于衬底上；
第一导电类型深阱，位于该第二导电类型外延层上；
第二导电类型阱，位于该第一导电类型深阱上；
多个有源区，位于该第二导电类型外延层上方且由多个隔离层定义；以及
晶体管，位于所述多个有源区的第一有源区中，以及离子注入区，位于邻近于所述多个有源区的该第一有源区的第二有源区中，其中该晶体管和该离子注入区设置在所述第二导电类型阱上。
2.如权利要求1所述的静电放电保护器件，还包括：
第一导电类型阱，位于该第一导电类型深阱上，该第一导电类型阱与该第二导电类型阱水平排列；
第一导电类型离子注入区，位于该第一导电类型阱中；以及，
VDD线，与该第一导电类型阱中的该第一导电类型离子注入区连接。
3.如权利要求2所述的静电放电保护器件，其中，该第二导电类型外延层的总厚度约为4μm或更薄；以及该第一导电类型深阱位于该第二导电类型外延层中，且该第一导电类型深阱的厚度约为1μm到2μm。
4.如权利要求2所述的静电放电保护器件，其中，该第一导电类型深阱的掺杂剂浓度约为1 x 1017/cm3到1 x 1018/cm3。
5.如权利要求1所述的静电放电保护器件，其中，该第二导电类型外延层的总厚度约为4μm或更薄，并且设置在该第二导电类型外延层中的该第一导电类型深阱的厚度约为1μm到2μm。
6.如权利要求1所述的静电放电保护器件，其中，该第一导电类型深阱的掺杂剂浓度约为1 x 1017/cm3到1 x 1018/cm3。
7.如权利要求1所述的静电放电保护器件，其中，该晶体管包括栅电极，第一导电类型源极区和第一导电类型漏极区，该静电放电保护器件还包括：
VSS线，与该第一导电类型源极区，该离子注入区和该栅电极连接；以及，
焊盘，与该第一导电类型漏极区连接。
8.如权利要求1所述的静电放电保护器件，其中该离子注入区包括第二导电类型离子注入区，其中该晶体管包括第一导电类型源极区和第一导电类型漏极区。
9.一种静电放电保护器件的制造方法，包括如下步骤：
在衬底上形成第二导电类型外延层；
在该第二导电类型外延层的第一区域上形成第二导电类型阱；
在该第二导电类型外延层和该第二导电类型阱之间形成第一导电类型深阱；
通过在该第二导电类型外延层上形成多个隔离层来定义多个有源区；以及
在所述多个有源区的一个有源区中形成晶体管。
10.如权利要求9所述的方法，还包括如下步骤：
在该第二导电类型外延层的第二区域上形成第一导电类型阱，使得该第一导电类型阱与该第二导电类型阱水平排列。
在第一导电类型阱中形成第一导电类型离子注入区；以及
形成与该第一导电类型阱中的该第一导电类型离子注入区连接的VDD线。
11.如权利要求10所述的方法，其中，形成该晶体管的步骤包括注入第一导电类型掺杂剂，以形成源极区和漏极区。
12.如权利要求11所述的方法，其中，同时形成该第一导电类型离子注入区，该源极区和该漏极区。
13.如权利要求9所述的方法，其中，在形成该第二导电类型阱之后，形成该第一导电类型深阱。
14.如权利要求9所述的方法，其中，在形成该第二导电类型阱之前，形成该第一导电类型深阱。
15.如权利要求9所述的方法，其中，第二导电类型外延层形成为具有约为4μm或更薄的厚度，并且该第一导电类型深阱形成在该第二导电外延层中以具有约为1μm到2μm的厚度。
16.如权利要求9所述的方法，其中，通过以约为1.0MeV到2.0MeV的能量来注入磷，形成该第一导电类型深阱。
17.如权利要求9所述的方法，其中，形成该第一导电类型深阱的步骤包括：以1.0 x 1013/cm2到5 x 1013/cm2的剂量来注入第一导电类型离子。
18.如权利要求9所述的方法，还包括如下步骤：在以下的第二导电类型阱中形成第二导电类型离子注入区，在多个有源区中，该第二导电类型阱位于与其中形成该晶体管的一个有源区相邻的另一个有源区中。
19.如权利要求18所述的方法，还包括如下步骤：
形成与该第二导电类型离子注入区以及晶体管的栅电极和源极区相连接的VSS线；以及
形成与该晶体管的漏极连接的焊盘。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104541375A (zh) * 2012-08-13 2015-04-22 德克萨斯仪器股份有限公司 具有减少泄露阱衬底结的mos晶体管

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101128897B1 (ko) 2010-01-11 2012-03-27 매그나칩 반도체 유한회사 반도체 장치
TWI463631B (zh) * 2011-11-17 2014-12-01 Ind Tech Res Inst 靜電放電保護裝置及其方法
CN106206565B (zh) * 2015-05-08 2019-04-23 创意电子股份有限公司 二极管与二极管串电路

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5156989A (en) * 1988-11-08 1992-10-20 Siliconix, Incorporated Complementary, isolated DMOS IC technology
US5925637A (en) * 1997-05-15 1999-07-20 Bayer Corporation Inhibition of matrix metalloproteases by substituted biaryl oxobutyric acids
JP3853968B2 (ja) * 1998-03-31 2006-12-06 沖電気工業株式会社 半導体装置
JP2001291779A (ja) * 2000-04-05 2001-10-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6900091B2 (en) * 2002-08-14 2005-05-31 Advanced Analogic Technologies, Inc. Isolated complementary MOS devices in epi-less substrate
JP4014992B2 (ja) * 2002-10-09 2007-11-28 シャープ株式会社 半導体装置の製造方法
KR100645039B1 (ko) * 2003-12-15 2006-11-10 삼성전자주식회사 정전기 방전 보호 소자 및 그 제조방법
US7101748B2 (en) * 2004-02-26 2006-09-05 Taiwan Semiconductor Manufacturing Company Method of integrating the formation of a shallow junction N channel device with the formation of P channel, ESD and input/output devices
TWI229933B (en) * 2004-06-25 2005-03-21 Novatek Microelectronics Corp High voltage device for electrostatic discharge protective circuit and high voltage device
US7285828B2 (en) 2005-01-12 2007-10-23 Intersail Americas Inc. Electrostatic discharge protection device for digital circuits and for applications with input/output bipolar voltage much higher than the core circuit power supply
US7221036B1 (en) 2005-05-16 2007-05-22 National Semiconductor Corporation BJT with ESD self protection
KR100718997B1 (ko) * 2006-02-13 2007-05-16 엘지전자 주식회사 정전기방전 보호회로.
US7656003B2 (en) * 2006-08-25 2010-02-02 Hvvi Semiconductors, Inc Electrical stress protection apparatus and method of manufacture

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104541375A (zh) * 2012-08-13 2015-04-22 德克萨斯仪器股份有限公司 具有减少泄露阱衬底结的mos晶体管
CN104541375B (zh) * 2012-08-13 2019-08-09 德克萨斯仪器股份有限公司 具有减少泄露阱衬底结的mos晶体管

Also Published As

Publication number Publication date
TW200924164A (en) 2009-06-01
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