DE102008059581A1

DE102008059581A1 - ESD-Schutzvorrichtung und Verfahren zu Ihrer Herstellung

Info

Publication number: DE102008059581A1
Application number: DE102008059581A
Authority: DE
Inventors: San Hong Bucheon Kim
Original assignee: Dongbu HitekCo Ltd
Current assignee: DB HiTek Co Ltd
Priority date: 2007-11-30
Filing date: 2008-11-28
Publication date: 2009-09-24
Also published as: CN101447498B; CN101447498A; KR20090056199A; US20090140339A1; KR100959438B1; TW200924164A; JP2009135493A

Abstract

Offenbart wird eine Schutzvorrichtung gegen elektrostatische Entladung. Die Schutzvorrichtung gegen elektrostatische Entladung kann eine Epitaxieschicht eines zweiten Leitungstyps auf einem Substrat umfassen; eine Wanne des zweiten Leitungstyps auf einem ersten Gebiet über der Epitaxieschicht des zweiten Leitungstyps; eine tiefe Wanne eines ersten Leitungstyps in der Epitaxieschicht des zweiten Leitungstyps zwischen der Epitaxieschicht des zweiten Leitungstyps und der Wanne des zweiten Leitungstyps; eine Vielzahl aktiver Gebiete, die durch eine Vielzahl von Isolationsschichten über der Epitaxieschicht des zweiten Leitungstyps festgelegt werden; und einen Transistor und ein Ionenimplantationsgebiet in den aktiven Gebieten.

Description

HINTERGRUND
Zum Verbessern der Eigenschaften einer Licht empfangenden Einheit verwendet die CIS-(CMOS-Bildsensor)-Technologie gegenüber herkömmlicher Logik-Technologie typischerweise eine stark dotierte Epitaxieschicht. Demgemäß hat die Epitaxieschicht eine höhere Dotierungskonzentration als die einer P-Wanne, so dass die Epitaxieschicht einen geringeren Widerstand als den der P-Wanne hat. Daher wird der Widerstand der als Basisgebiet dienenden Epitaxieschicht kleiner als der Widerstand einer Epitaxieschicht, die mit der herkömmlichen Logik-Technologie erhalten wird.
Der durch die CIS-Technologie hervorgebrachte verringerte Basis-Widerstand kann eine ungleichmäßige Einschaltung einer Elektrostatische-Entladung-(ESD)-Vorrichtung mit einer Struktur mit mehreren Fingern verursachen und die gesamte ESD-Leistung herabsetzen.
1 ist ein Diagramm, das einen It2-(Strom für thermisches Durchgehen)-Wert im Verhältnis zur Anzahl von Fingern einer als ESD-Schutzvorrichtung in einer 0,13-μm-Logik verwendeten Vorrichtung im Vergleich zu einer in einem 0,13-μm-CIS als ESD-Schutzvorrichtung verwendeten Vorrichtung darstellt. Wie von 1 dargestellt, nimmt der It2-Wert mit zunehmender Anzahl von Fingern einer Struktur mit mehreren Fingern bei der ESD-Vorrichtung in einem CIS-Prozess ab.
Nach der verwandten Technik wird die Dicke einer Epitaxieschicht bei Verkleinerung der Größe einer Fotodiode ebenfalls verringert. Bei Verwendung eines stark dotierten Substrats und eines in einem herkömmlichen CIS-Prozess verwendeten Hochtemperatur-Siliziumepitaxieprozesses kann es auch zur Ausdiffusion von P-Typ-Ionen (z. B. Borionen) kommen.
2 ist ein Diagramm, das ein Dotierungskonzentrationsprofil (Y-Achse) in einer Tiefenrichtung (X-Achse) einer Epitaxieschicht darstellt.
Unter Bezugnahme auf 2 repräsentiert L ein Dotierungskonzentrationsprofil in einem üblichen Logik-Bauelement und die Pfeile 3 μm, 4 μm und 7 μm zeigen das Dotierungskonzentrationsprofil bei einem CIS-Bauelement, bei dem die Epitaxieschicht auf dem p-Substrat eine Dicke von 3 μm, 4 μm beziehungsweise 7 μm hat.
Beim üblichen Logik-Bauelement hat das Substrat eine geringere Konzentration als die einer P-Wanne. Wenn im Falle eines CIS-Bauelements, das eine Epitaxieschicht verwendet, die Epitaxieschicht eine Dicke von ungefähr 7 μm aufweist, hat die an eine P-Wanne angrenzende Epitaxieschicht indessen eine geringere Konzentration als die der P-Wanne, die dem Logik-Bauelement ähnlich ist.
Doch wenn die Epitaxieschicht eine Dicke von ungefähr 4 μm hat, kommt es im Gebiet der an die P-Wanne angrenzenden Epitaxieschicht zur Ausdiffusion, so dass die Epitaxieschicht eine Konzentration hat, die der der P-Wanne ähnlich ist. Wenn die Epitaxieschicht des Weiteren eine Dicke von ungefähr 3 μm hat, kommt es häufig im Gebiet der an die P-Wanne angrenzenden Epitaxieschicht zur Ausdiffusion, so dass die Epitaxieschicht eine Konzentration hat, die höher ist als die der P-Wanne. Daher wird der Widerstand der als Basisgebiet dienenden Epitaxieschicht kleiner als der Widerstand einer Epita xieschicht, die mit der herkömmlichen Logik-Technologie erhalten wird.
Wie oben beschrieben, kann der verringerte Basis-Widerstand eine ungleichmäßige Einschaltung einer ESD-Vorrichtung mit einer Struktur mit mehreren Fingern verursachen und die gesamte ESD-Leistung herabsetzen.
KURZE ZUSAMMENFASSUNG
Ausführungsformen der vorliegenden Erfindung beziehen sich auf eine Schutzvorrichtung gegen elektrostatische Entladung (ESD) und ein Verfahren zu ihrer Herstellung.
Wenn der herkömmliche CIS-Prozess eine Epitaxieschicht mit einer Dicke von ungefähr 6 μm oder mehr verwendet, ist es möglich, Eigenschaften zu erhalten, die Eigenschaften ähnlich sind, die mit dem herkömmlichen Logik-Prozess erhalten werden. Doch wenn eine Epitaxieschicht mit einer Dicke von ungefähr 4 μm oder weniger im herkömmlichen CIS-Prozess verwendet wird, kann die Leistung einer ESD-Schutzvorrichtung herabgesetzt werden. Dementsprechend stellen Ausführungsformen der vorliegenden Erfindung eine ESD-Schutzvorrichtung, die imstande ist, eine Verschlechterung von ESD-Eigenschaften zu reduzieren oder zu verhindern, und ein Verfahren zur Herstellung derselben bereit.
Eine Schutzvorrichtung gegen elektrostatische Entladung gemäß einer Ausführungsform umfasst:
eine Epitaxieschicht eines zweiten Leitungstyps auf einem Substrat;
eine Wanne des zweiten Leitungstyps auf einem ersten Gebiet über der Epitaxieschicht des zweiten Leitungstyps;
eine tiefe Wanne eines ersten Leitungstyps zwischen der Epitaxieschicht des zweiten Leitungstyps und der Wanne des zweiten Leitungstyps;
eine Vielzahl von aktiven Gebieten, die durch eine Vielzahl von Isolationsschichten über der Epitaxieschicht des zweiten Leitungstyps festgelegt sind, und
einen Transistor und ein Ionenimplantationsgebiet in den aktiven Gebieten.
Ein Verfahren zur Herstellung einer Schutzvorrichtung gegen elektrostatische Entladung gemäß einer anderen Ausführungsform umfasst:
Ausbilden einer Epitaxieschicht eines zweiten Leitungstyps auf einem Substrat;
Ausbilden einer Wanne des zweiten Leitungstyps auf einem ersten Gebiet über der Epitaxieschicht des zweiten Leitungstyps;
Ausbilden einer tiefe Wanne eines ersten Leitungstyps zwischen der Epitaxieschicht des zweiten Leitungstyps und der Wanne des zweiten Leitungstyps;
Festlegen einer Vielzahl von aktiven Gebieten durch Ausbilden einer Vielzahl von Isolationsschichten über der Epitaxieschicht des zweiten Leitungstyps; und
Ausbilden eines Transistors im aktiven Gebiet.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 und 2 sind Diagramme, die Probleme einer ESD-Schutzvorrichtung gemäß der verwandten Technik veranschaulichen.
3 ist eine Querschnittsansicht einer ESD-Schutzvorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung.
4 ist ein Diagramm, das eine Wirkung einer ESD-Schutzvorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht.
DETAILLIERTE BESCHREIBUNG
Nachstehend werden Ausführungsformen einer ESD-Schutzvorrichtung und ein Verfahren zu ihrer Herstellung mit Bezug auf die begleitenden Zeichnungen beschrieben.
In der Beschreibung von Ausführungsformen versteht es sich, dass, wenn von einer Schicht (oder einem Film) gesagt wird, dass sie (bzw. er) ”auf” einer anderen Schicht oder einem anderen Substrat ist, sich diese Schicht (bzw. dieser Film) unmittelbar auf einer anderen Schicht oder einem anderen Substrat befinden kann oder auch Zwischenschichten vorhanden sein können. Ferner versteht es sich, dass, wenn von einer Schicht gesagt wird, dass sie ”unter” einer anderen Schicht ist, sich diese Schicht unmittelbar unter einer anderen Schicht befinden kann oder auch eine oder mehrere Zwischenschichten vorhanden sein können. Des Weiteren versteht es sich, dass, wenn von einer Schicht gesagt wird, dass sie ”zwischen” zwei Schichten ist, es sich um die einzige Schicht zwischen den zwei Schichten handeln kann oder außerdem eine oder mehrere Zwischenschichten vorhanden sein können.
3 zeigt eine Querschnittsansicht einer ESD-Schutzvorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung. Die betreffende ESD-Vorrichtung kann in einem CIS-Prozess hergestellt werden.
Eine ESD-Schutzvorrichtung gemäß einer Ausführungsform kann eine Epitaxieschicht 120 eines zweiten Leitungstyps auf einem Substrat 110, eine Wanne 140 des zweiten Leitungstyps (z. B. eine P-Wanne) auf einem ersten Gebiet über der Epitaxieschicht 120 des zweiten Leitungstyps, eine tiefe Wanne 130 eines ersten Leitungstyps (z. B. eine DN-Wanne) zwischen der Epitaxieschicht 120 des zweiten Leitungstyps und der Wanne 140 des zweiten Leitungstyps, eine Vielzahl von aktiven Gebieten, die durch eine Vielzahl von Isolationsschichten 160 über der Epitaxieschicht 120 des zweiten Leitungstyps festgelegt sind, und einen Transistor 170 und Ionenimplantationsgebiete 180, 182 und 184, die in den aktiven Gebieten ausgebildet sind, umfassen. Der Transistor 170 kann eine Gate-Elektrode umfassen, die mit einer VSS-Leitung 192 und den Ionenimplantationsgebieten 180 und 182 (Source/Drain-Gebiete) verbunden ist. Ein Ionenimplantationsgebiet 180 kann mit der VSS-Leitung 192 verbunden sein und das andere Ionenimplantationsgebiet 182 kann mit einer Kontaktflächenleitung 194 verbunden sein. Das dritte Ionenimplantationsgebiet 184 kann vom Transistor 170 durch die Isolationsschicht 160 getrennt und zugleich mit der VSS-Leitung 192 verbunden ausgebildet sein. Die Ionenimplantationsgebiete 180 und 182 des Transistors 170 können Gebiete des ersten Leitungstyps sein, während das dritte Ionenimplantationsgebiet 184 ein Gebiet des zweiten Leitungstyps sein kann.
In einer weiteren Ausführungsform kann die ESD-Vorrichtung eine Wanne 150 eines ersten Leitungstyps, die auf einem zweiten Gebiet über der Epitaxieschicht 120 eines zweiten Lei tungstyps ausgebildet und zugleich mit der Wanne 140 des zweiten Leitungstyps horizontal gefluchtet ist, und ein viertes Ionenimplantationsgebiet 186, das auf der Wanne des ersten Leitungstyps ausgebildet ist, umfassen. Das vierte Ionenimplantationsgebiet 186 in der Wanne 150 des ersten Leitungstyps kann mit einer VDD-Leitung 196 verbunden sein.
Gemäß einer Ausführungsform kann die Epitaxieschicht 120 des zweiten Leitungstyps eine Dicke von ungefähr 4 μm (oder weniger) haben und die tiefe Wanne 130 des ersten Leitungstyps kann mit einer Dicke von ungefähr 1 μm bis ungefähr 2 μm in der Epitaxieschicht 120 des zweiten Leitungstyps ausgebildet sein.
Ferner kann die tiefe Wanne 130 des ersten Leitungstyps eine Konzentration von Fremdstoffen des ersten Leitungstyps von ungefähr 1 × 10¹⁷/cm³ bis ungefähr 1 × 10¹⁸/cm³ aufweisen.
4 ist ein Diagramm, das eine Wirkung der ESD-Schutzvorrichtung gemäß der Ausführungsform veranschaulicht. Insbesondere kann die tiefe Wanne 130 des ersten Leitungstyps so zwischen der Epitaxieschicht 120 des zweiten Leitungstyps und der Wanne 140 des zweiten Leitungstyps angeordnet sein, dass die Wanne 140 des zweiten Leitungstyps vom P-Substrat 110 elektrisch isoliert sein kann.
Wie in 4 dargestellt, kann die tiefe Wanne 130 des ersten Leitungstyps eine Dicke von ungefähr 1 μm bis ungefähr 2 μm mit dem Zentralwert Rp der Dotierung von ungefähr 1 μm bis ungefähr 2 μm haben. Dieser Wert ist größer als eine typische Übergangstiefe (ungefähr 1 μm bis ungefähr 2 μm) einer P-Wanne.
Daher ist die tiefe Wanne 130 des ersten Leitungstyps so zwischen der Epitaxieschicht 120 des zweiten Leitungstyps und der Wanne 140 des zweiten Leitungstyps ausgebildet, dass die Wanne 140 des zweiten Leitungstyps vom P-Substrat 110 elektrisch isoliert sein kann.
Gemäß der ESD-Schutzvorrichtung einer Ausführungsform ist ein als die ESD-Vorrichtung verwendeter Teil elektrisch isoliert, so dass eine Herabsetzung der Leistung des NPN-Bauelements (siehe das Transistorsymbol in 3) durch Verringerung des Basis-Widerstands verhindert werden kann.
Des Weiteren ist die tiefe Wanne 130 des ersten Leistungstyps gemäß einer Ausführungsform mit dem VDD-Anschluss verbunden, so dass eine parasitäre Diode (siehe das Diodensymbol in 3) zwischen einer Kontaktfläche und dem VDD-Anschluss ausgebildet ist. Daher hat die parasitäre Diode Ron-Kennlinien, die besser als die einer parasitären P+/N-Wanne-Diode sind, die im herkömmlichen PMOS-Bauelement enthalten ist, so dass ESD-Eigenschaften verbessert werden können.
Nachstehend wird ein Verfahren zur Herstellung der ESD-Schutzvorrichtung gemäß einer Ausführungsform mit Bezug auf 3 beschrieben.
Zuerst kann eine Epitaxieschicht 120 eines zweiten Leitungstyps auf einem Substrat 110 ausgebildet werden. Das Substrat 110 kann mit einem Dotierstoff des zweiten Leitungstyps dotiert werden. Beispielsweise kann eine P-Typ-Epitaxieschicht 120 auf einem P-Typ-Substrat 110 ausgebildet werden. Gemäß bestimmten Ausführungsformen kann die Epitaxieschicht 120 so ausgebildet werden, dass sie eine Dicke von ungefähr 4 μm oder weniger hat.
Dann kann eine Wanne 140 des zweiten Leitungstyps auf einem ersten Gebiet über der Epitaxieschicht 120 des zweiten Leitungstyps ausgebildet werden. Beispielsweise können Ionen der Gruppe 111 in die P-Typ-Epitaxieschicht 120 implantiert werden, um die P-Typ-Wanne 140 auszubilden. An diesem Punkt kann die Wanne 140 des zweiten Leitungstyps eine Dotierungskonzentration von ungefähr 1 × 10¹⁷/cm³ bis ungefähr 1 × 10¹⁸/cm³ haben.
Dann kann eine tiefe Wanne 130 eines ersten Leitungstyps an einer Grenze zwischen der Epitaxieschicht 120 des zweiten Leitungstyps und der Wanne 140 des zweiten Leitungstyps ausgebildet werden. In einer anderen Ausführungsform kann die tiefe Wanne 130 des ersten Leitungstyps vor dem Ausbilden der Wanne 140 des zweiten Leitungstyps ausgebildet werden.
Gemäß einer Ausführungsform ist ein ”Widerstand” R1 der Wanne 140 des zweiten Leitungstyps durch die tiefe Wanne 130 des ersten Leitungstyps von einem ”Widerstand” R2 der Epitaxieschicht 120 des zweiten Leitungstyps elektrisch isoliert, so dass der mit dem im herkömmlichen Logik-Prozess identische ”Widerstand” R1 erhalten werden kann. Somit kann das Auftreten einer ungleichmäßigen Ansteuerung in der Struktur mit mehreren Fingern verhindert werden.
Nachstehend wird ein Prozess zum Ausbilden der tiefen Wanne 130 des ersten Leitungstyps beschrieben.
Gemäß einer Ausführungsform kann, wenn die Epitaxieschicht 120 des zweiten Leitungstyps eine Dicke von ungefähr 4 μm oder weniger hat, die tiefe Wanne 130 des ersten Leitungstyps so in der Epitaxieschicht 120 des zweiten Leitungstyps ausgebildet werden, dass sie eine Dicke von ungefähr 1 μm bis ungefähr 2 μm hat.
Beispielsweise kann Phosphor (P) in die Epitaxieschicht 120 des zweiten Leitungstyps mit einer Energie von ungefähr 1,0 MeV bis ungefähr 2,0 MeV implantiert werden, so dass die tiefe Wanne 130 des ersten Leitungstyps mit einer Dicke von ungefähr 1 μm bis ungefähr 2 μm ausgebildet werden kann. Wenn die Dotierenergie ungefähr 1,0 MeV bis ungefähr 2,0 MeV beträgt, kann der Zentralwert Rp der Dotierung ungefähr 1,0 μm bis ungefähr 2,0 μm von der Oberfläche der Epitaxieschicht 120 des zweiten Leitungstyps betragen.
Indessen kann die Implantationsdosis im Schritt des Ausbildens der tiefen Wanne 130 des ersten Leitungstyps einen Wert von ungefähr 1,0 × 10¹³/cm² bis ungefähr 5 × 10¹³/cm² haben, um die tiefe Wanne 130 des ersten Leitungstyps mit einer Konzentration von ungefähr 1 × 10¹⁷/cm³ bis ungefähr 1 × 10¹⁸/cm³ auszubilden. Doch gemäß einer Ausführungsform kann die Menge implantierter Ionen wie oben beschrieben derart bestimmt werden, dass die tiefe Wanne 130 des ersten Leitungstyps eine Konzentration von ungefähr 1 × 10¹⁷/cm³ bis ungefähr 1 × 10¹⁸/cm³ für die elektrische Isolation hat.
Dann können Isolationsschichten 160 in der Wanne 140 des zweiten Leitungstyps 140 ausgebildet werden, um die aktiven Gebiete festzulegen.
Dann können ein Transistor 170 und Ionenimplantationsgebiete im aktiven Gebiet ausgebildet werden. Beispielsweise können ein Source-Gebiet 180 und ein Drain-Gebiet 182 durch Implantieren von Ionen des ersten Leitungstyps in das Substrat ausgebildet werden, und ein Ionenimplantationsgebiet 184 des zweiten Leitungstyps kann durch Implantieren von Ionen des zweiten Leitungstyps in das Substrat ausgebildet werden.
Gemäß einer weiteren Ausführungsform kann eine Wanne 150 des ersten Leitungstyps derart auf einem zweiten Gebiet über der Epitaxieschicht 120 des zweiten Leitungstyps ausgebildet werden, dass die Wanne 150 des ersten Leitungstyps horizontal mit der Wanne 140 des zweiten Leitungstyps gefluchtet ist.
Danach kann im Schritt des Implantierens von Ionen in das aktive Gebiet (z. B. Ausbilden der Gebiete 180 und 182) ein Ionenimplantationsgebiet 186 des ersten Leitungstyps im oberen Bereich der Wanne 150 des ersten Leitungstyps ausgebildet werden.
Dann können eine mit dem Ionenimplantationsgebiet 186 des ersten Leitungstyps verbundene VDD-Leitung 196 in der Wanne 150 des ersten Leitungstyps, eine mit dem Source-Gebiet 180 verbundene VSS-Leitung 192, ein Transistor-Gate 170 und ein Implantationsgebiet 184 des zweiten Leitungstyps ausgebildet werden, und eine mit dem Drain-Gebiet 182 verbundene Kontaktfläche 195 kann ausgebildet werden.
Gemäß der ESD-Schutzvorrichtung und dem Verfahren zu ihrer Herstellung der Ausführungsform ist ein als die ESD-Vorrichtung verwendeter Teil elektrisch isoliert, so dass die Herabsetzung der Leistung eines NPN-Bauelements aufgrund einer Verringerung des Basis-Widerstands verhindert werden kann.
Ferner kann gemäß einer Ausführungsform eine Wanne des ersten Leitungstyps, die angrenzend an die Wanne des zweiten Leitungstyps angeordnet ist, mit dem VDD-Anschluss verbunden werden, so dass eine parasitäre Diode zwischen der Kontaktfläche und dem VDD-Anschluss gebildet wird. Daher kann die parasitäre Diode Ron-Kennlinien haben, die besser als die einer parasitären P+/N-Wanne-Diode sind, die im herkömmlichen PMOS-Bauelement enthalten ist, wodurch ESD-Eigenschaften verbessert werden.
Des Weiteren kann gemäß einer Ausführungsform die Herabsetzung von Eigenschaften einer ESD-Klemmvorrichtung im CIS-Prozess in 0,13 μm oder weniger verhindert werden. Darüber hinaus können sich die elektrischen Eigenschaften eines NMOS-Bauelements auch dann nicht ändern, wenn der Prozess für die tiefe N-Wanne ergänzt wird, so dass die herkömmliche E/A-Bibliothek verwendet werden kann. Zusätzlich können die Ron-Kennlinien der parasitären Diode durch Ausbilden der Schutzringdiode verbessert werden.
Jede Bezugnahme in dieser Beschreibung auf „die eine Ausführungsform”, „eine Ausführungsform”, „eine beispielhafte Ausführungsform” usw. bedeutet, dass ein bestimmtes Merkmal, eine Struktur oder eine Eigenschaft, die in Verbindung mit der Ausführungsform beschrieben wird, in mindestens einer Ausführungsform der Erfindung enthalten ist. Die Vorkommen solcher Ausdrücke an verschiedenen Stellen in der Beschreibung beziehen sich nicht notwendigerweise alle auf dieselbe Ausführungsform. Weiterhin, wenn ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft in Verbindung mit einer beliebigen Ausführungsform beschrieben wird, versteht es sich, dass es im Bereich eines Fachmanns liegt, das Merkmal, die Struktur oder die Eigenschaft in Verbindung mit anderen Ausführungsformen zu verwirklichen.
Obwohl in dieser Beschreibung Ausführungsformen beschrieben wurden, versteht es sich, dass viele andere Modifikationen und Ausführungsformen von Fachleuten erdacht werden können, die unter den Geist und in den Umfang der Grundsätze dieser Offenlegung fallen. Im Besonderen sind verschiedene Variationen und Modifikationen in den Komponententeilen und/oder An ordnungen der Kombination des Gegenstands im Umfang der Offenlegung, der Zeichnungen und der angehängten Ansprüche möglich. Zusätzlich zu den Variationen und Modifikationen in den Komponententeilen und/oder Anordnungen sind für Fachleute auch alternative Verwendungen offensichtlich.

Claims

Schutzvorrichtung gegen elektrostatische Entladung, umfassend: eine Epitaxieschicht eines zweiten Leitungstyps auf einem Substrat; eine tiefe Wanne eines ersten Leitungstyps auf der Epitaxieschicht des zweiten Leitungstyps; eine Wanne des zweiten Leitungstyps auf der tiefen Wanne des ersten Leitungstyps; eine Vielzahl aktiver Gebiete, die durch eine Vielzahl von Isolationsschichten über der Epitaxieschicht des zweiten Leitungstyps festgelegt werden; und einen Transistor in einem ersten aktiven Gebiet der Vielzahl aktiver Gebiete und ein Ionenimplantationsgebiet in einem an das erste aktive Gebiet der Vielzahl aktiver Gebiete angrenzenden zweiten aktiven Gebiet, wobei der Transistor und das Ionenimplantationsgebiet auf der Wanne des zweiten Leitungstyps angeordnet sind.
Schutzvorrichtung gegen elektrostatische Entladung nach Anspruch 1, ferner umfassend: eine Wanne des ersten Leitungstyps auf der tiefen Wanne des ersten Leitungstyps, wobei die Wanne des ersten Leitungstyps horizontal an der Wanne des zweiten Leitungstyps ausgerichtet ist; ein Ionenimplantationsgebiet des ersten Leitungstyps in der Wanne des ersten Leitungstyps; und eine VDD-Leitung, die mit dem Ionenimplantationsgebiet des ersten Leitungstyps in der Wanne des ersten Leitungstyps verbunden ist.
Schutzvorrichtung gegen elektrostatische Entladung nach Anspruch 2, bei der die Epitaxieschicht des zweiten Leitungs typs eine Gesamtdicke von ungefähr 4 μm oder weniger hat und die tiefe Wanne des ersten Leitungstyps mit einer Dicke von ungefähr 1 μm bis ungefähr 2 μm in der Epitaxieschicht des zweiten Leitungstyps vorgesehen ist.
Schutzvorrichtung gegen elektrostatische Entladung nach Anspruch 2, bei der die tiefe Wanne des ersten Leitungstyps eine Dotierstoffkonzentration von ungefähr 1 × 10¹⁷/cm³ bis ungefähr 1 × 10¹⁸/cm³ hat.
Schutzvorrichtung gegen elektrostatische Entladung nach einem der Ansprüche 1 bis 4, bei der die Epitaxieschicht des zweiten Leitungstyps eine Gesamtdicke von ungefähr 4 μm oder weniger hat und die tiefe Wanne des ersten Leitungstyps so in der Epitaxieschicht des zweiten Leitungstyps vorgesehen ist, dass sie eine Dicke von ungefähr 1 μm bis ungefähr 2 μm hat.
Schutzvorrichtung gegen elektrostatische Entladung nach einem der Ansprüche 1 bis 5, bei der die tiefe Wanne des ersten Leitungstyps eine Dotierstoffkonzentration von ungefähr 1 × 10¹⁷/cm³ bis ungefähr 1 × 10¹⁸/cm³ aufweist.
Schutzvorrichtung gegen elektrostatische Entladung nach einem der Ansprüche 1 bis 6, bei welcher der Transistor eine Gate-Elektrode, ein Source-Gebiet des ersten Leitungstyps und ein Drain-Gebiet des ersten Leitungstyps umfasst, wobei die Vorrichtung ferner umfasst: eine VSS-Leitung, die mit dem Source-Gebiet des ersten Leitungstyps, dem Ionenimplantationsgebiet und der Gate-Elektrode verbunden ist; und eine Kontaktfläche, die mit dem Drain-Gebiet des ersten Leitungstyps verbunden ist.
Schutzvorrichtung gegen elektrostatische Entladung nach einem der Ansprüche 1 bis 7, bei der das Ionenimplantationsgebiet ein Ionenimplantationsgebiet des zweiten Leitungstyps umfasst, wobei der Transistor ein Source-Gebiet des ersten Leitungstyps und ein Drain-Gebiet des ersten Leitungstyps umfasst.
Verfahren zur Herstellung einer Schutzvorrichtung gegen elektrostatische Entladung, wobei das Verfahren umfasst: Ausbilden einer Epitaxieschicht eines zweiten Leitungstyps auf einem Substrat; Ausbilden einer Wanne des zweiten Leitungstyps auf einem ersten Gebiet der Epitaxieschicht des zweiten Leitungstyps; Ausbilden einer tiefe Wanne eines ersten Leitungstyps zwischen der Epitaxieschicht des zweiten Leitungstyps und der Wanne des zweiten Leitungstyps; Festlegen einer Vielzahl von aktiven Gebieten durch Ausbilden einer Vielzahl von Isolationsschichten auf der Epitaxieschicht des zweiten Leitungstyps; und Ausbilden eines Transistors in einem der Vielzahl von aktiven Gebieten.
Verfahren nach Anspruch 9, ferner umfassend: Ausbilden einer Wanne des ersten Leitungstyps derart auf einem zweiten Gebiet der Epitaxieschicht des zweiten Leitungstyps, dass die Wanne des ersten Leitungstyps horizontal an der Wanne des zweiten Leitungstyps ausgerichtet ist; Ausbilden eines Ionenimplantationsgebiets des ersten Leitungstyps in der Wanne des ersten Leitungstyps; und Ausbilden einer VDD-Leitung, die mit dem Ionenimplantationsgebiet des ersten Leitungstyps in der Wanne des ersten Leitungstyps verbunden ist.
Verfahren nach Anspruch 10, bei dem das Ausbilden des Transistors das Implantieren von Dotierstoffen des ersten Leitungstyps zum Ausbilden eines Source-Gebiets und eines Drain-Gebiets umfasst.
Verfahren nach Anspruch 11, bei dem das Ionenimplantationsgebiet des ersten Leitungstyps, das Source-Gebiet und das Drain-Gebiet gleichzeitig ausgebildet werden.
Verfahren nach einem der Ansprüche 9 bis 11, bei dem das Ausbilden der tiefen Wanne des ersten Leitungstyps nach dem Ausbilden der Wanne des zweiten Leitungstyps ausgeführt wird.
Verfahren nach einem der Ansprüche 9 bis 11, bei dem das Ausbilden der tiefen Wanne des ersten Leitungstyps vor dem Ausbilden der Wanne des zweiten Leitungstyps ausgeführt wird.
Verfahren nach einem der Ansprüche 9 bis 14, bei dem die Epitaxieschicht des zweiten Leitungstyps mit einer Dicke von ungefähr 4 μm oder weniger ausgebildet wird und die tiefe Wanne des ersten Leitungstyps so in der Epitaxieschicht des zweiten Leitungstyps ausgebildet wird, dass sie eine Dicke von ungefähr 1 μm bis ungefähr 2 μm hat.
Verfahren nach einem der Ansprüche 9 bis 15, bei dem die tiefe Wanne des ersten Leitungstyps durch Implantieren von Phosphor (P) mit einer Energie von ungefähr 1,0 MeV bis ungefähr 2,0 MeV ausgebildet wird.
Verfahren nach einem der Ansprüche 9 bis 16, bei dem das Ausbilden der tiefen Wanne des ersten Leitungstyps das Implantieren von Ionen des ersten Leitungstyps mit einer Dosis von ungefähr 1,0 × 10¹³/cm² bis ungefähr 5 × 10¹³/cm² umfasst.
Verfahren nach einem der Ansprüche 9 bis 17, ferner umfassend das Ausbilden eines Ionenimplantationsgebiets des zweiten Leitungstyps in der Wanne des zweiten Leitungstyps in einem anderen der Vielzahl von aktiven Gebieten, das an dasjenige angrenzt, in dem der Transistor ausgebildet ist.
Verfahren nach Anspruch 18, ferner umfassend: Ausbilden einer VSS-Leitung, die mit dem Ionenimplantationsgebiet des zweiten Leitungstyps und einer Gate-Elektrode und einem Source-Gebiet des Transistors verbunden ist; und Ausbilden einer Kontaktfläche, die mit einem Drain-Gebiet des Transistors verbunden ist.