DE102012108142B4 - MOS-Transistor - Google Patents

MOS-Transistor Download PDF

Info

Publication number
DE102012108142B4
DE102012108142B4 DE102012108142.5A DE102012108142A DE102012108142B4 DE 102012108142 B4 DE102012108142 B4 DE 102012108142B4 DE 102012108142 A DE102012108142 A DE 102012108142A DE 102012108142 B4 DE102012108142 B4 DE 102012108142B4
Authority
DE
Germany
Prior art keywords
region
source
mos transistor
drain
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102012108142.5A
Other languages
English (en)
Other versions
DE102012108142A1 (de
Inventor
Hsueh-Liang Chou
Chun-Wai Ng
Po-Chih Su
Ruey-Hsin Liu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102012108142A1 publication Critical patent/DE102012108142A1/de
Application granted granted Critical
Publication of DE102012108142B4 publication Critical patent/DE102012108142B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Abstract

Transistor, der aufweist: einen ersten Transistor, der ein erstes Gate, eine erste Source, einen ersten Drain und einen ersten Aufbaukontakt aufweist, wobei: der erste Aufbaukontakt und die erste Source in der Draufsicht abwechselnd ausgebildet sind; und die erste Source in einem ersten gestapelten Wallabschnitt ausgebildet ist, wobei der erste gestapelte Wallabschnitt aufweist: einen ersten Bereich mit einer ersten Leitfähigkeit, der über einem Substrat mit einer ersten Leitfähigkeit ausgebildet ist; und einen zweiten Bereich mit der ersten Leitfähigkeit, der in den ersten Bereich eingebettet ist; einen zweiten Transistor, der ein zweites Gate, eine zweite Source, einen zweiten Drain und einen zweiten Aufbaukontakt aufweist, wobei der erste Drain und der zweite Drain miteinander verbunden sind, und wobei: der zweite Aufbaukontakt und die zweite Source in der Draufsicht abwechselnd ausgebildet sind; die zweite Source in einem zweiten gestapelten Wallabschnitt ausgebildet ist, wobei der zweite gestapelte Wallabschnitt aufweist: einen dritten Bereich mit der ersten Leitfähigkeit, der über dem Substrat ausgebildet ist; und einen vierten Bereich mit der ersten Leitfähigkeit, der in dem dritten Bereich eingebettet ist; und einen Aufbauaufnahmering, der den ersten Transistor und den zweiten Transistor umgibt, dadurch gekennzeichnet, dass der Transistor weiterhin die folgenden Merkmale aufweist: einen ersten leicht dotierten Source/Drain-Bereich mit der ersten Leitfähigkeit, der angrenzend an die erste Source in dem zweiten Bereich angeordnet ist; und einen zweiten leicht dotierten Drain/Source-Bereich mit der ersten Leitfähigkeit, der angrenzend an den ersten Drain in dem Substrat ausgebildet ist, wobei der zweite leicht dotierte Drain/Source-Bereich unter dem ersten Gate angeordnet ist.

Description

  • HINTERGRUND
  • Die Erfindung geht von einem Transistor mit den Merkmalen des Oberbegriffs des Patentanspruchs 1 aus. Ähnliche Transistoren sind aus der US 6 365 932 B1 und aus der US 5 485 028 A bekannt.
  • Die Halbleiterindustrie hat aufgrund von Fortschritten bei der Integrationsdichte einer Vielzahl elektronischer Bauelemente (z. B. Transistoren, Dioden, Widerstände, Kondensatoren, usw.) ein rasches Wachstum erfahren. Die Verbesserung der Integrationsdichte ist größtenteils in dem Zusammenschrumpfen des Halbleiterprozessknotens begründet (z. B. Einschrumpfen des Prozessknotens bis unterhalb des 20 nm-Knotens). Mit dem Verkleinern der Halbleiterbauteile werden neue Technologien benötigt, um die Leistungsfähigkeit der elektronischen Bauteile von Generation zu Generation aufrecht zu erhalten. Für Starkstromanwendungen sind beispielsweise niedrige Gate-to-drain-Kapazitäten und hohe Durchbruchspannungen des Transistors wünschenswert.
  • Mit der Weiterentwicklung der Halbleitertechnologien werden heutzutage Metalloxidhalbleiterfeldeffekttransistoren (MOSFET) in weiten Bereichen der integrierten Schaltkreise verwendet. MOSFETs sind spannungsgesteuerte Bauteile. Wenn eine Steuerspannung an das Gate eines MOSFETs angelegt wird und die Steuerspannung größer als der Grenzwert des MOSFETs ist, bildet sich ein leitfähiger Kanal zwischen der Drain und der Source des MOSFETs. Dies resultiert dann, dass ein Strom zwischen der Drain und der Source des MOSFETs fließt. Andererseits wird der MOSFET dementsprechend deaktiviert, wenn die Steuerspannung geringer als ein Schwellwert des MOSFETs ist.
  • MOSFETs können in zwei Hauptkategorien unterteilt werden. Die eine sind n-Kanal-MOSFETs; die anderen sind p-MOSFETs. Aufgrund von Strukturunterschieden können MOSFETs in zwei weitere Unterkategorien unterteilt werden, nämlich Trench-Power-MOSFETs und Lateral-Power-MOSFETs.
  • Während die Prozessknoten weiter schrumpfen, sinken die physikalischen Abmessungen der MOSFETs. Die verkleinerte Struktur der MOSFETs kann zu einer Änderung der elektrischen Eigenschaften der MOSFETs aufgrund von Kurzkanaleffekten führen. Zum Beispiel wird eine kürzere Kanallänge verwendet, um den On-Widerstand zu verringern und um einen MOSFET mit niedrigem On-Widerstand zu erhalten. Jedoch kann solch eine kürzere Kanallänge den Kurzkanaleffekt verursachen. Genauer kann im Ergebnis das Risiko von Durchschlagfehlern ansteigen, wenn der Drainbereich oder der Sourcebereich des MOSFETs dichter aneinanderrücken.
  • Es ist daher die Aufgabe der Erfindung, einen gattungsgemäßen Transistor derart weiter zu entwickeln, dass das Risiko von Durchschlagfehlern minimiert wird.
  • ZUSAMMENFASSUNG
  • Diese Aufgabe wird durch einen Transistor mit den Merkmalen des Anspruchs 1 gelöst. Die abhängigen Ansprüche betreffen jeweils vorteilhafte Ausführunsgsformen.
  • Die Erfindung stellt einen Transistor bereit, der aufweist: einen ersten Transistor, der eine erste Gate, eine erste Source, einen ersten Drain und einen ersten Aufbaukontakt aufweist, wobei: der erste Aufbaukontakt und die erste Source sind in der Draufsicht abwechselnd ausgebildet; und die erste Source ist in einem ersten gestapelten Wallabschnitt ausgebildet, wobei der erste gestapelte Wallabschitt aufweist: einen ersten Abschnitt mit einer ersten Leitfähigkeit, der über einem Substrat der ersten Leitfähigkeit ausgebildet ist; und einen zweiten Bereich mit der ersten Leitfähigkeit, der in dem ersten Bereich eingebettet ist; einen zweiten Transistor, der eine zweite Gate, eine zweite Source, einen zweiten Drain und einen zweiten Aufbaukontakt aufweist, wobei der erste Drain und der zweite Drain miteinander verbunden sind, und wobei: der erste Aufbaukontakt und die zweite Drain sind in der Draufsicht abwechselnd ausgebildet, wobei die zweite Source in einem zweiten gestapelten Wallabschnitt ausgebildet ist, wobei der gestapelte Wallabschnitt aufweist: einen dritten Abschnitt mit der ersten Leitfähigkeit, der über dem Substrat ausgebildet ist; und einen vierten Abschnitt mit der ersten Leitfähigkeit, der in die dritte Region eingebettet ist; und einen Aufbauaufnahmering, der den ersten Transistor und den zweiten Transistor umgibt.
  • Der Transistor zeichnet sich dadurch aus, dass er weiterhin die folgenden Merkmale aufweist: einen ersten leicht dotierten Source/Drain-Bereich mit der ersten Leitfähigkeit, der an die erste Source in dem zweiten Bereich angrenzt; und einen zweiten leicht dotierten Drain/Source-Bereich mit der ersten Leitfähigkeit der angrenzend an den ersten Drain in dem Substrat ausgebildet ist, wobei der zweite leicht dotierte Drain/Source-Bereich unter der ersten Gate angeordnet ist.
  • Der Transistor kann darüber hinaus einen Aufbauaufnahmering mit der ersten Leitfähigkeit, der den ersten Transistor und den zweiten Transistor in dem Substrat umgibt, aufweisen.
  • Der zweite Bereich kann eine höhere Dotierungsdichte als der erste Bereich aufweisen.
  • KURZE BESCHREIBUNG DER FIGUREN
  • Für ein umfassenderes Verständnis der vorliegenden Offenbarung und deren Vorteile wird nunmehr auf die nachstehende Beschreibung in Verbindung mit den begleitenden Figuren Bezug genommen, in welchen:
  • 1 eine vereinfachte Querschnittsansicht eines MOS-Transistors mit überlagerten Wällen gemäß einer Ausführungsform veranschaulicht;
  • 2 zwei Graphen veranschaulicht, die den Unterschied in der Dotierungsdichte zwischen einem herkömmlichen MOS-Transistor mit einem p-Wall von 5 V und einem MOS-Transistor mit zwei überlagerten p-Wällen veranschaulicht;
  • 3 eine vereinfachte Querschnittsansicht eines MOS-Transistors mit überlagerten Wällen gemäß einer weiteren Ausführungsform der Erfindung veranschaulicht;
  • 4 zwei Graphen veranschaulicht, die den Unterschied in der Dotierungsdichte zwischen einem herkömmlichen MOS-Transistor mit einem p-Wall von 5 V und dem in 3 gezeigten MOS-Transistor veranschaulichen;
  • 5 eine vereinfachte Draufsicht auf eine MOS-Transistoranordnung gemäß einer Ausführungsform veranschaulicht;
  • 6 eine Querschnittsansicht der in 5 gezeigten MOS-Transistoranordnung gemäß einer Ausführungsform veranschaulicht;
  • 7 eine weitere Querschnittsansicht der in 5 gezeigten MOS-Transistoranordnung gemäß einer Ausführungsform veranschaulicht;
  • 8 eine vereinfachte Draufsicht auf die MOS-Transistoranordnung gemäß einer weiteren Ausführungsform veranschaulicht;
  • 9 eine Querschnittsansicht des in 8 gezeigten MOS-Transistoraufbaus gemäß einer Ausführungsform veranschaulicht; und
  • 10 eine weitere Querschnittsansicht des in 8 gezeigten MOS-Transistoraufbaus gemäß einer Ausführungsform veranschaulicht.
  • Übereinstimmende Bezugszeichen und Symbole in den verschiedenen Figuren betreffen grundsätzlich übereinstimmende Bestandteile, falls dies nicht anderweitig angegeben ist. Die Figuren wurden gezeichnet, um die relevanten Aspekte der verschiedenen Ausführungsformen klar zu veranschaulichen, und sie sind nicht notwendigerweise maßstabsgetreu gezeichnet.
  • GENAUE BESCHREIBUNG DER VERANSCHAULICHENDEN AUSFÜHRUNGSFORMEN
  • Die Herstellung und Verwendung der vorliegenden Ausführungsformen werden nachstehend im Detail diskutiert. Es sollte jedoch berücksichtigt werden, dass die vorliegende Offenbarung eine Vielzahl umsetzbarer erfindungsgemäßer Konzepte bereitstellt, die in einem großen Bereich bestimmter Zusammenhänge umgesetzt werden können. Die diskutierten genauen Ausführungsformen sind lediglich zur Veranschaulichung bestimmter Wege zur Herstellung und Verwendung der Ausführungsformen der Offenbarung gedacht, und sollen den Umfang der Offenbarung nicht beschränken.
  • Die vorliegende Offenbarung wird mit Bezug auf Ausführungsformen in einem bestimmten Zusammenhang, nämlich mit Bezug auf eine laterale Metalloxidhalbleiter(MOS)-Vorrichtung mit überlagerten Wällen beschrieben. Die Ausführungsformen der Offenbarung können jedoch auch auf eine Vielfalt von Halbleiterbauteilen angewendet werden.
  • Die 1 veranschaulicht eine vereinfachte Querschnittsansicht eines MOS-Transistors mit überlagerten Wällen gemäß einer Ausführungsform. Der MOS-Transistor 100 umfasst ein Substrat 102, vorzugsweise des P-Typs, einen ersten P-Typbereich 104 und einen zweiten P-Typbereich 106, die in dem Substrat 102 ausgebildet sind. Genauer ist der zweite P-Typbereich 106 in den ersten P-Typbereich 104 eingebettet.
  • Ein P+-Bereich 132 und ein erster N+-Bereich 122 sind in dem zweiten P-Typbereich 106 ausgebildet. Ein zweiter N+-Bereich 124 und ein zweiter P+-Bereich 132 sind in dem Substrat 102 ausgebildet. Wie in 1 gezeigt ist, sind der erste N+-Bereich 122 und der zweite N+-Bereich 124 auf gegenüberliegenden Seiten einer Gelelektrode 128 ausgebildet.
  • Um die Leistungsfähigkeit des MOS-Transistors 100 zu verbessern, sind zwei leicht dotierte Drain/Source(LDD)-Bereiche 126 angrenzend an ihren entsprechenden N+-Bereich (erster N+-Bereich 122 und zweiter N+-Bereich 124) ausgebildet. Gemäß einer Ausführungsform wirkt der erste N+-Bereich 122 wie ein Source-Bereich des MOS-Transistors; der zweite N+-Bereich wirkt wie ein Drain-Bereich des MOS-Transistors 100. Die LDD-Bereiche 126 wirken als Erweiterungen ihrer entsprechenden Drain-Bereiche 124 und Source-Bereiche 122. Der MOS-Transistor 100 weist weiterhin eine dielektrische Gateschicht 127 auf, und die Gateelektrode 128 ist über der dielektrischen Gateschicht 127 ausgebildet.
  • Das Substrat 102 kann aus Lithium, Silizium-Germanium, Siliziumkarbid oder dergleichen ausgebildet sein. Alternativ kann das Substrat 102 ein Silizium-auf-Isolator(SOI)-Substrat sein. Das SOI-Substrat kann eine Schicht eines Halbleitermaterials (z. B. Silizium, Germanium und dergleichen) aufweisen, das über einer Isolatorschicht (z. B. einem verdeckten Oxid und dergleichen), welches in einem Siliziumsubstrat ausgebildet ist, ausgebildet sein. Andere Substrate, die verwendet werden können, umfassen Vielschichtsubstrate, Gradientensubstrate, hybridorientierte Substrate und dergleichen.
  • Der erste P-Typbereich 104 und der zweite P-Typbereich 106 können durch das Einbringen von P-Typ-Dotiermaterial wie Bor, Gallium, Aluminium, Indium, Kombinationen dieser oder dergleichen ausgebildet werden. Alternativ können die P-Typbereiche 106 mittels eines Diffusionsprozesses ausgebildet werden. Gemäß einer Ausführungsform wird ein komplementärer 5 V Metalloxidhalbleiter(CMOS)-Prozess angewendet, um den ersten P-Typwall 104 auszubilden. Ein 1,8 V CMOS-Prozess wird angewendet, um den zweiten P-Typwall 106 auszubilden.
  • Da der zweite P-Typwall 106 in den ersten P-Typwall 104 eingebettet ist, ist die kombinierte Dotierungsdichte größer als bei konventionellen P-Wällen, die mittels eines einzigen 5 V-CMOS-Prozesses ausgebildet worden sind. Die kombinierte Dotierungsdichte der P-Wälle bewegt sich in einem Bereich von ungefähr 1017/cm3 bis ungefähr 1018/cm3. Es sollte festgehalten werden, dass der Bildungsprozess des ersten P-Typbereichs 104 und des zweiten P-Typbereichs 106 kompatibel mit den bestehenden Herstellungsprozessen für MOS-Transistoren ist. Mit anderen Worten können die in 1 gezeigten überlagerten Wälle ohne zusätzliche Herstellungsschritte gebildet werden.
  • Der erste N+-Bereich 122 wird über dem zweiten P-Typwall 106 gebildet. Gemäß einer Ausführungsform wirkt der erste N+-Bereich 122 als die Source des MOS-Transistors 100. Der Sourcebereich kann durch die Einbindung eines Dotand des n-Typs, wie Phosphor, mit einer Konzentration zwischen ungefähr 1019/cm3 und ungefähr 1020/cm3 ausgebildet werden. Wie in 1 gezeigt ist, wird der Drainbereich auf gegenüberliegenden Seiten der Source (der erste N+-Bereich 122) ausgebildet.
  • Der in 1 gezeigte P+-Bereich 132 kann Bestandteil eines P+-Aufnahmerings sein. Der P+-Aufnahmering kann die Drain- und Source-Bereiche des MOS-Transistors 100 umgeben. Somit können dort zwei P+-Bereiche 132 vorliegen, die in 1 in der Querschnittsansicht des MOS-Transistors 100 gezeigt sind. Ein erster P+-Bereich 122 ist angrenzend an den ersten N+-Bereich 122 und durch einen Isolierbereich 114 getrennt von dem ersten N+-Bereich 122 ausgebildet. Der zweite P+-Bereich 132 ist angrenzend an den zweiten N+-Bereich 124 und mittels eines weiteren Isolierabschnitts 116 getrennt von dem zweiten N+-Bereich 124 ausgebildet.
  • Der P+-Bereich 132 kann durch Einbinden eines Dotands des p-Typs wie Bor bei einer Konzentration zwischen ungefähr 1019/cm3 und ungefähr 1020/cm3 ausgebildet werden. Der P+-Bereich 132 kann mit dem p-Typaufbau (das Substrat 102) des MOS-Transistors 100 über den zweiten P-Typwall 106 und den ersten P-Typwall 104 verbunden werden. Um den Aufbaueffekt zu unterbinden kann der P+-Bereich 132 unmittelbar über den Source-Kontakt (nicht dargestellt) mit der Source 122 verbunden werden.
  • Die dielektrische Gateschicht 127 ist zwischen dem ersten N+-Bereich und dem zweiten N+-Bereich 124 ausgebildet. Die dielektrische Gateschicht 127 kann aus Siliziumoxid, Siliziumoxinitrid, Hafniumoxid, Zirkoniumoxid oder dergleichen gebildet sein.
  • Gemäß einer Ausführungsform besitzt die dielektrische Gateschicht 127 eine Dicke zwischen ungefähr 10 nm und ungefähr 20 nm (100 A und ungefähr 200 A). Auf der dielektrischen Gateschicht 127 ist eine Gateelektrode 128 ausgebildet. Die Gateelektrode 128 kann aus Polysilizium, Polysilizium-Germanium, Nickelsilizium oder einem anderen Metall, einer Metalllegierung oder dergleichen ausgebildet sein.
  • Wie in 1 gezeigt ist, können vier Isolierbereiche vorliegen, nämlich ein erster Isolierbereich 112, ein zweiter Isolierbereich 114, ein dritter Isolierbereich 116 und ein vierter Isolierbereich 118. Die Isolierbereiche werden dazu verwendet, um aktive Bereiche zu isolieren, so dass Leckströme gehindert werden, zwischen den aneinandergrenzenden aktiven Bereichen zu fließen. Der Isolierbereich (z. B. der erste Isolierbereich 112) kann auf verschiedene Weise (z. B. thermisch gewachsen, abgeschieden) und aus verschiedenen Materialien (z. B. Siliziumoxid, Siliziumnitrid) ausgebildet sein. Bei dieser Ausführungsform werden die Isolierbereiche durch eine Shallow-Trench-Isolation (STI)-Technik hergestellt.
  • 2 zeigt zwei Graphen, welche die Unterschiede in der Dotierungsdichte zwischen einem herkömmlichen MOS-Transistor mit einem 5 V p-Wall und einem MOS-Transistor mit drei überlagerten p-Wällen, wie er in 1 gezeigt ist, veranschaulichen. Die horizontale Achse der 2 repräsentiert den Abstand des Source-Bereichs (erster N+-Bereich 122) zu dem Drain-Bereich (zweiter N+-Bereich 124) des MOS-Transistors 100, der in 1 gezeigt ist. Mit anderen Worten repräsentiert der Anfangspunkt der horizontalen Achse den p-Wall-Bereich, der an die Source (den ersten N+-Bereich 122, der in 1 gezeigt ist) angrenzt. Der Endpunkt der horizontalen Achse repräsentiert den an den Drain (den zweiten N+-Bereich 124, der in 1 gezeigt ist) angrenzenden Substratbereich. Die vertikale Achse der 3 repräsentiert die Dotierungsdichte.
  • Ein Graph 202 und ein Graph 204 veranschaulichen den Unterschied der Dotierungsdichte zwischen einem herkömmlichen MOS-Transistor mit einem 5 V p-Wall und dem MOS-Transistor mit überlagerten p-Wällen. Wie in 2 gezeigt ist, ist in den Bereichen, welche die überlagerten p-Wälle aufweisen, die Dotierungsdichte des MOS-Transistors 100, der in 1 gezeigt ist, höher als diejenige des herkömmlichen MOS-Transistors. Auf der anderen Seite ist in dem Bereich ohne einen 5 V p-Wall, etwa in den Substratbereichen, die an den Drain des MOS-Transistors 100 angrenzen, die Dotierungsdichte des in 1 gezeigten MOS-Transistors 100 geringer als die des herkömmlichen MOS-Transistors, weil ein 5 V p-Wall unter dem Drain des herkömmlichen MOS-Transistors ausgebildet werden kann.
  • Gemäß einer Ausführungsform ist die Dotierungsdichte des in 2 gezeigten, herkömmlichen MOS-Transistors ungefähr einheitlich. Die Dotierdichte bewegt sich in einem Bereich zwischen ungefähr 8 × 1016/cm3 und ungefähr 6 × 1017/cm3. Im Gegensatz dazu ist die Dotierungsdichte des in 1 gezeigten MOS-Transistors 100 eine Kurve, welche in Bereichen, die an die Source angrenzen, eine höhere Dotierungsdichte, und in Bereichen, die an den Drain angrenzen, eine geringere Dotierungsdichte aufweist. Gemäß einer Ausführungsform beträgt die Dotierungsdichte des in 1 gezeigten MOS-Transistors zwischen ungefähr 8 × 1015/cm3 und ungefähr 8 × 1017/cm3. Es sollte festgehalten werden, dass der zweite P-Typwall 106 eine geringere Dotierungskonzentration im Vergleich zu dem ersten P-Typwall 104 aufweist, weil der zweite P-Typwall 106 mittels eines 1,8 V CMOS-Prozesses und der erste P-Typwall 104 mithilfe eines 5 V CMOS-Prozesses ausgebildet worden ist.
  • 2 zeigt, dass der MOS-Transistor mit überlagerten p-Wällen eine höhere Dotierungsdichte in Bereichen erreichen kann, die an die Source angrenzen. Eine solche höhere Dotierungsdichte hilft dabei, das Durchlassfenster des MOS-Transistors 100 zu verbessern. Auf diese Weise kann eine kürzere Kanallänge angewendet werden, um den Pitch- sowie den On-Widerstand des MOS-Transistors 100 weiter zu verringern.
  • Darüber hinaus veranschaulicht die 2, dass die Dotierungsdichte des Aufbaubereichs zwischen den P-Typwällen und zu dem zweiten N+-Bereich 124 des MOS-Transistors 100 geringer ist als die des herkömmlichen MOS-Transistors. Die geringere Dotierungsdichte in dem Aufbaubereich hilft dabei, den Aufbauwiderstand des MOS-Transistors 100 zu verringern. Der verringerte Aufbauwiderstand hilft dabei, zu vermeiden, dass der schädliche Aufbautransistor falsch eingeschaltet wird. Daraus resultiert, dass die Zuverlässigkeit des MOS-Transistors 100, wie die Safe Operating Area (SOA) verbessert werden können.
  • 3 veranschaulicht eine vereinfachte Querschnittsansicht des MOS-Transistors mit überlagerten Wällen gemäß einer weiteren Ausführungsform. Die Querschnittsansicht gemäß 3 ist ähnlich zu der Querschnittsansicht gemäß 4, mit der Ausnahme, dass der MOS-Transistor 300, der in 3 gezeigt ist, ein p-Typ-MOS-Transistor anstelle eines n-Typ-MOS-Transistors 100, wie er in 1 gezeigt ist, ist. Daher wurden die p-Wälle, die in 1 gezeigt sind, durch ihre entsprechenden n-Wälle 304 bzw. 306 ersetzt.
  • Die Source- und Drain-Bereiche gemäß 3 werden durch P+-Bereiche 322 bzw. 324 ersetzt. Genauso werden die Aufbaukontakte 332 durch die Verwendung von N+-Bereichen realisiert. Die genaue Struktur und der Herstellungsprozess jedes in 3 gezeigten Elementes sind ähnlich zu denen gemäß 1, so dass dies hier nicht näher diskutiert wird. Es sollte festgehalten werden, dass in 3 der 5 V n-Wall größer ist als sein entsprechender Teil, der in 1 gezeigt ist. Wie in 3 gezeigt ist, ist der 5 V n-Wall sowohl unterhalb des Source-Bereiches (P+-Bereich 322) als auch unterhalb des Drain-Bereiches (P+-Bereich 324) ausgebildet. Daher ist die Dotierungsdichte des in 3 gezeigten MOS-Transistors 300 ähnlich zu der des herkömmlichen MOS-Transistors, mit Ausnahme des Bereichs 306.
  • 4 veranschaulicht zwei Graphen, die die Unterschiede in der Dotierungsdichte zwischen einem herkömmlichen MOS-Transistor mit einem 5 V p-Wall und dem in 3 gezeigten MOS-Transistor veranschaulichen. Die horizontale Achse von 4 repräsentiert den Abstand des Source-Bereiches (P+-Bereich 322) zu dem Drain-Bereich (P+-Bereich 324) des in 3 gezeigten MOS-Transistors 300. Die vertikale Achse von 3 repräsentiert die Dotierungsdichte.
  • Ein Graph 402 und ein Graph 404 veranschaulichen den Unterschied in der Dotierungsdichte zwischen einem herkömmlichen MOS-Transistor mit einem 5 V p-Wall und dem MOS-Transistor 300 mit überlagerten n-Wällen. Wie in 4 gezeigt ist, ist in den Bereichen, die die überlagerten n-Wälle aufweisen, die Dotierungsdichte des in 3 gezeigten MOS-Transistors 300 höher als die des herkömmlichen MOS-Transistors. Andererseits weist der übrige Bereich des in 3 gezeigten MOS-Transistors 300 eine ähnliche Dotierungsdichte wie der herkömmliche MOS-Transistor auf.
  • Gemäß einer Ausführungsform ist die Dotierungsdichte eines herkömmlichen, in 4 gezeigten MOS-Transistors ungefähr gleichbleibend. Die Dotierungsdichte bewegt sich in einem Bereich zwischen ungefähr 1 × 1017/cm3 und ungefähr 6 × 1017/cm3. Im Gegensatz dazu schwankt die Dotierungsdichte des in 3 gezeigten MOS-Transistors 300 in einem größeren Bereich, welcher eine höhere Dotierungsdichte in dem Bereich, der an die Source (P+-Bereich 322) angrenzt, aufweist. Gemäß einer Ausführungsform befindet sich die Dotierungsdichte des in 3 gezeigten MOS-Transistors 300 in einem Bereich zwischen ungefähr 1 × 1017/cm3 und ungefähr 8 × 1017/cm3.
  • 4 zeigt, dass der MOS-Transistor mit den überlagerten p-Wällen eine höhere Dotierungsdichte in den Bereichen, die an die Source (P+-Bereich 322) angrenzen, erreichen kann. Solch eine höhere Dotierungsdichte hilft dabei, das Durchschlagsfenster der MOS-Transistoren 300 zu verbessern. Dabei kann eine kürzere Kanallänge angewendet werden, um den Pitch- und den On-Widerstand des MOS-Transistors 300 weiter zu verringern.
  • 5 veranschaulicht eine vereinfachte Draufsicht einer MOS-Transistoranordnung gemäß einer Ausführungsform. Die MOS-Transistoranordnung kann aus N-TypTransistoren ausgebildet sein. Die MOS-Transistoranordnung kann zwei MOS-Transistoren aufweisen, von denen jeder zwei überlagerte p-Wälle (nicht dargestellt, jedoch in 1 gezeigt) aufweist. Die MOS-Transistoren teilen sich einen Drain-Bereich, nämlich einen N+-Bereich 514. Der erste MOS-Transistor umfasst eine Gateelektrode 512, einen Source-Bereich, der aus einer Vielzahl N+-Bereiche, wie 502, 506 und 510 gebildet ist, und einen Aufbaukontakt, der durch eine Vielzahl P+-Bereiche, wie 504 und 508, gebildet ist.
  • Ebenso umfasst der zweite MOS-Transistor eine Gateelektrode 516 und einen Sourcebereich, der aus einer Vielzahl N+-Bereiche, wie 522, 526 und 530 gebildet ist. Der zweite MOS-Transistor weist weiterhin einen Aufbaukontakt auf, der aus einer Vielzahl P+-Bereiche, wie 524 und 528, gebildet ist. Es sollte festgehalten werden, dass die N+-Bereiche (z. B. der N+-Bereich 502) und die P+-Bereiche (z. B. der P+-Bereich 504) nicht maßstabsgetreu gezeichnet sind. Gemäß einer Ausführungsform beträgt das tatsächliche Verhältnis zwischen dem N+-Bereich (beispielsweise dem N+-Bereich 502) und einem angrenzenden P+-Bereich (beispielsweise dem N+-Bereich 502) zwischen ungefähr 10:1 und ungefähr 2:1.
  • Die MOS-Transistoranordnung weist weiterhin einen P+-Aufnahmering 532 auf, der den ersten MOS-Transistor und den zweiten MOS-Transistor umgibt. Der P+-Aufnahmering 532 kann mit den Sources des MOS-Transistoraufbaus verbunden werden. Der P+-Aufnahmering 532 hilft dabei, den Aufbaueffekt des MOS-Transistoraufbaus zu verringern.
  • Im Vergleich zu den traditionellen MOS-Transistoren zeigt die Draufsicht gemäß 5, dass die Source-Bereiche (z. B. die N+-Bereiche 502, 506 und 510) und die Aufbaukontakte (z. B. die P+-Bereiche 504 und 508) abwechselnd ausgebildet sind. Daraus resultiert, dass die Aufbaukontakte (z. B. der P+-Bereich 504) wesentlich näher an den Source-Bereichen (z. B. der N+-Bereich 502) angeordnet sind. Die Nähe zwischen den Aufbaukontakten und den Source-Bereichen hilft dabei, die Stromableiteffizienz des Aufbaus zu verbessern. Daraus resultiert, dass der Aufbauwiderstand verringert werden kann. Darüber hinaus hilft die Maßnahme, die Source-Bereiche und die Aufbaukontakte abwechselnd auszubilden, dabei den Pitch des MOS-Transistors zu verringern.
  • 6 veranschaulicht eine Querschnittsansicht der in 5 gemäß einer Ausführungsform gezeigten MOS-Transistoranordnung. Der Querschnitt verläuft entlang der in 5 gezeigten Linie A-A'. Der erste MOS-Transistor und der zweite MOS-Transistor teilen sich denselben Drain (N+-Bereich 514). Zusätzlich sind der erste MOS-Transistor und der zweite MOS-Transistor symmetrisch zu dem Drain (N+-Bereich 514) angeordnet. Jeder MOS-Transistor weist eine zu der in 1 gezeigten ähnliche Struktur auf und wird somit an dieser Stelle nicht diskutiert, um Wiederholungen zu vermeiden.
  • 7 veranschaulicht eine andere Querschnittsansicht der in 5 gemäß einer Ausführungsform gezeigten MOS-Transistoranordnung. Die Querschnittsansicht verläuft entlang der in 5 gezeigten Linie W-W'. Die Querschnittsansicht gemäß 7 ähnelt der gemäß 6, mit der Ausnahme, dass die N+-Bereiche 502 und 522 durch P+-Bereiche 508 und 528 ersetzt sind. Wie zuvor mit Bezug auf 5 bereits beschrieben wurde, wirken die P+-Bereiche 508 und 528 als Aufbaukontakte. Indem Aufbaukontakte angrenzend an die N+-Bereiche 502 und 522 (jeweils nicht dargestellt, jedoch in 5 gezeigt) angeordnet werden, kann im Ergebnis die Stromableiteffizienz des Aufbaus verbessert werden.
  • 8 veranschaulicht eine vereinfachte Draufsicht der MOS-Transistoranordnung gemäß einer anderen Ausführungsform. Die in 8 gezeigte MOS-Transistoranordnung kann aus P-Typtransistoren ausgebildet sein. Die MOS-Transistoranordnung kann zwei MOS-Transistoren aufweisen, von denen jeder zwei überlagerte n-Wälle (nicht dargestellt, jedoch in
  • 3 gezeigt) aufweist. Die MOS-Transistoren teilen sich einen Drain-Bereich, nämlich einen P+-Bereich 814.
  • Der erste MOS-Transistor umfasst eine Gateelektrode 812, einen Source-Bereich, der aus einer Vielzahl P+-Bereiche, wie 804 und 808 ausgebildet ist, und einen Aufbaukontakt, der aus einer Vielzahl N+-Bereiche wie 802, 806 und 807, ausgebildet ist. Ebenso umfasst der zweite MOS-Transistor eine Gateelektrode 816, einen Source-Bereich, der aus einer Vielzahl P+-Bereiche, wie 824 und 828, ausgebildet ist, und einen Aufbaukontakt, der aus einer Vielzahl N+-Bereiche, wie 822, 826 und 830 ausgebildet ist. Es sollte festgehalten werden, dass die N+-Bereiche (z. B. der N+-Bereich 802) und die P+-Bereiche (z. B. der P+-Bereich 804) nicht maßstabsgetreu gezeichnet sind. Das tatsächliche Verhältnis der Abmessungen zwischen einem N+-Bereich und seinem angrenzenden P+-Bereich beträgt zwischen ungefähr 1:2 und ungefähr 1:10.
  • Die MOS-Transistoranordnung weist weiterhin einen N+-Aufnahmering 832 auf, der den ersten MOS-Transistor und den zweiten MOS-Transistor umgibt. Der N+-Aufnahmering 832 kann mit einem Hochspannungspotential (nicht dargestellt) der MOS-Transistoranordnung verbunden sein. Der N+-Aufnahmering 832 hilft dabei, den Aufbaueffekt der MOS-Transistoranordnung zu verringern.
  • Ähnlich zu der in 8 gezeigten Struktur sind die Source-Bereiche (z. B. die P+-Bereiche 804 und 808) und die Aufbaukontakte (z. B. die N+-Bereiche 802, 806 und 808) abwechselnd ausgebildet. Daraus resultiert, dass die Aufbaukontakte wesentlich näher an den Source-Bereichen angeordnet sind. Die Nähe zwischen den Aufbaukontakten und den Source-Bereichen hilft dabei, die Stromableiteffizienz des Aufbaus zu verbessern. Daraus resultiert, dass der Aufbauwiderstand verringert werden kann. Zusätzlich hilft der Umstand, dass die Source-Bereiche und die Aufbaukontakte abwechselnd ausgebildet sind, dabei, den Pitch des MOS-Transistors zu verringern.
  • 9 veranschaulicht eine Querschnittsansicht der in 8 gemäß einer Ausführungsform gezeigten MOS-Transistoranordnung. Die Querschnittsansicht verläuft entlang der in 8 gezeigten Linie A-A'. Der erste MOS-Transistor und der zweite MOS-Transistor teilen sich denselben Drain. Zusätzlich sind der erste MOS-Transistor und der zweite MOS-Transistor symmetrisch in Bezug auf den Drain (P+-Bereich 814) angeordnet. Jeder MOS-Transistor weist eine zu der in 3 gezeigten ähnliche Struktur auf und wird daher nicht weiter diskutiert, um Wiederholungen zu vermeiden.
  • 10 veranschaulicht eine weitere Querschnittsansicht der in 8 gemäß einer Ausführungsform gezeigten MOS-Transistoranordnung. Die Querschnittsansicht verläuft entlang der in 8 gezeigten Linie B-B'. Die Querschnittsansicht von 10 ähnelt der von 9, mit der Ausnahme, dass die N+-Bereiche 802 und 822 sich durch P+-Bereich 808 und 828 ersetzt sind, und werden daher an dieser Stelle nicht weiter diskutiert.
  • Obwohl Ausführungsformen der vorliegenden Offenbarung und deren Vorteile im Detail beschrieben worden sind, sollte verstanden werden, dass verschiedene Änderungen, Ersetzungen und Abwandlungen davon durchgeführt werden können, ohne dass dadurch vom Gegenstand der Offenbarung, wie er in den anhängenden Ansprüchen angegeben ist, abgewichen wird.

Claims (3)

  1. Transistor, der aufweist: einen ersten Transistor, der ein erstes Gate, eine erste Source, einen ersten Drain und einen ersten Aufbaukontakt aufweist, wobei: der erste Aufbaukontakt und die erste Source in der Draufsicht abwechselnd ausgebildet sind; und die erste Source in einem ersten gestapelten Wallabschnitt ausgebildet ist, wobei der erste gestapelte Wallabschnitt aufweist: einen ersten Bereich mit einer ersten Leitfähigkeit, der über einem Substrat mit einer ersten Leitfähigkeit ausgebildet ist; und einen zweiten Bereich mit der ersten Leitfähigkeit, der in den ersten Bereich eingebettet ist; einen zweiten Transistor, der ein zweites Gate, eine zweite Source, einen zweiten Drain und einen zweiten Aufbaukontakt aufweist, wobei der erste Drain und der zweite Drain miteinander verbunden sind, und wobei: der zweite Aufbaukontakt und die zweite Source in der Draufsicht abwechselnd ausgebildet sind; die zweite Source in einem zweiten gestapelten Wallabschnitt ausgebildet ist, wobei der zweite gestapelte Wallabschnitt aufweist: einen dritten Bereich mit der ersten Leitfähigkeit, der über dem Substrat ausgebildet ist; und einen vierten Bereich mit der ersten Leitfähigkeit, der in dem dritten Bereich eingebettet ist; und einen Aufbauaufnahmering, der den ersten Transistor und den zweiten Transistor umgibt, dadurch gekennzeichnet, dass der Transistor weiterhin die folgenden Merkmale aufweist: einen ersten leicht dotierten Source/Drain-Bereich mit der ersten Leitfähigkeit, der angrenzend an die erste Source in dem zweiten Bereich angeordnet ist; und einen zweiten leicht dotierten Drain/Source-Bereich mit der ersten Leitfähigkeit, der angrenzend an den ersten Drain in dem Substrat ausgebildet ist, wobei der zweite leicht dotierte Drain/Source-Bereich unter dem ersten Gate angeordnet ist.
  2. Transistor nach Anspruch 1, der weiterhin aufweist: einen Aufbauaufnahmering mit der ersten Leitfähigkeit, der den ersten Transistor und den zweiten Transistor in dem Substrat umgibt.
  3. Transistor nach Anspruch 1 oder 2, bei dem der zweite Bereich eine höhere Dotierungsdichte als der erste Bereich aufweist.
DE102012108142.5A 2012-07-03 2012-09-03 MOS-Transistor Active DE102012108142B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/541,539 2012-07-03
US13/541,539 US9653459B2 (en) 2012-07-03 2012-07-03 MOSFET having source region formed in a double wells region

Publications (2)

Publication Number Publication Date
DE102012108142A1 DE102012108142A1 (de) 2014-01-09
DE102012108142B4 true DE102012108142B4 (de) 2017-01-26

Family

ID=49780614

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102012108142.5A Active DE102012108142B4 (de) 2012-07-03 2012-09-03 MOS-Transistor

Country Status (3)

Country Link
US (3) US9653459B2 (de)
CN (1) CN103531629B (de)
DE (1) DE102012108142B4 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102177431B1 (ko) * 2014-12-23 2020-11-11 주식회사 키 파운드리 반도체 소자
US9831340B2 (en) * 2016-02-05 2017-11-28 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and associated fabricating method
US10090309B1 (en) * 2017-04-27 2018-10-02 Ememory Technology Inc. Nonvolatile memory cell capable of improving program performance
US10453836B2 (en) * 2017-08-17 2019-10-22 Globalfoundries Singapore Pte. Ltd. High holding high voltage (HHHV) FET for ESD protection with modified source and method for producing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5485028A (en) * 1988-10-03 1996-01-16 Kabushiki Kaisha Toshiba Semiconductor device having a single crystal semiconductor layer formed on an insulating film
US6365932B1 (en) * 1999-08-20 2002-04-02 Denso Corporation Power MOS transistor

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5072268A (en) * 1991-03-12 1991-12-10 Power Integrations, Inc. MOS gated bipolar transistor
US5371394A (en) * 1993-11-15 1994-12-06 Motorola, Inc. Double implanted laterally diffused MOS device and method thereof
TW315520B (en) * 1996-05-31 1997-09-11 Chong So Koon Novel MOSFET termination design and core cell configuration to increase breakdown voltage and to improved device ruggedness
US6117738A (en) * 1998-11-20 2000-09-12 United Microelectronics Corp. Method for fabricating a high-bias semiconductor device
US6489653B2 (en) * 1999-12-27 2002-12-03 Kabushiki Kaisha Toshiba Lateral high-breakdown-voltage transistor
US6392274B1 (en) * 2000-04-04 2002-05-21 United Microelectronics Corp. High-voltage metal-oxide-semiconductor transistor
SE518797C2 (sv) * 2000-07-19 2002-11-19 Ericsson Telefon Ab L M Effekt-LDMOS-transistor innefattande ett flertal parallellkopplade transistorsegment med olika tröskelspänningar
US7719054B2 (en) * 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
US7838937B1 (en) * 2005-09-23 2010-11-23 Cypress Semiconductor Corporation Circuits providing ESD protection to high voltage laterally diffused metal oxide semiconductor (LDMOS) transistors
US7888767B2 (en) * 2006-07-21 2011-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Structures of high-voltage MOS devices with improved electrical performance
US7476591B2 (en) * 2006-10-13 2009-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral power MOSFET with high breakdown voltage and low on-resistance
US7602037B2 (en) * 2007-03-28 2009-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage semiconductor devices and methods for fabricating the same
US7723785B2 (en) * 2007-07-31 2010-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. High performance power MOS structure
JP4595002B2 (ja) * 2008-07-09 2010-12-08 株式会社東芝 半導体装置
US7906810B2 (en) * 2008-08-06 2011-03-15 United Microelectronics Corp. LDMOS device for ESD protection circuit
US8026549B2 (en) * 2008-10-31 2011-09-27 United Microelectronics Corp. LDMOS with N-type isolation ring and method of fabricating the same
US8507988B2 (en) * 2009-10-02 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage devices, systems, and methods for forming the high voltage devices
US8575702B2 (en) * 2009-11-27 2013-11-05 Magnachip Semiconductor, Ltd. Semiconductor device and method for fabricating semiconductor device
CN102222620A (zh) 2011-06-23 2011-10-19 上海集成电路研发中心有限公司 一种有效收集衬底电流的ldmos制备方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5485028A (en) * 1988-10-03 1996-01-16 Kabushiki Kaisha Toshiba Semiconductor device having a single crystal semiconductor layer formed on an insulating film
US6365932B1 (en) * 1999-08-20 2002-04-02 Denso Corporation Power MOS transistor

Also Published As

Publication number Publication date
US20140008724A1 (en) 2014-01-09
US9653459B2 (en) 2017-05-16
US20200006489A1 (en) 2020-01-02
CN103531629A (zh) 2014-01-22
CN103531629B (zh) 2017-03-01
US20170250252A1 (en) 2017-08-31
DE102012108142A1 (de) 2014-01-09

Similar Documents

Publication Publication Date Title
DE3122768C2 (de)
DE19848828C2 (de) Halbleiterbauelement mit kleiner Durchlaßspannung und hoher Sperrfähigkeit
DE19539541B4 (de) Lateraler Trench-MISFET und Verfahren zu seiner Herstellung
DE60033271T2 (de) Laterales dünnfilm-silizium-auf-isolator-(soi)-pmos-bauelement mit drain-ausdehnungszone
DE102013007685B4 (de) Siliziumkarbid-halbleiterbauelement und verfahren zu dessen herstellung
DE102013101113B4 (de) Leistungs-MOS-Transistor und Verfahren zu dessen Herstellung
DE69736529T2 (de) Halbleiteranordnung für hochspannung
DE102005018378B4 (de) Halbleitervorrichtung der Bauart mit dielektrischer Isolierung
DE102008051245B4 (de) Hochvolttransistor mit hoher Stromtragfähigkeit und Verfahren zur Herstellung
DE2611338C3 (de) Feldeffekttransistor mit sehr kurzer Kanallange
DE102008000660A1 (de) Siliziumkarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE19818300C1 (de) Lateraler Hochvolt-Seitenwandtransistor
DE102008056206A1 (de) Halbleitervorrichtung und Verfahren zu deren Fertigung
DE112016007257T5 (de) Siliziumcarbid-Halbleitervorrichtung
DE3440674A1 (de) Feldeffekt-transistor
DE102012108142B4 (de) MOS-Transistor
DE102013215378B4 (de) Lateraler Hochspannungstransistor und Verfahren zu seiner Herstellung
DE2059072A1 (de) Halbleiter-Einrichtung
DE112018002359T5 (de) Halbleiterbauteil
DE10249009A1 (de) Halbleitervorrichtung
DE102020123254A1 (de) Halbleitervorrichtung
DE112014005020T5 (de) Zener-Diode
DE102004002181B4 (de) Integrierter Transistor, insbesondere für Spannungen größer 40 Volt, und Herstellungsverfahren
DE112017005931T5 (de) Vertikaler feldeffekttransistor mit frontseitigen source- und drain-kontakten
DE102021134457A1 (de) Verfahren und strukturen zum kontaktieren des abschirmleiters in einer halbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final