JPH11332089A - 過電圧の保護回路 - Google Patents

過電圧の保護回路

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JPH11332089A
JPH11332089A JP13388698A JP13388698A JPH11332089A JP H11332089 A JPH11332089 A JP H11332089A JP 13388698 A JP13388698 A JP 13388698A JP 13388698 A JP13388698 A JP 13388698A JP H11332089 A JPH11332089 A JP H11332089A
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Abstract

(57)【要約】 【課題】 集積エリアの有効利用等が行え、簡易な構成
でサージ電圧等の急激な電圧変化から被保護回路を保護
する過電圧の保護回路の提供。 【解決手段】 ＭＯＳＦＥＴ２１は、サージにより電源
電圧が急激に変化する場合に、サージ電流を逃がすもの
である。このＭＯＳＦＥＴ２１は、ｐ型ウエル１２をゲ
ート電極Ｇに接続させている。このような外部接続によ
り、ＭＯＳＦＥＴ２１内には、ドレインＤ、ｐ型ウエル
１２、およびソースＳからなる本来のＭＯＳＦＥＴが形
成される他に、ｎ型の基板１１、ｐ型ウエル１２、およ
びｎ型領域のソースＳによって縦型からなるｎｐｎ型の
トランジスタ２２が形成され、ｎ型領域のドレインＤ、
ｐ型ウエル１２、およびｎ型領域のソースＳによってｎ
ｐｎ型のトランジス２３が形成される。これにより、上
記のサージ電流をトランジスタ２２、２３でバイパスで
きる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、安定化電源の出力
回路や半導体集積回路の電源部などに並列に接続され、
サージなどに起因して電源電圧が急激に上昇したとき
に、この急激な電圧による電荷を逃がすようにした過電
圧の保護回路に関する。
【０００２】
【従来の技術】従来、この種の保護回路としては、図７
に示すようなものが知られている。この保護回路は、図
７に示すように、ＭＯＳＦＥＴ１のソースが電源端子２
に接続され、この電源端子２には直流電圧ＶＤＤが供給
されている。ＭＯＳＦＥＴ１のドレインは、抵抗４を介
して接地端子３に接続されている。
【０００３】電源端子２と接地端子３との間には、抵抗
５とコンデンサ６とが直列に接続され、その両者の共通
接続点がＭＯＳＦＥＴ１のゲートに接続されている。さ
らに、電源端子２と接地端子３との間にはＭＯＳＦＥＴ
７が接続され、ＭＯＳＦＥＴ７のゲートはＭＯＳＦＥＴ
１のドレインに接続されている。
【０００４】次に、ＭＯＳＦＥＴ７の内部構造につい
て、図８を参照して説明する。ＭＯＳＦＥＴ７は、図８
に示すように、ｎ型シリコン半導体からなる基板１１内
の上部側にｐ型ウエル１２が形成され、このｐ型ウエル
１２の上面の中央には所定形状の絶縁膜１３が形成さ
れ、この絶縁膜１３の上面にゲート電極Ｇが取付けられ
ている。ｐ型ウエル１２内の上面側の左右の位置には、
ｎ型領域からなるソースＳとドレインＤとが形成されて
いる。ドレインＤには直流電圧ＶＤＤが供給され、ソー
スＳは接地されている。ｐ型ウエル１２内の上面側の一
部には、ｐ型領域からなる接続部１４が設けられ、ｐ型
ウエル１２がこの接続部１４を介してソースＳに接続さ
れている。また、基板１１の上面側の一部に接続部１６
が設けられ、この接続部１６には直流電圧ＶＤＤが供給
されている。
【０００５】次に、このような構成からなる保護回路の
動作について説明する。まず、通常時の場合、すなわち
電源端子２と接地端子３との間に印加される電源電圧が
変動しない場合には、ＭＯＳＦＥＴ１は非導通状態であ
る。このため、ＭＯＳＦＥＴ７のゲートは０ボルトとな
るので、ＭＯＳＦＥＴ７は非導通状態となる。
【０００６】一方、ＥＳＤサージなどが発生して電源電
圧が急激に上昇する場合には、抵抗５の抵抗値とコンデ
ンサ６の静電容量により定まる時定数により、ＭＯＳＦ
ＥＴ１のゲート電圧がソース電圧より低くなり、ＭＯＳ
ＦＥＴ１が導通状態になる。このＭＯＳＦＥＴ１の導通
によりＭＯＳＦＥＴ７のゲートとソース間に電圧が発生
するので、ＭＯＳＦＥＴ７は導通状態になり、そのサー
ジによる電荷が接地点に逃がされる。
【０００７】このとき、ＭＯＳＦＥＴ７の内部のおける
サージ電流は、図８に示すように、ドレインＤからソー
スＳに向けてゲート電極Ｇの真下のｐ型ウエル１２の表
面だけを流れることなる。
【０００８】
【発明が解決しようとする課題】このため、サージ電圧
が大きな場合には、Ｗ／Ｌ比（ゲート幅、ゲート長の比
率）の十分に大きなものを使用しなくてはＭＯＳＦＥＴ
７を破損してしまう懸念がある。このため、そのＭＯＳ
ＦＥＴを製造する際には、ＭＯＳＦＥＴを構成する半導
体集積回路中のＷ／Ｌ比を十分に大きく設定し、占有エ
リアを十分に大きく設定する必要がある。
【０００９】そこで、本発明の目的は、集積エリアの有
効利用等が図れ、かつ、簡易な構成でサージ電圧等の急
激な電圧変化から被保護回路を保護するようにした過電
圧の保護回路を提供することにある。
【００１０】
【課題を解決するための手段】上記の課題を解決し、本
発明の目的を達成するために、請求項１に記載の発明
は、供給された直流電圧に電圧変化が生じたときに、そ
の電圧変化による電荷を集積回路化されたＭＯＳＦＥＴ
により逃がすようにした過電圧の保護回路において、前
記ＭＯＳＦＥＴは、ゲート電極とボディ部とを電気的に
接続するようにした。
【００１１】請求項２に記載の発明は、請求項１に記載
の過電圧の保護回路において、前記ＭＯＳＦＥＴは、前
記ゲート電極を少なくとも２つ設け、この各ゲート電極
に供給される電圧により電流制御できるように、前記ボ
ディ部内には前記各ゲート電極に関連してドレイン領域
とソース領域とをそれぞれ形成するようにした。
【００１２】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しつつ説明する。図１は、本発明
の第１実施形態の保護回路の回路図である。図２は、図
１に示すＭＯＳＦＥＴ９の内部構造を示す断面図であ
る。
【００１３】第１実施形態は、図７に示すＭＯＳＦＥＴ
７に代えて、図１に示すように、電源端子２と接地端子
３の間に、ＭＯＳＦＥＴ２１を接続するようにし、この
ＭＯＳＦＥＴ２１は、図１および図２に示すように、自
己のゲート電極Ｇとｐ型ウエル１２とを電気的に外部で
接続するようにしたものである。すなわち、従来は、図
８に示すように、ｐ型ウエル１２はソースＳに接続さ
れ、このソースＳを接地させていたが、この第１実施形
態では、図２に示すように、ｐ型ウエル１２を接続部１
４、１５を介してゲート電極Ｇに接続させ、このゲート
電極ＧをＭＯＳＦＥＴ１のドレインに接続させるように
した。なお、ｐ型ウエル１２のように基板１１に形成さ
せたウエルは、請求項１に記載の発明のボディ部に相当
するものである。
【００１４】このような外部接続を行うことにより、Ｍ
ＯＳＦＥＴ２１内には、図２に示すように、ドレイン
Ｄ、ｐ型ウエル１２、およびソースＳによって形成され
た本来のＭＯＳＦＥＴの他に、ｎ型の基板１１、ｐ型ウ
エル１２、およびｎ型領域のソースＳによって縦型から
なるｎｐｎ型のトランジスタ２２が形成されるととも
に、ｎ型領域のドレインＤ、ｐ型ウエル１２、およびｎ
型領域のソースＳによってｎｐｎ型のトランジス２３が
形成される。
【００１５】従って、このような構造からなるＭＯＳＦ
ＥＴ２１は、本来のＭＯＳＦＥＴ２１に対し、トランジ
スタ２２およびトランジスタ２３が並列に接続されたも
のと等価になり、この点を考慮した図１の等価回路は図
３に示すようになる。なお、トランジスタ２３の表記が
一般的でないのは、ドレインＤ側の領域の不純物の濃度
と、ソースＳ側の不純物の濃度が同じため、形成される
トランジスタのエミッタあるいはコレクタが特定できな
いからである。
【００１６】第１実施形態の他の部分の構成は、図７の
保護回路と同様であるので、同一部分には同一符号を付
してその説明は省略する。ただし、図１に示す各素子の
値は、例えば、抵抗４は１ＫΩ、抵抗５は２０ＫΩ、コ
ンデンサ６は２ｐＦとする。また、抵抗４は可変できる
ようにしても良い。
【００１７】次に、このような構成からなる第１実施形
態の動作について、図１〜図３を参照して説明する。ま
ず、通常時の場合には、ＭＯＳＦＥＴ１は非導通状態の
ため、トランジスタ２２、２３、およびＭＯＳＦＥＴ２
１は、いずれも非導通状態となる。
【００１８】一方、ＥＳＤサージなどが発生して電源電
圧が急激に上昇する場合には、抵抗５の抵抗値とコンデ
ンサ６の静電容量により定まる時定数により、ＭＯＳＦ
ＥＴ１のゲート電圧がソース電圧より低くなり、ＭＯＳ
ＦＥＴ１が導通状態になる。このＭＯＳＦＥＴ１の導通
により、トランジスタ２２、２３の各ベースにはベース
電流が流れるとともに、ＭＯＳＦＥＴ２１のゲートとソ
ース間に電圧が発生する。このため、トランジスタ２
２、２３、およびＭＯＳＦＥＴ２１は、いずれも導通状
態となるので、そのサージ電流は、ＭＯＳＦＥＴ２１の
他に、トランジスタ２２、２３によりバイパスされて、
接地点に逃がされる。
【００１９】さらに、そのサージ電流の流路は、図２に
示すように、ｐ型ウエル１２の表面側に面的に形成され
る本来のもののみならず、トランジスタ２２、２３によ
って、ｐ型ウエル１２の内部や基板１１の内部に３次元
的に形成される。このため、サージ電流を十分に流すこ
とができる。
【００２０】以上説明したように、この第１実施形態で
は、電源端子２と接地端子３の間に、ＭＯＳＦＥＴ２１
を接続するようにし、このＭＯＳＦＥＴ２１は、自己の
ゲート電極Ｇとｐ型ウエル１２とを電気的に外部で接続
することにより、ＭＯＳＦＥＴ２１内にトランジスタ２
２、２３が形成されるようにした。このため、簡易な構
成により、サージ電流をバイパスする経路が確保でき、
これによりＭＯＳＦＥＴ２１のサイズを小さくしたり、
または十分にサージ電流を流すことができる保護回路を
実現できる。
【００２１】次に、本発明の第２実施形態について、図
４及び図５を参照して説明する。第１実施形態では、Ｍ
ＯＳＦＥＴ２１は、図２に示すようにゲート電極Ｇを１
つから構成したが、この第２実施形態では、図４および
図５に示すように、２つのゲート電極Ｇ１、Ｇ２を設け
たＭＯＳＦＥＴ３１とした。
【００２２】すなわち、この第２実施形態にかかるＭＯ
ＳＦＥＴ３１は、図４および図５に示すように、ｐ型ウ
エル１２の上面に、絶縁膜１３、１３を介して２つのゲ
ート電極Ｇ１、Ｇ２を所定間隔をおいて並行に設け、そ
のゲート電極Ｇ１、Ｇ２の端部同士を接続するようにし
た。そして、ｐ型ウエル１２内の上面側の中央には、２
つのゲート電極Ｇ１、Ｇ２に共通のｎ型領域からなるド
レインＤを形成するとともに、その左右（外側）には、
ｎ型領域からなるソースＳ１、Ｓ２を形成するようにし
た。さらに、ｐ型ウエル１２は接続部１４、１５を介し
てゲート電極Ｇ１、２に接続させ、このゲート電極Ｇ
１、Ｇ２をＭＯＳＦＥＴ１のドレインに接続させるよう
にした。
【００２３】このような構成からなる第２実施形態で
は、ＭＯＳＦＥＴ３１内に、図４に示すように、ドレイ
ンＤ、ｐ型ウエル１２、およびソースＳ１により、か
つ、ドレインＤ、ｐ型ウエル１２、およびソースＳ２に
よって本来のＭＯＳＦＥＴが構成される。さらに、その
本来のＭＯＳＦＥＴの他に、ｎ型の基板１１、ｐ型ウエ
ル１２、およびｎ型領域のソースＳ１によって縦型から
なるｎｐｎ型のトランジスタ３２が形成されるととも
に、ｎ型の基板１１、ｐ型ウエル１２、およびｎ型領域
のソースＳ２によって縦型からなるｎｐｎ型のトランジ
スタ３３が形成され、かつ、ｎ型領域のドレインＤ、ｐ
型ウエル１２、およびｎ型領域のソースＳ１によって横
型からなるｎｐｎ型のトランジス３４が形成されるとと
もに、ｎ型領域のドレインＤ、ｐ型ウエル１２、および
ｎ型領域のソースＳ２によって横型からなるｎｐｎ型の
トランジス３５が形成される。
【００２４】このため、第２実施形態では、サージ電流
のバイパス容量を十分に確保できるので、第１実施形態
に比べてさらに十分なサージ電流を流すことができる。
次に、本発明の第３実施形態について、図６を参照して
説明する。
【００２５】第１実施形態では、図１に示すように、電
源電圧が急激に上昇した場合に、ＭＯＳＦＥＴ２１を導
通状態にさせる回路として、ＭＯＳＦＥＴ１などで構成
したが、第３実施形態は、図６に示すように、その回路
をコンデンサ４１と抵抗４２の回路に置き換えたもので
ある。
【００２６】すなわち、図６に示すように、コンデンサ
４１の一端を電源端子２に接続するとともに、コンデン
サ４１の他端をＭＯＳＦＥＴ２１のゲートに接続させて
いる。さらに、抵抗４２の一端をＭＯＳＦＥＴ２１のゲ
ートに接続させ、抵抗４２の他端を接地するようにし
た。
【００２７】このように第３実施形態は構成するので、
第１実施形態に比較して極めて簡易な構成となる。
【００２８】
【発明の効果】以上説明したように、請求項１に係る発
明では、ＭＯＳＦＥＴが、自己のゲート電極とボディと
を電気的に接続するように、サージ電流のバイパス経路
が形成されるようにしたので、集積エリアの有効利用等
が図れ、かつ、簡易な構成でサージ電圧等の急激な電圧
変化から被保護回路を保護することができる。
【００２９】請求項２に係る発明では、請求項１の発明
において、ＭＯＳＦＥＴを、ゲート電極を少なくとも２
つ設け、この各ゲート電極に供給される電圧により電流
制御できるように、ボディ内には各ゲート電極に関連し
てドレイン領域とソース領域とをそれぞれ形成するよう
にしたので、サージ電流を流すバイパス経路の容量を十
分に確保できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の構成を示す回路図であ
る。
【図２】図１に示すＭＯＳＦＥＴ２１の内部構造を示す
断面図である。
【図３】図１に示す回路の等価回路である。
【図４】本発明の第２実施形態の要部の内部構造を示す
断面図である。
【図５】図４の構造の平面図である。
【図６】本発明の第３実施形態の構成を示す回路図であ
る。
【図７】従来装置の構成を示す回路図である。
【図８】図７に示すＭＯＳＦＥＴ７の内部構造を示す断
面図である。
【符号の説明】
Ｄ ドレイン Ｇ ゲート電極 Ｓ ソース １、２１、３１ ＭＯＳＦＥＴ ２ 電源端子 ３ 接地端子 ４、５、４２ 抵抗 ６、４１ コンデンサ １２ ｐ型ウエル（ボディ部） ２２、２３ トランジスタ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 供給された直流電圧に電圧変化が生じた
    ときに、その電圧変化による電荷を集積回路化されたＭ
    ＯＳＦＥＴにより逃がすようにした過電圧の保護回路に
    おいて、 前記ＭＯＳＦＥＴは、ゲート電極とボディ部とを電気的
    に接続することを特徴とする過電圧の保護回路。
  2. 【請求項２】 前記ＭＯＳＦＥＴは、前記ゲート電極を
    少なくとも２つ設け、この各ゲート電極に供給される電
    圧により電流制御できるように、前記ボディ部内には前
    記各ゲート電極に関連してドレイン領域とソース領域と
    をそれぞれ形成することを特徴とする請求項１に記載の
    過電圧の保護回路。
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