JP2016517629A - スナップバッククランプ回路を較正し、動作するためのデバイスおよび方法 - Google Patents

スナップバッククランプ回路を較正し、動作するためのデバイスおよび方法 Download PDF

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Abstract

デバイスは、トリガ電圧レベルを超える電源電圧に応答して電源電圧をクランプするように構成されたスナップバッククランプ回路を含む。少なくとも１つの実施形態では、スナップバッククランプ回路は、クランプトランジスタと、トリガ電圧レベルを較正するための制御信号に応答するプログラム可能な抵抗部分とを含む。代替的には、または加えて、スナップバッククランプ回路は、クランプトランジスタのゲート端子をバイアスすることによってトリガ電圧レベルを較正するように構成されたプログラム可能なバイアスデバイスを含むことができる。別の特定の実施形態では、スナップバッククランプ回路を較正する方法が開示される。別の特定の実施形態では、集積回路を動作させる方法が開示される。

Description

米国特許法第１１９条に基づく優先権の主張
[0001] 本出願は、その全体が参照により本明細書に組み込まれる２０１３年３月１１日に出願された米国特許出願第１３／７９４，２６８号の利益を主張するものである。
[0002] 本開示は、全体的には、電子デバイスに関し、より具体的には、スナップバッククランプ回路を含む電子デバイスに関する。
[0003] 技術の進歩は、より小さく、より強力な電子デバイスをもたらした。たとえば、現在、小型で、軽量で、ユーザによって容易に搬送され得る、携帯ワイヤレス電話と、携帯情報端末（ＰＤＡ）と、ページングデバイスとを含む、様々な携帯電子デバイスが存在する。セルラ電話およびワイヤレスインターネットプロトコル（ＩＰ）電話のような特定の電子デバイスは、ワイヤレスネットワークを介して、音声と、データパケットとを通信することができる。さらに、多くのそのような電子デバイスは、その中に組み込まれている他のタイプのデバイスを含む。たとえば、ワイヤレス電話は、また、デジタルスチルカメラと、デジタルビデオカメラと、デジタルレコーダと、オーディオファイルプレーヤとを含むことができる。また、ワイヤレス電話は、インターネットにアクセスするために使用され得るウェブブラウザアプリケーションのようなソフトウェアアプリケーションを含む、実行可能な命令を処理することができる。そのように、ワイヤレス電話および他の電子デバイスは、集積回路を使用して実現され得る重要なコンピューティング能力を含むことができる。
[0004] 電子デバイスに関連付けられた電源電圧の変動は、電子デバイスを損傷する、または電子デバイスの動作を変更する可能性がある。たとえば、電源電圧に関連付けられた「グリッチ（glitch）」は、集積回路のような電子デバイスの構成要素を潜在的に破損する可能性がある電源電圧の「スパイク」を引き起こす可能性がある。別の例として、静電放電（ＥＳＤ）は、物体または人から電子デバイスへの電荷の移動に起因して発生する可能性がある。ＥＳＤは、集積回路の動作をひどく変化させる可能性があり、または、（たとえば、集積回路のトランジスタのゲート酸化層を破損することによって）集積回路に損傷を引き起こす可能性があり、それによって、集積回路を利用する電子デバイスに損傷を与える。
[0005] 特定のデバイスは、トリガ電圧レベルを超える電源電圧に応答して、電源電圧を「クランプ」することによって、特定の動作範囲内に電源電圧を維持するために、クランプ回路を利用することができる。たとえば、「大きなＦＥＴ」クランプ回路のような電界効果トランジスタ（ＦＥＴ）クランプ回路は、トリガ電圧レベルを超える電源電圧に応答して、導電性になることができ、電流を分散させることができる。しかしながら、大きなＦＥＴクランプ回路は、遅い応答時間に関連付けられ得、したがって、特定の用途での電源グリッチ保護に適していない可能性がある。クランプ回路の別の例として、「スナップバック」クランプ回路は、スナップバッククランプ回路に関連付けられたトリガ電圧レベルを超える電源電圧に応答して、電流を分散させるために、ＦＥＴに関連付けられた寄生バイポーラ接合トランジスタ（ＢＪＴ）効果を利用することができる。特定の回路構成要素は、スナップバッククランプ回路に関連付けられた比較的大きな保持電圧（たとえば、クランプ動作中にスナップバック回路が「スナップバック」する電圧）に耐えるように設計され得ないので、スナップバッククランプ回路は、いくつかの用途での静電放電（ＥＳＤ）保護に適していない可能性がある。
[0006] 本開示の少なくとも１つの実施形態によるスナップバッククランプ回路は、較正され得るトリガ電圧レベルを有するスナップバッククランプ回路を含む。スナップバッククランプ回路の動作は、適切な範囲内（たとえば、ＥＳＤイベント中に特定の回路構成要素に損傷を与えないように十分に低い）に較正（たとえば低く）され得るトリガ電圧レベルに応答してクランプしつつ、スナップバッククランプ回路に関連付けられた高速応答時間を有利に組み込むことができ、したがって、電源グリッチ抑制とＥＳＤ保護の両方を可能にする。たとえば、トリガ電圧レベルは、スナップバッククランプ回路に関連付けられた選択されたボディ−接地間抵抗に基づいて、スナップバッククランプ回路に印加されるゲート−ソース間電圧に基づいて、またはそれらの組み合わせで較正され得る。特定の例示的な実施形態では、スナップバッククランプ回路は、集積回路内に含まれ、トリガ電圧レベルは、以下にさらに説明されているように、集積回路（または、その一部）に供給する電源電圧に関連付けられたオフチップトレースインダクタンスによって引き起こされる電源グリッチに基づいて較正される。
[0007] 例示するために、デバイスは、スピーカを駆動するＤ級増幅器を有する集積回路を含むことができる。Ｄ級増幅器は、高周波方形波信号（たとえば、オーディオ信号を符号化する６００キロヘルツ（ｋＨｚ）方形波信号）を生成するように構成され得る。Ｄ級増幅器は、方形波信号を生成するために、すばやくオンとオフに「スイッチング」され得る。より高速のスイッチングは、より良好な性能（たとえば、より良好な信号解像度、より少ない高調波歪み、またはそれらの組み合わせ）に関連付けられ得る。しかしながら、高周波方形波信号を生成するために、トランジスタをすばやくオンとオフにスイッチングすることは、Ｄ級増幅器によって引き出される電流の量の変化に応答して、オフチップトレースインダクタンスに電圧を出力させることなどによって、増幅器電源にスパイクまたは「グリッチ」を引き起こす可能性がある。電源電圧グリッチは、デバイスに、弱い損傷（たとえば、増加された高調波歪みのような、低下された性能）または強い損傷（たとえば、電源グリッチに関連して動作するように設計されていない低電力構成要素への損傷のような、ハードウェアの損傷）を引き起こす可能性がある。少なくとも１つの実施形態では、プログラム可能なスナップバッククランプ回路は、以下にさらに説明されているように、増幅器電源でのグリッチを抑制するために、トレースインダクタンスに基づいて（たとえば、スナップバッククランプ回路のトリガ電圧レベルを較正することによって）較正され得る。
[0008] 特定の実施形態では、デバイスは、トリガ電圧レベルを超える電源電圧に応答して電源電圧をクランプするように構成されたスナップバッククランプ回路を含む。スナップバッククランプ回路は、クランプトランジスタと、プログラム可能な抵抗部分とを含む。プログラム可能な抵抗部分は、トリガ電圧レベルを較正するための制御信号に応答する。
[0009] 別の特定の実施形態では、デバイスは、トリガ電圧レベルを超える電源電圧に応答して電源電圧をクランプするように構成されたスナップバッククランプ回路を含む。スナップバッククランプ回路は、クランプトランジスタと、プログラム可能なバイアスデバイスとを含む。プログラム可能なバイアスデバイスは、クランプトランジスタのゲート端子をバイアスすることによって、トリガ電圧レベルを較正するように構成されている。
[0010] 別の特定の実施形態では、スナップバッククランプ回路を較正する方法が開示される。方法は、トリガ電圧レベルをさらに較正するための制御信号を介してクランプトランジスタに関連付けられたボディ−接地間抵抗を変更し、プログラム可能なバイアスデバイスに基づいてクランプトランジスタのゲート端子をバイアスすることによって、スナップバッククランプ回路に関連付けられたトリガ電圧レベルを較正することを含む。
[0011] 別の特定の実施形態では、装置は、トリガ電圧レベルに基づいて電源電圧をクランプするための手段を含む。装置は、トリガ電圧レベルを較正するための手段をさらに含む。トリガ電圧レベルを較正するための手段は、電源電圧をクランプするための手段の入力ノードをバイアスするための手段と、電源電圧をクランプするための手段に関連付けられたボディ−接地間抵抗を変更するための手段とを含む。
[0012] 別の特定の実施形態では、非一時的なコンピュータ可読媒体は、プロセッサによって実行可能な命令を記憶している。命令は、スナップバッククランプ回路のプログラム可能な抵抗部分を較正するための制御信号を生成することによって、スナップバッククランプ回路のトリガ電圧レベルを較正するために、プロセッサによって実行可能である。
[0013] 別の特定の実施形態では、集積回路は、トリガ電圧レベルを有するスナップバッククランプ回路を含む。トリガ電圧レベルは、スナップバッククランプ回路のプログラムされたバイアスデバイス、スナップバッククランプ回路のプログラムされたボディ−接地間の抵抗、またはそれらの組み合わせに基づいて決定される。スナップバッククランプ回路は、静電放電（ＥＳＤ）イベント中に、トリガ電圧レベルを超える電源電圧に応答して、電源電圧をクランプするように構成される。スナップバッククランプ回路は、集積回路のグリッチ抑制とＥＳＤ保護とを可能にする。
[0014] 別の特定の実施形態では、集積回路を動作させる方法が開示される。方法は、静電放電（ＥＳＤ）イベント中のトリガ電圧レベルを超える電源電圧に応答して、集積回路のスナップバッククランプ回路によって電源電圧をクランプすることを含む。トリガ電圧レベルは、スナップバッククランプ回路のプログラムされたバイアスデバイス、スナップバッククランプ回路のプログラムされたボディ−接地間の抵抗、またはそれらの組み合わせに応答して決定される。スナップバッククランプ回路は、集積回路のグリッチ抑制とＥＳＤ保護とを可能にする。
[0015] 開示された実施形態のうちの少なくとも１つによって提供される１つの特定の利点は、電源電圧グリッチ抑制および静電放電（ＥＳＤ）保護が、特定の用途に基づいて較正され得ることである。たとえば、以下にさらに説明されているように、スナップバッククランプ回路のトリガ電圧レベルは、スナップバッククランプ回路を含む集積回路に結合されたオフチップ部分に関連付けられたトレースインダクタンスに基づいて較正され得る。したがって、トリガ電圧レベルは、各用途のためのトリガ電圧レベルを別々にあらかじめ較正する、または、様々な用途のための単一のトリガ電圧レベルをあらかじめ較正する代わりに、集積回路の製造後に較正され得る。加えて、以下にさらに説明されているように、トリガ電圧レベルは、スナップバッククランプが、電源電圧グリッチを抑制することと、ＥＳＤイベントに対して回路網を保護することの両方を可能にするように較正され得る。本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明と、発明を実施するための形態と、特許請求の範囲とを含む本出願全体の再検討の後に明らかになるであろう。
[0016] スナップバッククランプ回路のトリガ電圧レベルを較正するための制御信号に応答するスナップバッククランプ回路を有するデバイスを含むシステムの図。 [0017] 図１のスナップバッククランプ回路の特定の例示的な実施形態の図。 [0018] 図１のスナップバッククランプ回路の別の特定の例示的な実施形態の図。 [0019] 図１のスナップバッククランプ回路の別の特定の例示的な実施形態の図。 [0020] 図１のスナップバッククランプ回路の別の特定の例示的な実施形態の図。 [0021] 図１のスナップバッククランプ回路の別の特定の例示的な実施形態の図。 [0022] 図１のスナップバッククランプ回路の別の特定の例示的な実施形態の図。 [0023] 図１のスナップバッククランプ回路の一部の特定の例示的な実施形態の図。 [0024] スナップバッククランプ回路を較正し、動作させる方法の特定の例示的な実施形態のフローチャート。 [0025] スナップバッククランプ回路を含む通信デバイスのブロック図。
[0026] 図１は、デバイス１００と較正回路網１６０（たとえば、コンピュータ）とを含むシステムの特定の例示的な実施形態を示す。較正回路網１６０は、プロセッサ１６４に結合されたメモリ１６２（たとえば、コンピュータ可読メモリ）を含む。メモリ１６２は、以下にさらに説明されているように、制御信号１１６を生成するためにプロセッサ１６４によって実行可能なトリガ電圧レベル較正命令１６６を記憶することができる。本明細書で使用される場合、メモリ１６２のようなメモリは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、プログラマブル読み出し専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読み出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバブルディスク、または任意の他の形態の非一時的な記憶媒体を含むことができる。
[0027] デバイス１００は、オンチップ部分１５０（たとえば、集積回路）とオフチップ部分１５２（たとえば、デバイス１００に関連付けられた電源回路網）とを含むことができる。オンチップ部分１５０は、スナップバッククランプ回路１１０を含む。図１のスナップバッククランプ回路１１０は、クランプトランジスタ１１２とプログラム可能な抵抗部分１１４とを含む。以下にさらに説明されているように、プログラム可能な抵抗部分１１４は、クランプトランジスタ１１２に関連付けられたボディ−接地間抵抗を変更するために較正され得る構成要素を含むことができる。代替的には、またはプログラム可能な抵抗部分１１４に加えて、スナップバッククランプ回路１１０は、以下にさらに説明されているように、クランプトランジスタ１１２をバイアスするために１つまたは複数のプログラム可能なバイアスデバイスを含むことができる。
[0028] スナップバッククランプ回路１１０は、電源電圧１０４（たとえば、約５．５ボルトの直流（ＤＣ）電圧を有する電源電圧）に応答する。スナップバッククランプ回路１１０は、「トリガ電圧レベル」に関連付けられ得る。たとえば、トリガ電圧レベルを超える電源電圧１０４の大きさに応答して、クランプトランジスタ１１２は、スナップバッククランプ回路１１０の動作に関連して以下にさらに説明されているように、電源電圧１０４の大きさが「保持」電圧まで下げられるまで、クランプトランジスタ１１２のボディ端子を介してグランドに電流をシャントすることによって、電源電圧１０４を「クランプする」（たとえば、制限する）ことを開始することができる。
[0029] オンチップ部分１５０は、さらに、電源電圧１０４によって給電される１つまたは複数の追加の構成要素を含むことができる。特定の実施形態では、オンチップ部分１５０は、さらに、電源電圧１０４によって給電される負荷１２４を含む。オンチップ部分１５０は、オンチップトレースインダクタンス１１８、１２０として図１に示されているように、トレースインダクタンス（たとえば、導電性チャネルの長さのような物理的な回路特性に起因する寄生インダクタンス）に関連付けられ得る。
[0030] オフチップ部分１５２は、デカップリングキャパシタ１４０（たとえば、電源電圧１０４の特定の周波数をフィルタリングするためのキャパシタ）のような、電源電圧１０４を生成するための回路網を含むことができる。デカップリングキャパシタ１４０は、それぞれ、ＥＳＬ１４２とＥＳＲ１４４として図１に例示的に示されている、等価直列インダクタンス（ＥＳＬ）と等価直列抵抗（ＥＳＲ）とに関連付けられ得る。オフチップ部分１５２は、オフチップトレースインダクタンス１２８、１３２として図１に例示的に示されている追加のトレースインダクタンスに関連付けられ得る。オフチップ部分１５２は、図１に示されているＩ／Ｏ構成要素１２５、１２６、１２７のような１つまたは複数の入力／出力（Ｉ／Ｏ）構成要素（たとえば、ピン）を介してオンチップ部分１５０に結合され得る。スナップバッククランプ回路１１０は、シリアルバス（図１には示されていない）のようなＩ／Ｏ構成要素を介して制御信号１１６に応答することができる。
[0031] スナップバッククランプ回路１１０の較正中のような動作中に、プロセッサ１６４は、スナップバッククランプ回路１１０に関連付けられたトリガ電圧レベルを較正するための制御信号１１６を生成するために、トリガ電圧レベル較正命令１６６を実行することができる。たとえば、プロセッサ１６４は、以下にさらに説明されているように、クランプトランジスタ１１２に関連付けられたボディ−接地間抵抗を変更することなどによってトリガ電圧レベルを較正するための制御信号１１６を生成するために、トリガ電圧レベル較正命令１６６を実行することができる。
[0032] プログラム可能な抵抗部分１１４は、制御信号１１６に応答するので、トリガ電圧レベルは、１つまたは複数のトレースインダクタンス１１８、１２０、１２８、１３２を補償するために、少なくとも部分的に較正され得る。たとえば、スナップバッククランプ回路１１０は、オンチップ部分１５０がオフチップ部分１５２に結合された後に較正され得るので、スナップバッククランプ回路１１０は、（たとえば、電源電圧１０４の変動に応答して電流を出力することによって）電源電圧１０４に「グリッチ」を引き起こす可能性があり、（たとえば、オンチップ部分１５０，オフチップ部分１５２、またはそれらの組み合わせに関連付けられたプロセス変動に起因して）オフチップ部分１５２にオンチップ部分１５０を結合したのちにのみ知られるオフチップトレースインダクタンス１２８、１３２のような、オフチップ寄生トレースインダクタンスを考慮してプログラム可能であり得る。特定の例では、電源電圧１０４の値は、電源電圧１０４と、したがってトレースインダクタンス１１８、１２０、１２８、１３２の大きさとに関連付けられた電源グリッチを検出するために、デバイス１００の動作中に観察され得る。トリガ電圧レベルは、電源グリッチを補償するように調整され得る。したがって、トリガ電圧レベルは、有利には、（たとえば、制御信号１１６が１つまたは複数のトレースインダクタンス１１８、１２０、１２８、１３２の大きさに基づいてトリガ電圧レベルを較正するように、トリガ電圧レベル較正命令１６６を調整することによって）オフチップトレースインダクタンス１２８、１３２の大きさに基づいて較正され得る。加えて、トリガ電圧レベルが決定された後に、メモリ１６２は、トリガ電圧レベルに対応するデータを記憶することができる。データは、デバイス１００に加えてさらなるデバイス（図１には示されていない）を較正するために、較正回路網１６０によってアクセスされ得る。
[0033] さらに説明するために、デカップリングキャパシタ１４０の位置（たとえば、オフチップ部分１５２の残りの部分に対するデカップリングキャパシタ１４０の位置）は、オフチップトレースインダクタンス１２８、１３２のインダクタンス値に影響を与える可能性があることが留意されるべきである。たとえば、デカップリングキャパシタ１４０をオンチップ部分１５０の比較的近くに配置することは、オフチップトレースインダクタンス１２８、１３２によって引き起こされる電源グリッチを減少させる可能性がある。しかしながら、デカップリングキャパシタ１４０の位置は、設計仕様（たとえば、デカップリングキャパシタ１４０とオンチップ部分１５０との間に配置されるべき他の構成要素によって決定され得るオフチップ部分１５２のレイアウト）によって制約される可能性がある。したがって、少なくとも１つの実施形態では、スナップバッククランプ回路１１０を使用するデバイス１００の較正は、オンチップ部分１５０を含む集積回路の「テープアウト」製造段階の後、オフチップ部分１５２にオンチップ部分１５０を接続した後、プリント回路基板（ＰＣＢ）とのデバイス１００の統合の後、またはそれらの組み合わせの後などにデカップリングキャパシタ１４０の位置に基づいて決定されるトレースインダクタンス（たとえば、オフチップトレースインダクタンス１２８、１３２）に基づく動的な（たとえば、「組立後」または「現場での」）較正を可能にすることができる。
[0034] 本明細書で使用される場合、「較正」および「プログラミング」は、デバイスの製造中に発生する可能性がある（たとえば、制御信号１１６を介する）ワンタイムプログラマブル（ＯＴＰ）ロジックを使用するような、不揮発性メモリ記憶および／または回路網のワンタイムプログラミングを指すことができる。本明細書で使用される「較正」および「プログラミング」は、また、「動的な」較正を可能にするために、制御信号１１６のような制御信号が（たとえば、集積回路のピンを介して、または別のデバイス構成要素を介して）デバイス動作中にアサートされることを示すことができる。特定の較正の例は、以下にさらに説明されている。
[0035] 図２は、図１のスナップバッククランプ回路１１０の特定の例示的な実施形態を示す。図２のスナップバッククランプ回路１１０の特定の構成要素および動作は、図１を参照して説明されているようなものであり得る。たとえば、図２のスナップバッククランプ回路１１０は、電源電圧１０４に応答し、クランプトランジスタ１１２を含む。クランプトランジスタ１１２は、プログラム可能な抵抗部分１１４に結合されている。プログラム可能な抵抗部分１１４は、制御信号１１６のような制御信号に応答する。
[0036] 図２の特定の例では、スナップバッククランプ回路１１０は、さらに、電流２６０を生成するように構成された電流源２０４と、電流２６０に応答するダイオードデバイス２０８（たとえば、ダイオード構成のトランジスタ）と、接地ノード２２２とを含む。図２に示されているように、クランプトランジスタ１１２は、ドレイン端子２１４と、ソース端子２１６と、ゲート端子２１８と、ボディ端子２２０とを含むことができる。ボディ端子２２０は、以下にさらに説明されているように、プログラム可能な抵抗部分１１４を介して接地ノード２２２に選択的に結合され得る。ゲート端子２１８は、ダイオードデバイス２０８に結合されている。ドレイン端子２１４は、電源電圧１０４に応答する。ソース端子２１６は、接地ノード２２２に結合されている。
[0037] 図２の例では、プログラム可能な抵抗部分１１４は、示されているように、複数の抵抗器と、対応する複数のスイッチ（たとえば、トランジスタ）とを含む。プログラム可能な抵抗部分１１４の複数の抵抗器は、クランプトランジスタ１１２のボディ端子２２０に結合されている。複数の抵抗器のうちの第１の抵抗器は、第１のスイッチに結合されており、複数の抵抗器のうちの第２の抵抗器は、第２のスイッチに結合されている。加えて、複数の抵抗器のうちの第３の抵抗器は、示されているように、第３のスイッチに結合されている。３つの抵抗器と、３つの対応するスイッチとが示されているが、３つよりも多くまたは３つ未満の抵抗器およびスイッチが、プログラム可能な抵抗部分１１４に含まれ得ることが理解されるべきである。
[0038] プログラム可能な抵抗部分１１４は、さらに、示されているように第４のスイッチに結合されている低抵抗経路（たとえば、「地絡（short-to-ground）」経路）を含むことができる。第４のスイッチは、ボディ端子２２０から接地ノード２２２までの「短絡」回路経路を作成するために有効にされ得る。第４のスイッチは、低抵抗経路を「開く」ために無効にされ得る（すなわち、低抵抗経路は、第４のスイッチが無効にされたとき、無効にされ得る）。したがって、低抵抗経路は、プログラム可能な抵抗部分１１４の抵抗を変更するために使用され得る。
[0039] 動作中、プログラム可能な抵抗部分１１４は、制御信号１１６に応答する。たとえば、制御信号１１６に応答して、プログラム可能な抵抗部分１１４のスイッチのうちの１つまたは複数は、選択され得る。選択された各スイッチは、スイッチに対応する特定の抵抗器に基づいて、プログラム可能な抵抗部分１１４に関連付けられた抵抗の増加、または、プログラム可能な抵抗部分１１４の抵抗の減少を可能にする。たとえば、第１のスイッチを有効にすることは、第１の抵抗器をボディ端子２２０と接地ノード２２２とに接続するように第１の抵抗器を切り替える。同様に、制御信号１１６は、第２の抵抗器をボディ端子２２０と接地ノード２２２との間に接続するように第２のスイッチ選択することができる。同様に、第３のスイッチは、第３の抵抗器をボディ端子２２０と接地ノード２２２との間に選択的に接続するように選択され得る。したがって、１つまたは複数の抵抗器は、ボディ端子２２０と接地ノード２２２との間に選択的に接続され得る。したがって、プログラム可能な部分１１４は、１つまたは複数の抵抗レベルに較正（すなわち、プログラム）され得る、ボディ端子２２０と接地ノード２２２との間のボディ−接地間抵抗を有する。複数の抵抗の各々の特定の抵抗値の選択と、並列の抵抗器の数と、有効にされるまたは無効にされるスイッチの特定の配置は、特定のボディ−接地間抵抗を選択するために組み合わされ得る。
[0040] プログラム可能な抵抗部分１１４の選択された抵抗に基づいて、特定のトリガ電圧は、クランプトランジスタ１１２のために較正され得る。すなわち、プログラム可能な抵抗部分１１４のボディ−接地間抵抗は、（たとえば、クランプトランジスタ１１２の寄生バイポーラ動作中にどれくらい多くの電流がボディ端子２２０から接地ノード２２２に消散され得るのかを決定することによって）クランプトランジスタ１１２のトリガ電圧レベルに影響を与えるので、プログラム可能な抵抗部分１１４のボディ−接地間抵抗を較正またはプログラムすることは、クランプトランジスタ１１２に関連付けられたトリガ電圧レベルを変更することができる。
[0041] 図２を参照して説明されているように、クランプトランジスタ１１２のトリガ電圧レベルを較正することは、「低すぎる」または「高すぎる」トリガ電圧レベルを設定することを回避しながら、電源グリッチ抑制とＥＳＤ保護の両方を可能にすることができる。たとえば、クランプ回路は、典型的には、電流を消散することによって動作し、したがって、エネルギーを消費するので、トリガ電圧レベルを特定のレベルに較正することは、過剰にトリガしない、したがって、大量のエネルギーを消費しないのに十分な高さであると同時に、ＥＳＤイベントに対して保護するのに十分な低さのトリガ電圧レベルを提供することができる。したがって、スナップバッククランプ回路１１０の信頼性および効率は、調整され得る。さらに、（図９を参照してさらに説明されている）クランプトランジスタ１１２に関連付けられた寄生バイポーラ動作は、２０〜３０ピコ秒（ｐｓ）内のような電源グリッチに応答して比較的迅速に開始し、図２のスナップバッククランプ回路１１０は、電源グリッチだけでなくＥＳＤイベントに対して有利に保護することができる。
[0042] 代替的には、またはプログラム可能な抵抗部分１１４に加えて、トリガ電圧レベルは、クランプトランジスタ１１２に印加されるゲート−ソース間電圧に基づいて決定または調整され得る。クランプトランジスタ１１２のゲート−ソース間電圧は、図３を参照するなどして以下にさらに説明されているように、プログラム可能なバイアスデバイスによってバイアスされ得る。
[0043] 図３は、図１のスナップバッククランプ回路１１０の別の特定の例示的な実施形態を示す。図３のスナップバッククランプ回路１１０の特定の構成要素および動作は、図１と図２とを参照して説明されているようなものであり得る。たとえば、図３のクランプトランジスタ１１２は、電源電圧１０４に応答する。クランプトランジスタ１１２は、ゲート端子２１８とボディ端子２２０とを含む。プログラム可能な抵抗部分１１４は、制御信号１１６とダイオードデバイス２０８とに応答する。
[0044] 加えて、図３の特定の例では、スナップバッククランプ回路１１０は、プログラム可能なバイアスデバイスを含む。図３の例では、プログラム可能なバイアスデバイスは、電流３６０（たとえば、プログラム可能な電流源３０４を制御することによって較正され得る電流）を生成するように構成されたプログラム可能な電流源３０４（たとえば、可変電流源）を含む。本明細書で説明されているように、プログラム可能なバイアスデバイスは、制御信号１１６、別の制御信号、またはそれらの組み合わせのような、１つまたは複数の制御信号に応答することができる。図３のスナップバッククランプ回路１１０は、さらに、ダイオードデバイス２０８に結合された抵抗器３１６を含むことができる。
[0045] 動作中、プログラム可能な電流源３０４は、電流３６０を介してダイオードデバイス２０８をバイアスすることができる。ダイオードデバイス２０８は、電流３６０に応答してクランプトランジスタ１１２のゲート端子２１８をバイアスすることができる。クランプトランジスタ１１２のゲート端子２１８でのバイアス状態（たとえば、ゲート−ソース間電圧）は、クランプトランジスタ１１２に関連付けられたトリガ電圧レベルに影響を与えるので、プログラム可能な電流源３０４は、トリガ電圧レベルを較正するようにプログラムされ得る。
[0046] したがって、電流３６０の大きさは、トリガ電圧レベルを較正するために、特定のゲート−ソース間電圧にしたがってゲート端子２１８をバイアスするようにプログラムされ得る。加えて、トリガ電圧レベルは、さらに、プログラム可能な抵抗部分１１４に関連付けられたボディ−接地間抵抗をプログラムすることによって較正され得る。少なくとも１つの実施形態では、プログラム可能な抵抗部分１１４に関連付けられたボディ−接地間抵抗を増加させながら、クランプトランジスタ１１２のゲート−ソース間電圧を上昇させることによって、トリガ電圧レベルは、ＥＳＤイベントがスナップバッククランプ回路１１０によって消散され得るように低下され得る。
[0047] プログラム可能なバイアスデバイスおよびプログラム可能な抵抗部分１１４は、たとえば、特定の用途に応じて、別々に制御可能であり得、プログラム可能なバイアスデバイスとプログラム可能な抵抗部分１１４とのうちの一方または両方は、スナップバッククランプ回路１１０を較正するために利用可能であり得ることが理解されるべきである。特定の例示的な実施形態では、プログラム可能なバイアスデバイスとプログラム可能な抵抗部分１１４とのうちの一方は、トリガ電圧レベルの「粗い」調整として使用され、プログラム可能なバイアスデバイスとプログラム可能な抵抗部分１１４とのうちの他方は、トリガ電圧レベルの「細かい」調整として使用される。したがって、図３の特定の例は、「粗い」および「細かい」調整によってなどの、スナップバッククランプ回路１１０のトリガ電圧レベルのさらなる較正を可能にすることができる。
[0048] 図４は、図１のスナップバッククランプ回路１１０の別の特定の例示的な実施形態を示す。図４のスナップバッククランプ回路１１０の特定の構成要素および動作は、図１〜図３を参照して説明されているようなものであり得る。たとえば、図４のスナップバッククランプ回路１１０は、電源電圧１０４に応答し、クランプトランジスタ１１２と、ダイオードデバイス２０８と、電流源２０４と、制御信号１１６に応答するプログラム可能な抵抗部分１１４とを含む。クランプトランジスタ１１２は、ゲート端子２１８を含む。
[0049] 加えて、図４の特定の例では、スナップバッククランプ回路１１０は、プログラム可能なバイアスデバイスを含む。図４の例では、プログラム可能なバイアスデバイスは、プログラム可能な抵抗器４１６（たとえば、可変抵抗器のような、変更され得る抵抗を有する抵抗器）を含む。
[0050] 動作中、電流源２０４は、電流４６０を生成することによってダイオードデバイス２０８をバイアスすることができる。ダイオードデバイス２０８は、電流４６０に応答してクランプトランジスタ１１２のゲート端子２１８をバイアスすることができる。たとえば、プログラム可能な抵抗器４１６の選択された抵抗値に基づいて、ダイオードデバイス２０８がゲート端子２１８をバイアスするバイアス電流は、決定または調整され得る。したがって、クランプトランジスタ１１２のゲート端子２１８は、プログラム可能な抵抗器４１６の選択された抵抗値に基づいてバイアスされ得る。
[0051] ゲート端子２１８でのバイアス状態は、クランプトランジスタ１１２に関連付けられたトリガ電圧レベルに影響を与えるので、プログラム可能な抵抗器４１６の抵抗値の選択は、有利には、スナップバッククランプ回路１１０のスナップバック動作の較正を可能にすることができる。少なくとも１つの実施形態では、トリガ電圧レベルは、図８を参照してさらに説明されているように、スナップバッククランプ回路１１０を形成するために使用される基板の抵抗率の変動のような、プロセス変動を考慮して較正され得る。
[0052] 図５は、図１のスナップバッククランプ回路１１０の別の特定の例示的な実施形態を示す。図５のスナップバッククランプ回路１１０の特定の構成要素および動作は、図１〜図４を参照して説明されているようなものであり得る。たとえば、図５のスナップバッククランプ回路１１０は、電源電圧１０４に応答し、クランプトランジスタ１１２と、プログラム可能な電流源３０４と、ダイオードデバイス２０８と、プログラム可能な抵抗器４１６と、制御信号１１６に応答するプログラム可能な抵抗部分１１４とを含む。クランプトランジスタ１１２は、ゲート端子２１８を含む。
[0053] 加えて、図５の特定の例では、スナップバッククランプ回路１１０は、プログラム可能なバイアスデバイスを含む。図５のプログラム可能なバイアスデバイスは、プログラム可能な電流源３０４とプログラム可能な抵抗器４１６とを含む。
[0054] 動作中、プログラム可能な電流源３０４とプログラム可能な抵抗器４１６の各々は、電流５６０を生成することによってクランプトランジスタ１１２のゲート端子を選択的にバイアスするために較正され得る。たとえば、プログラム可能な電流源３０４とプログラム可能な抵抗器４１６とをプログラムすることによって、特定の値の電流５６０が提供され得る。電流５６０は、クランプトランジスタ１１２のゲート端子２１８をバイアスすることができるダイオードデバイス２０８をバイアスすることができる。スナップバッククランプ回路１１０のトリガ電圧レベルは、クランプトランジスタ１１２のゲート−ソース間電圧に関連するので、プログラム可能な電流源３０４とプログラム可能な抵抗４１６とを制御することは、スナップバッククランプ回路１１０のスナップバック動作のさらなる制御を可能にすることができる。
[0055] 図６は、図１のスナップバッククランプ回路１１０の別の特定の例示的な実施形態を示す。図６のスナップバッククランプ回路１１０の特定の構成要素および動作は、図１〜図５を参照するように説明され得る。たとえば、図５のスナップバッククランプ回路１１０は、電源電圧１０４に応答し、クランプトランジスタ１１２と、ダイオードデバイス２０８と、電流源２０４と、接地ノード２２２と、制御信号１１６に応答するプログラム可能な抵抗部分１１４とを含む。クランプトランジスタ１１２は、ゲート端子２１８とボディ端子２２０とを含む。
[0056] 図６に示されているように、図６のプログラム可能な抵抗部分１１４は、複数のトランジスタを含む。図６の特定の例では、複数のトランジスタは、４対のトランジスタを含み、トランジスタの対の各々は、制御信号１１６の特定の対応する値によって活性化される。特定の実施形態では、制御信号１１６は、マルチビットコード（たとえば、デジタルコード）を含む。たとえば、制御信号１１６は、第１のビットｂ０と第２のビットｂ１とを有する２ビットコードであり得る。
[0057] トランジスタの第１の対は、各々が論理的に高い値を有する第１のビット値ｂ０と第２のビット値ｂ１とによって活性化され得る。トランジスタの第２の対は、論理的に高い値を有する第１のビット値ｂ０と、論理的に低い値を有する第２のビット値ｂ１（すなわち、論理的に高い値を有する第２のビット値ｂ１の補数）とによって活性化され得る。さらに、トランジスタの第３の対は、論理的に高い値を有する第１のビット値ｂ０の補数と、論理的に高い値を有する第２のビット値ｂ１とによって活性化され得る。図６に示されているように、トランジスタの第４の対は、第１のビット値ｂ０の補数、および第２のビット値ｂ１の補数が、各々、論理的に高い値を有するとき、活性化され得る。したがって、少なくとも１つの実施形態では、制御信号１１６のビット値の特定の組み合わせは、プログラム可能な抵抗部分１１４の複数のトランジスタの対応するサブセットを活性化する。図６の特定の例は、４対のトランジスタを示しているが、図６は、例示であり、他の構成は、本開示の範囲内であることが理解されるべきである。
[0058] 加えて、図６の特定の例では、トランジスタの対の各々は、それぞれの幅対長さ（Ｗ／Ｌ）比に関連付けられている。たとえば、図６の特定の実施形態では、トランジスタの第１の対は、トランジスタの第４の対に関連付けられた幅対長さ比の約８倍のそれぞれの幅対長さ比に関連付けられている。別の例として、トランジスタの第２の対は、トランジスタの第３の対に関連付けられたそれぞれの幅対長さ比の約２倍で、トランジスタの第４の対のそれぞれの幅対長さ比の約４倍であるそれぞれの幅対長さ比に関連付けられている。図６の特定の例は、特定の幅対長さ比を示しているが、図６は、例示であり、他の構成は、本開示の範囲内であることが理解されるべきである。
[0059] 動作中、制御信号１１６の特定の値は、ボディ端子２２０と接地ノード２２２との間の特定の抵抗を達成するために、プログラム可能な抵抗部分１１４のトランジスタの特定の対を活性化することができる。たとえば、トランジスタの第１の対は、トランジスタの第２の対よりも大きい幅対長さ比を有するので、トランジスタの第１の対は、トランジスタの第２の対に関連付けられた第２の抵抗よりも大きい第１の抵抗に関連付けられ得る。トランジスタの第１の対を選択することは、したがって、トランジスタの第２の対の選択と比較してより大きい電流がクランプトランジスタ１１２のボディ端子２２０から接地ノード２２２に流れることを可能にすることができる。したがって、クランプトランジスタ１１２に関連付けられたボディ−接地間抵抗は、プログラム可能な抵抗部分１１４と制御信号１１６とを介して制御され得る。したがって、スナップバッククランプ回路１１０のスナップバック動作に関連付けられたトリガ電圧レベルは、制御信号１１６を使用して較正され得る。
[0060] 図７は、図１のスナップバッククランプ回路１１０の別の特定の例示的な実施形態を示す。図７のスナップバッククランプ回路１１０の特定の構成要素および動作は、図１〜図６を参照して説明されているようなものであり得る。たとえば、図７のスナップバッククランプ回路１１０は、電源電圧１０４に応答し、クランプトランジスタ１１２と、制御信号１１６に応答するプログラム可能な抵抗部分とを含む。加えて、図７の特定の例では、スナップバッククランプ回路１１０は、プログラム可能な電流源３０４を含むプログラム可能なバイアスデバイスを含む。
[0061] さらに、図７の例では、プログラム可能な抵抗部分１１４は、各々がトランジスタのそれぞれの対に対応する３つの抵抗器を含む。プログラム可能な抵抗部分１１４のトランジスタの動作は、図６を参照して説明されているようなものであり得る。加えて、特定の用途に応じて、図７のプログラム可能な抵抗部分１１４の抵抗器は、示されているように抵抗器を含まない図６のプログラム可能な抵抗部分１１４に比べて、より大きいボディ−接地間抵抗のプログラミングを可能にすることができる。さらに、図７のプログラム可能な抵抗部分１１４は、「低抵抗」経路を含む。「低抵抗」経路の動作は、一般的に、図２を参照して説明されているようなものであり得る。
[0062] 動作中、プログラム可能なバイアスデバイス（たとえば、プログラム可能な電流源３０４）は、電流７６０を決定または調整するためにプログラムされ得る。電流７６０は、ダイオードデバイス２０８をバイアスすることができ、ダイオードデバイス２０８は、クランプトランジスタ１１２に関連付けられたゲート−ソース間電圧を決定することができ、したがって、スナップバッククランプ回路１１０に関連付けられたスナップバック動作の較正を可能にする。図７は、プログラム可能なバイアスデバイスがプログラム可能な電流源３０４を含むことを示しているが、さらなる実施形態によれば、プログラム可能なバイアスデバイスは、「固定」電流源、プログラム可能な抵抗器、「固定」抵抗を有する抵抗器、またはそれらの組み合わせを含むことができる。プログラム可能な抵抗部分１１４は、トリガ電圧レベルを（たとえば、クランプトランジスタ１１２の特定のボディ−接地間抵抗を可能にするようにトランジスタの１つまたは複数の対を選択することによって）さらに調整するようにプログラムされ得る。
[0063] 図８を参照すると、図１のスナップバッククランプ回路１１０の一部（たとえば、断面）の特定の例示的な実施形態が示されており、一般的に８００と指定されている。図８に示されているように、クランプトランジスタ１１２の特定の構成要素および動作は、図１〜図７を参照して説明されているようなものであり得る。たとえば、スナップバッククランプ回路１１０の部分８００は、クランプトランジスタ１１２と接地ノード２２２とを含む。クランプトランジスタ１１２は、ドレイン端子２１４と、ソース端子２１６と、ゲート端子２１８と、ボディ端子２２０とを含む。ドレイン端子２１４は、電源電圧１０４に応答する。ソース端子２１６は、接地ノード２２２に結合されている。
[0064] 図８の例では、スナップバッククランプ回路１１０の部分８００は、抵抗器８０８（たとえば、ポリシリコン抵抗）とスイッチ８１６（たとえば、トランジスタ）とを含む。抵抗器８０８は、ボディ端子２２０に結合されており、以下にさらに説明されているように、ビット８１２（たとえば、論理的に高い値または論理的に低い値）がアサートされ（たとえば、論理的に高い値である）、スイッチ８１６を活性化したとき、接地ノード２２２に選択的に結合され得る。少なくとも１つの実施形態では、抵抗器８０８は、図２を参照して説明されている複数の抵抗器のうちの抵抗器のような、プログラム可能な抵抗部分１１４の抵抗器に対応する。ビット８１２は、制御信号１１６に、または、制御信号１１６の特定のビット値（たとえば、第１のビット値ｂ０もしくは第２のビット値ｂ１）に対応することができる。
[0065] 動作中、クランプトランジスタ１１２は、クランプトランジスタ１１２に関連付けられたトリガ電圧レベルに到達したゲート端子２１８とソース端子２１６との間のゲート−ソース間電圧に応答して、スナップバッククランプモードの動作に入ることができる。すなわち、クランプトランジスタ１１２は、ゲート−ソース間電圧がトリガ電圧レベルに到達したとき、（寄生バイポーラ接合トランジスタ（ＢＪＴ）８０４として図８に例示的に示されている）寄生バイポーラ動作を開始することができる。クランプトランジスタ１１２の寄生バイポーラ動作は、また、本明細書では「寄生バイポーラ接合トランジスタ（ＢＪＴ）効果」と呼ばれる。
[0066] ビット８１２がアサートされたとき、ボディ端子２２０は、（たとえば、スイッチ８１６を活性化することによって）抵抗器８０８を介して接地ノード２２２に結合される。したがって、寄生バイポーラ動作の間、ボディ端子２２０は、ビット８１２がアサートされたとき、接地ノード２２２に電流を放電することができる。ボディ端子２２０を介して接地ノード２２２に放電される電流の量は、抵抗器８０８の抵抗値によって較正され得る（すなわち、クランプトランジスタ１１２のトリガ電圧レベルは、ビット８１２のアサーションに基づいて調整され得る）。
[0067] ボディ端子２２０を介して放電される電流の量は、スナップバッククランプ回路１１０の部分８００を含む集積回路に関連付けられた１つまたは複数のプロセス変動によって影響を与えられ得る。たとえば、集積回路に関連付けられた（基板抵抗率８２０として図８に例示的に示されている）基板抵抗率は、集積回路の設計仕様から逸脱する可能性がある。図８に例示的に示されているように、基板抵抗率８２０は、クランプトランジスタ１１２のボディ−接地間抵抗に影響を与える可能性があり、したがって、クランプトランジスタ１１２のトリガ電圧レベルと動作とを、設計仕様から逸脱させる可能性があり、電源グリッチ、ＥＳＤイベント、またはそれらの組み合わせに対する集積回路の感受性を潜在的に引き起こす。ビット８１２に基づいてスイッチ８１６を選択的に活性化することによって、クランプトランジスタ１１２のボディ−接地間抵抗（および、トリガ電圧レベル）は、設計仕様から逸脱する基板抵抗率８２０のようなプロセス変動を補償するように調整され得る。理解されることになるように、本明細書で説明されている他の較正技術は、また、そのようなプロセス変動を補償するためにトリガ電圧レベルを調整するために使用され得る。
[0068] 図８の特定の例は、単一の抵抗器（すなわち、抵抗器８０８）に結合されたボディ端子２２０を示しているが、ボディ端子２２０は、１つまたは複数の追加の抵抗器、（たとえば、図６および図７を参照して説明されているように）１つまたは複数のトランジスタ、またはそれらの組み合わせに結合され得ることが理解されるべきである。１つもしくは複数の抵抗器および／または１つもしくは複数のトランジスタのいずれかは、ビット８１２に、図８には示されていない１つもしくは複数の追加のビットに、制御信号１１６に、別の信号に、または、それらの組み合わせに応答することができる。
[0069] 抵抗器８０８の特定の抵抗を選択すること、プログラム可能なバイアスデバイスを使用してゲート端子２１８をバイアスすること、および／または、ビット８１２を（たとえば、制御信号１１６を介して）アサートすることによって、クランプトランジスタ１１２のクランプ動作は、較正され得る。クランプ動作は、スナップバッククランプ回路１１０の部分８００の製造後（たとえば、スナップバッククランプ回路１１０の部分８００を含む集積回路の製造後）にのみ知られる電源電圧１０４に関連付けられたトレースインダクタンスだけでなく、静電放電（ＥＳＤ）イベントを考慮して較正され得る。
[0070] 図９を参照すると、方法の特定の例示的な実施形態が示されており、一般的に９００で指定されている。方法９００は、図１〜図７を参照して説明されているスナップバッククランプ回路１１０の特定の実施形態のいずれかで、もしくはそれによって、図８を参照して説明されているスナップバッククランプ回路１１０の部分８００で、またはそれらの組み合わせで実行され得る。
[0071] 方法９００は、９１０で、制御信号を介してクランプトランジスタに関連付けられたボディ−接地間抵抗を変更することによって、スナップバッククランプ回路１１０に関連付けられたトリガ電圧レベルを較正することを含む。クランプトランジスタは、クランプトランジスタ１１２に対応することができる。制御信号は、制御信号１１６、ビット８１２、またはそれらの組み合わせに対応することができる。
[0072] 方法９００は、さらに９２０で、トリガ電圧レベルをさらに較正するように、（たとえば、ダイオードデバイス２０８のようなダイオードデバイスを介して）クランプトランジスタのゲート端子をバイアスするために、スナップバッククランプ回路１１０のプログラム可能なバイアスデバイスをプログラムすることを含む。ゲート端子は、ゲート端子２１８に対応することができる。プログラム可能なバイアスデバイスは、プログラム可能な電流源３０４、プログラム可能な抵抗器４１６、またはそれらの組み合わせを含むことができる。
[0073] 方法９００は、さらに９３０で、スナップバッククランプ回路１１０を含み、静電放電（ＥＳＤ）イベント中にトリガ電圧レベルを超える電源電圧に応答する集積回路の動作中、スナップバッククランプ回路１１０によって電源電圧をクランプすることを含む。トリガ電圧レベルは、プログラム可能なバイアスデバイス、プログラムされたボディ−接地間抵抗、またはそれらの組み合わせに応答して決定される。スナップバッククランプ回路は、グリッチ抑制（たとえば、図１を参照して説明されているように、電源電圧１０４に関連付けられたグリッチの抑制）と、集積回路のＥＳＤ保護とを可能にする。
[0074] トリガ電圧レベルを超える電源電圧に応答して電源電圧をクランプすることは、グリッチ抑制と集積回路の静電放電（ＥＳＤ）保護とを可能にすることができる。たとえば、図１を再び参照すると、トレースインダクタンス１２８が電圧を出力するときのような、電源電圧１０４のグリッチに応答して、スナップバッククランプ回路１１０は、電源電圧１０４に関連付けられた電源グリッチを抑制するために、スナップバックモードの動作に入ることができる。トリガ電圧レベルは、トレースインダクタンス１１８、１２０、１２８、１３２のいずれかに少なくとも部分的に基づいて較正され得る。
[0075] 図１０を参照すると、通信デバイスの特定の例示的な実施形態のブロック図が示されており、一般的に１０００で指定されている。図１０の例では、通信デバイス１０００は、スナップバッククランプ回路１１０を含む。図１０のスナップバッククランプ回路１１０は、一般的に１０６４で指定されている、プログラムされたバイアスデバイス、プログラムされた抵抗部分、またはそれらの組み合わせを含む。プログラムされたバイアスデバイスは、プログラミング後の１つまたは複数のプログラム可能な電流源３０４、プログラミング後のプログラム可能な抵抗器４１６、またはそれらの組み合わせに対応することができる。プログラムされた抵抗部分は、プログラミング後のプログラム可能な抵抗部分１１４、ビット８１２がアサートされたときの抵抗器８０８、またはそれらの組み合わせに対応することができる。スナップバッククランプ回路１１０は、通信デバイス１０００の構成要素のいずれかに結合され得る。たとえば、通信デバイス１０００の１つまたは複数の構成要素は、スナップバッククランプ回路１１０に結合され得、図１の負荷１２４に対応することができる。
[0076] 図１０のスナップバッククランプ回路１１０は、電源電圧１０４に応答する。電源電圧１０４は、電源回路網１０４８に結合された電源１０４４によって生成され得る。電源回路網１０４８は、図１のデカップリングキャパシタ１４０を含むことができる。電源１０４４および電源回路網１０４８は、図１のオフチップ部分１５２に対応することができる。
[0077] 通信デバイス１０００は、デジタル信号プロセッサ（ＤＳＰ）のようなプロセッサ１０１０を含むことができる。プロセッサ１０１０は、メモリ１０３２（たとえば、非一時的なコンピュータ可読媒体）に結合され得る。メモリ１０３２は、プロセッサ１０１０によって実行可能な命令１０５８を記憶することができる。メモリ１０３２は、プロセッサ１０１０にアクセス可能なデータ１０５６を記憶することができる。
[0078] 図１０は、また、プロセッサ１０１０とディスプレイ１０１６とに結合されたディスプレイコントローラ１０２６を示す。符号器／復号器（コーデック）および／またはスピーカドライバ（たとえば、図１の負荷１２４に対応することができるＤ級スピーカドライバ）のようなオーディオ処理回路網１０３４は、また、プロセッサ１０１０に結合され得る。スピーカ１０３６およびマイクロフォン１０３８は、オーディオ処理回路網１０３４に結合され得る。図１０は、また、ワイヤレスコントローラ１０４０がプロセッサ１０１０に結合され得、さらに、無線周波数（ＲＦ）インターフェース１０４６（たとえば、トランシーバ）を介してアンテナ１０４２に結合され得ることを示している。
[0079] 特定の実施形態では、スナップバッククランプ回路１１０、プロセッサ１０１０、ディスプレイコントローラ１０２６、メモリ１０３２、オーディオ処理回路網１０３４、およびワイヤレスコントローラ１０４０は、図９を参照して説明されている集積回路に対応することができるシステムインパッケージまたはシステムオンチップデバイス１０２２のような、集積回路に含まれ得る。図１０の例では、スナップバッククランプ回路１１０は、グリッチ抑制（たとえば、電源１０４４に関連付けられたトレースインダクタンスによって引き起こされるグリッチのような、電源１０４４に関連付けられたグリッチの抑制）と、システムオンチップデバイス１０２２のＥＳＤ保護とを可能にする。
[0080] 入力デバイス１０３０は、システムオンチップデバイス１０２２に結合され得る。さらに、特定の実施形態では、図１０に例示されているように、ディスプレイ１０１６、入力デバイス１０３０、スピーカ１０３６、マイクロフォン１０３８、アンテナ１０４２、電源回路網１０４８、ＲＦインターフェース１０４６、および電源１０４４は、システムオンチップデバイス１０２２の外部にある。しかしながら、ディスプレイ１０１６、入力デバイス１０３０、スピーカ１０３６、マイクロフォン１０３８、アンテナ１０４２、電源回路網１０４８、ＲＦインターフェース１０４６、および電源１０４４の各々は、インターフェースまたはコントローラのような、システムオンチップデバイス１０２２の構成要素に結合され得る。特定の例として、図１０は、スピーカ１０３６が図１のＩ／Ｏ構成要素１２６を介してオーディオ処理回路網１０３４に結合され得ることを示している。さらに、図１０のスナップバッククランプ回路１１０は、別のＩ／Ｏ構成要素（たとえば、ピン）を介してアサートされ得る制御信号１１６を介して較正され得る。たとえば、制御信号１１６は、スナップバッククランプ回路１１０をプログラムするために、（たとえば、通信デバイス１０００の製造中に）一度アサートされ得る。特定の実施形態では、本明細書で説明されているスイッチ、トランジスタ、および／またはプログラム可能なデバイスは、１回較正され得るワンタイムプログラマブル（ＯＴＰ）ロジックを含むことができる。代替的には、制御信号１１６は、通信デバイス１０００の動作中にアサートされ得る。たとえば、デバイスの動作中、プロセッサ１０１０は、スナップバッククランプ回路１１０のスイッチ、トランジスタ、および／またはプログラム可能なデバイスをプログラムする（たとえば、活性化する、不活性化する、または較正する）ための制御信号１１６を生成するために、データ１０５６、命令１０５８、またはそれらの組み合わせにアクセスすることができる。
[0081] 説明されている実施形態に関連して、トリガ電圧レベルに基づいて電源電圧（たとえば、電源電圧１０４）をクランプするための手段（たとえば、クランプトランジスタ１１２）を含む装置が開示されている。装置は、さらに、トリガ電圧レベルを較正するための手段を含む。トリガ電圧レベルを較正するための手段は、電源電圧をクランプするための手段の入力ノード（たとえば、ゲート端子２１８）をバイアスするための手段（たとえば、プログラム可能な電流源３０４、プログラム可能な抵抗器４１６、またはそれらの組み合わせ）を含む。トリガ電圧レベルを較正するための手段は、さらに、電源電圧をクランプするための手段に関連付けられたボディ−接地間抵抗を修正するための手段（たとえば、プログラム可能な抵抗部分１１４、ビット８１２がアサートされたときの抵抗８０８、またはそれらの組み合わせ）を含む。
[0082] 前述の開示されているデバイスおよび機能は、コンピュータ可読媒体に記憶されたコンピュータファイル（たとえば、ＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲ、など）に設計および構成され得る。いくつかまたはすべてのそのようなファイルは、そのようなファイルに基づいてデバイスを製造するために、製造者（fabrication handler）に提供され得る。得られる製造物は、半導体ウェハを含み、半導体ウェハは、次いで、半導体ダイに切断され、半導体チップにパッケージ化される。そのような半導体チップは、プリント回路組立品（ＰＣＡ）を形成するために、プリント回路基板（ＰＣＢ）を使用するなどして、通信可能に結合され得る。ＰＣＡは、ワイヤレス電話のような電子デバイス内に統合され得る。
[0083] 当業者は、さらに、本明細書で開示されている実施形態に関連して説明されている様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、または両方の組み合わせとして実現され得ることを理解するであろう。様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップは、それらの機能性の点から一般的に上記で説明されている。そのような機能性が、ハードウェアかプロセッサ実行可能命令のどちらで実現されるのかは、特定の用途と、システム全体に課される設計制約とに依存する。当業者は、説明されている機能性を各々の特定の用途のために様々な方法で実現することができるが、そのような実現の決定は、本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。
[0084] 本明細書で開示されている実施形態に関連して説明されている方法またはアルゴリズムのステップは、直接ハードウェアで、プロセッサによって実行されるソフトウェアモジュールで、またはそれら２つの組み合わせで具体化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、プログラム可能な読み出し専用メモリ（ＰＲＯＭ）、消去可能でプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）、電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、または、当該技術分野で公知の任意の他の形態の非一時的な記憶媒体内に存在することができる。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取ることができ、記憶媒体に情報を書き込むことができるように、プロセッサに結合されている。代替案では、記憶媒体は、プロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）内に存在することができる。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末内に存在することができる。代替案では、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内の個別の構成要素として存在することができる。
[0085] 開示されている実施形態の上記の説明は、当業者が開示されている実施形態を製作または使用することを可能にするために提供されている。これらの実施形態に対する様々な修正は、当業者には容易に明らかであり、本明細書で定義されている原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書に示されている実施形態に限定されることを意図されておらず、以下の特許請求の範囲によって定義される原理および新規な特徴と一致する可能な最も広い範囲を与えられるべきである。
[0085] 開示されている実施形態の上記の説明は、当業者が開示されている実施形態を製作または使用することを可能にするために提供されている。これらの実施形態に対する様々な修正は、当業者には容易に明らかであり、本明細書で定義されている原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書に示されている実施形態に限定されることを意図されておらず、以下の特許請求の範囲によって定義される原理および新規な特徴と一致する可能な最も広い範囲を与えられるべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
［書類名］特許請求の範囲
［Ｃ１］
トリガ電圧レベルを超える電源電圧に応答して前記電源電圧をクランプするように構成されたスナップバッククランプ回路を備え、
前記スナップバッククランプ回路が、クランプトランジスタと、前記トリガ電圧レベルを較正するための制御信号に応答するプログラム可能な抵抗部分とを含む、デバイス。
［Ｃ２］
前記プログラム可能な抵抗部分が、前記クランプトランジスタのボディ端子に結合されている、Ｃ１に記載のデバイス。
［Ｃ３］
前記プログラム可能な抵抗部分が、前記クランプトランジスタの前記ボディ端子に各々結合された複数の抵抗器を含む、Ｃ２に記載のデバイス。
［Ｃ４］
前記複数の抵抗器のうちの第１の抵抗器が、さらに、第１のスイッチに結合されており、前記複数の抵抗器のうちの第２の抵抗器が、さらに、第２のスイッチに結合されている、Ｃ３に記載のデバイス。
［Ｃ５］
前記制御信号が、マルチビットコードであり、前記第１のスイッチが、前記マルチビットコードの第１のビット値によってゲートされる第１のトランジスタを含み、さらに、前記マルチビットコードの第２のビット値によってゲートされる第２のトランジスタを含み、前記第２のスイッチが、前記第１のビット値の補数によってゲートされる第３のトランジスタ、前記第２のビット値の補数によってゲートされる第４のトランジスタ、またはそれらの組み合わせを含む、Ｃ４に記載のデバイス。
［Ｃ６］
前記プログラム可能な抵抗部分が、第３のスイッチに結合された低抵抗経路をさらに含む、Ｃ４に記載のデバイス。
［Ｃ７］
前記プログラム可能な抵抗部分が、第１の幅対長さ比を有する第１のトランジスタを含み、さらに、第２の幅対長さ比を有する第２のトランジスタを含み、前記第２の幅対長さ比が、前記第１の幅対長さ比よりも大きい、Ｃ１に記載のデバイス。
［Ｃ８］
前記プログラム可能な抵抗部分が、前記第１のトランジスタが前記制御信号の第１のビット値によって活性化されたときに、第１の抵抗を有し、前記プログラム可能な抵抗部分が、前記第２のトランジスタが前記第１のビット値の補数によって活性化されたときに、第２の抵抗を有し、前記第１の抵抗が、前記第２の抵抗よりも大きい、Ｃ７に記載のデバイス。
［Ｃ９］
前記第２の幅対長さ比が、前記第１の幅対長さ比の約２倍である、Ｃ７に記載のデバイス。
［Ｃ１０］
前記プログラム可能な抵抗部分が、前記クランプトランジスタのボディ端子に結合された少なくとも１つのポリシリコン抵抗器を含む、Ｃ１に記載のデバイス。
［Ｃ１１］
前記トリガ電圧レベルが、前記電源電圧を提供する回路網に関連付けられたトレースインダクタンスに基づいてプログラムされる、Ｃ１に記載のデバイス。
［Ｃ１２］
前記トリガ電圧レベルが、前記スナップバッククランプ回路に関連付けられた寄生バイポーラ接合トランジスタ（ＢＪＴ）効果に関連付けられている、Ｃ１に記載のデバイス。
［Ｃ１３］
前記クランプトランジスタのゲート端子をバイアスすることによって前記トリガ電圧レベルをさらに較正するように構成されたプログラム可能なバイアスデバイスをさらに備える、Ｃ１に記載のデバイス。
［Ｃ１４］
前記トリガ電圧レベルが、前記プログラム可能なバイアスデバイスによってバイアスされた前記クランプトランジスタのゲート−ソース間電圧に基づいてさらに決定される、Ｃ１３に記載のデバイス。
［Ｃ１５］
前記プログラム可能なバイアスデバイスが、ダイオードデバイスに結合されたプログラム可能な電流源を含む、Ｃ１３に記載のデバイス。
［Ｃ１６］
前記プログラム可能なバイアスデバイスが、電流源に結合されたプログラム可能な抵抗を含む、Ｃ１３に記載のデバイス。
［Ｃ１７］
前記プログラム可能なバイアスデバイスが、プログラム可能な電流源と、ダイオードデバイスとを含み、前記ダイオードデバイスが、抵抗器に結合されている、Ｃ１３に記載のデバイス。
［Ｃ１８］
前記プログラム可能なバイアスデバイスが、プログラム可能な電流源と、プログラム可能な抵抗とを含む、Ｃ１３に記載のデバイス。
［Ｃ１９］
トリガ電圧レベルを超える電源電圧に応答して前記電源電圧をクランプするように構成されたスナップバッククランプ回路を備え、
前記スナップバッククランプ回路が、クランプトランジスタと、前記クランプトランジスタのゲート端子をバイアスすることによって前記トリガ電圧レベルを較正するように構成されたプログラム可能なバイアスデバイスとを含む、デバイス。
［Ｃ２０］
前記トリガ電圧レベルが、前記プログラム可能なバイアスデバイスによってバイアスされた前記クランプトランジスタのゲート−ソース間電圧に基づいて決定される、Ｃ１９に記載のデバイス。
［Ｃ２１］
前記プログラム可能なバイアスデバイスが、ダイオードデバイスに結合されたプログラム可能な電流源を含む、Ｃ１９に記載のデバイス。
［Ｃ２２］
前記プログラム可能なバイアスデバイスが、電流源に結合されたプログラム可能な抵抗を含む、Ｃ１９に記載のデバイス。
［Ｃ２３］
前記プログラム可能なバイアスデバイスが、抵抗器に結合されたプログラム可能な電流源を含む、Ｃ１９に記載のデバイス。
［Ｃ２４］
前記プログラム可能なバイアスデバイスが、プログラム可能な電流源と、プログラム可能な抵抗とを含む、Ｃ１９に記載のデバイス。
［Ｃ２５］
前記スナップバッククランプ回路が、前記トリガ電圧レベルをさらに較正するように構成されたプログラム可能な抵抗部分をさらに含み、前記プログラム可能な抵抗部分が、前記クランプトランジスタのボディ端子に結合されている、Ｃ１９に記載のデバイス。
［Ｃ２６］
前記プログラム可能な抵抗部分が、前記クランプトランジスタの前記ボディ端子に各々結合された複数の抵抗器を含む、Ｃ２５に記載のデバイス。
［Ｃ２７］
前記複数の抵抗器のうちの第１の抵抗器が、さらに、第１のスイッチに結合されており、前記複数の抵抗器のうちの第２の抵抗器が、さらに、第２のスイッチに結合されている、Ｃ２６に記載のデバイス。
［Ｃ２８］
前記第１のスイッチが、マルチビットコードの第１のビット値によってゲートされる第１のトランジスタを含み、さらに、前記マルチビットコードの第２のビット値によってゲートされる第２のトランジスタを含み、前記第２のスイッチが、前記第１のビット値の補数によってゲートされる第３のトランジスタ、前記第２のビット値の補数によってゲートされる第４のトランジスタ、またはそれらの組み合わせを含む、Ｃ２７に記載のデバイス。
［Ｃ２９］
前記プログラム可能な抵抗部分が、第３のスイッチに結合された低抵抗経路をさらに含む、Ｃ２５に記載のデバイス。
［Ｃ３０］
前記プログラム可能な抵抗部分が、第１の幅対長さ比を有する第１のトランジスタを含み、さらに、第２の幅対長さ比を有する第２のトランジスタを含み、前記第２の幅対長さ比が前記第１の幅対長さ比よりも大きい、Ｃ２５に記載のデバイス。
［Ｃ３１］
前記プログラム可能な抵抗部分が、前記第１のトランジスタが第１のビット値によってゲートされたとき、第１の抵抗に関連付けられ、前記プログラム可能な抵抗部分が、前記第２のトランジスタが前記第１のビット値の補数によってゲートされたとき、第２の抵抗に関連付けられ、前記第１の抵抗が、前記第２の抵抗よりも大きい、Ｃ３０に記載のデバイス。
［Ｃ３２］
前記第２の幅対長さ比が、前記第１の幅対長さ比の約２倍である、Ｃ３０に記載のデバイス。
［Ｃ３３］
前記プログラム可能な抵抗部分が、前記クランプトランジスタの前記ボディ端子に結合された少なくとも１つのポリシリコン抵抗器を含む、Ｃ２５に記載のデバイス。
［Ｃ３４］
前記トリガ電圧レベルが、前記電源電圧を提供する回路網に関連付けられたトレースインダクタンスに基づいてプログラムされる、Ｃ１９に記載のデバイス。
［Ｃ３５］
前記トリガ電圧レベルが、前記スナップバッククランプ回路に関連付けられた寄生バイポーラ接合トランジスタ（ＢＪＴ）効果に関連付けられている、Ｃ１９に記載のデバイス。
［Ｃ３６］
スナップバッククランプ回路を較正する方法であって、
制御信号を介してクランプトランジスタに関連付けられたボディ−接地間抵抗を変更することによって、スナップバッククランプ回路に関連付けられたトリガ電圧レベルを較正することと、
前記トリガ電圧レベルをさらに較正するように前記クランプトランジスタのゲート端子をバイアスするために、前記スナップバッククランプ回路のプログラム可能なバイアスデバイスをプログラムすることとを備える、方法。
［Ｃ３７］
前記ボディ−接地間抵抗を変更することが、前記制御信号に基づいて複数のトランジスタをゲートすることを含む、Ｃ３６に記載の方法。
［Ｃ３８］
プログラム可能な電流源でダイオードデバイスをバイアスすることによって、前記クランプトランジスタの前記ゲート端子をバイアスすることをさらに備える、Ｃ３６に記載の方法。
［Ｃ３９］
前記トリガ電圧レベルが、前記スナップバッククランプ回路を電源電圧に結合した後、較正される、Ｃ３６に記載の方法。
［Ｃ４０］
トリガ電圧レベルに基づいて電源電圧をクランプするための手段と、
前記トリガ電圧レベルを較正するための手段とを備え、前記トリガ電圧レベルを較正するための前記手段が、
前記電源電圧をクランプするための前記手段の入力ノードをバイアスするための手段と、
前記電源電圧をクランプするための前記手段に関連付けられたボディ−接地間抵抗を変更するための手段とを備える、装置。
［Ｃ４１］
前記電源電圧をクランプするための前記手段が、クランプトランジスタを備え、前記入力ノードが、前記クランプトランジスタのゲート端子を備える、Ｃ４０に記載の装置。
［Ｃ４２］
スナップバッククランプ回路のプログラム可能な抵抗部分を較正するための制御信号を生成することによって、前記スナップバッククランプ回路のトリガ電圧レベルを較正するためにプロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体。
［Ｃ４３］
前記制御信号が、マルチビットコードであり、前記マルチビットコードのビット値の第１の組み合わせが、前記プログラム可能な抵抗部分の複数のトランジスタの第１のサブセットを活性化し、前記マルチビットコードのビット値の第２の組み合わせが、前記複数のトランジスタの第２のサブセットを活性化する、Ｃ４２に記載の非一時的なコンピュータ可読媒体。
［Ｃ４４］
スナップバッククランプ回路のプログラムされたバイアスデバイス、前記スナップバッククランプ回路のプログラムされたボディ−接地間抵抗、またはそれらの組み合わせに基づいて決定されたトリガ電圧レベルを有する前記スナップバッククランプ回路を備え、
前記スナップバッククランプ回路が、静電放電（ＥＳＤ）イベント中に、前記トリガ電圧レベルを超える電源電圧に応答して前記電源電圧をクランプするように構成されており、
前記スナップバッククランプ回路が、集積回路のグリッチ抑制とＥＳＤ保護とを可能にする、集積回路。
［Ｃ４５］
前記トリガ電圧レベルが、前記スナップバッククランプ回路のクランプトランジスタの寄生バイポーラ接合トランジスタ（ＢＪＴ）効果に関連付けられている、Ｃ４４に記載の集積回路。
［Ｃ４６］
集積回路の動作中に電源電圧をクランプする方法であって、
静電放電（ＥＳＤ）イベント中に、トリガ電圧レベルを超える前記電源電圧に応答して、前記集積回路のスナップバッククランプ回路によって前記電源電圧をクランプすることを備え、
前記トリガ電圧レベルが、前記スナップバッククランプ回路のプログラムされたバイアスデバイス、前記スナップバッククランプ回路のプログラムされたボディ−接地間抵抗、またはそれらの組み合わせに応答して決定され、
前記スナップバッククランプ回路が、前記集積回路のグリッチ抑制とＥＳＤ保護とを可能にする、方法。
［Ｃ４７］
前記トリガ電圧レベルが、前記スナップバッククランプ回路のクランプトランジスタの寄生バイポーラ接合トランジスタ（ＢＪＴ）効果に関連付けられている、Ｃ４６に記載の方法。

Claims (47)

  1. トリガ電圧レベルを超える電源電圧に応答して前記電源電圧をクランプするように構成されたスナップバッククランプ回路を備え、
    前記スナップバッククランプ回路が、クランプトランジスタと、前記トリガ電圧レベルを較正するための制御信号に応答するプログラム可能な抵抗部分とを含む、デバイス。
  2. 前記プログラム可能な抵抗部分が、前記クランプトランジスタのボディ端子に結合されている、請求項１に記載のデバイス。
  3. 前記プログラム可能な抵抗部分が、前記クランプトランジスタの前記ボディ端子に各々結合された複数の抵抗器を含む、請求項２に記載のデバイス。
  4. 前記複数の抵抗器のうちの第１の抵抗器が、さらに、第１のスイッチに結合されており、前記複数の抵抗器のうちの第２の抵抗器が、さらに、第２のスイッチに結合されている、請求項３に記載のデバイス。
  5. 前記制御信号が、マルチビットコードであり、前記第１のスイッチが、前記マルチビットコードの第１のビット値によってゲートされる第１のトランジスタを含み、さらに、前記マルチビットコードの第２のビット値によってゲートされる第２のトランジスタを含み、前記第２のスイッチが、前記第１のビット値の補数によってゲートされる第３のトランジスタ、前記第２のビット値の補数によってゲートされる第４のトランジスタ、またはそれらの組み合わせを含む、請求項４に記載のデバイス。
  6. 前記プログラム可能な抵抗部分が、第３のスイッチに結合された低抵抗経路をさらに含む、請求項４に記載のデバイス。
  7. 前記プログラム可能な抵抗部分が、第１の幅対長さ比を有する第１のトランジスタを含み、さらに、第２の幅対長さ比を有する第２のトランジスタを含み、前記第２の幅対長さ比が、前記第１の幅対長さ比よりも大きい、請求項１に記載のデバイス。
  8. 前記プログラム可能な抵抗部分が、前記第１のトランジスタが前記制御信号の第１のビット値によって活性化されたときに、第１の抵抗を有し、前記プログラム可能な抵抗部分が、前記第２のトランジスタが前記第１のビット値の補数によって活性化されたときに、第２の抵抗を有し、前記第１の抵抗が、前記第２の抵抗よりも大きい、請求項７に記載のデバイス。
  9. 前記第２の幅対長さ比が、前記第１の幅対長さ比の約２倍である、請求項７に記載のデバイス。
  10. 前記プログラム可能な抵抗部分が、前記クランプトランジスタのボディ端子に結合された少なくとも１つのポリシリコン抵抗器を含む、請求項１に記載のデバイス。
  11. 前記トリガ電圧レベルが、前記電源電圧を提供する回路網に関連付けられたトレースインダクタンスに基づいてプログラムされる、請求項１に記載のデバイス。
  12. 前記トリガ電圧レベルが、前記スナップバッククランプ回路に関連付けられた寄生バイポーラ接合トランジスタ（ＢＪＴ）効果に関連付けられている、請求項１に記載のデバイス。
  13. 前記クランプトランジスタのゲート端子をバイアスすることによって前記トリガ電圧レベルをさらに較正するように構成されたプログラム可能なバイアスデバイスをさらに備える、請求項１に記載のデバイス。
  14. 前記トリガ電圧レベルが、前記プログラム可能なバイアスデバイスによってバイアスされた前記クランプトランジスタのゲート−ソース間電圧に基づいてさらに決定される、請求項１３に記載のデバイス。
  15. 前記プログラム可能なバイアスデバイスが、ダイオードデバイスに結合されたプログラム可能な電流源を含む、請求項１３に記載のデバイス。
  16. 前記プログラム可能なバイアスデバイスが、電流源に結合されたプログラム可能な抵抗を含む、請求項１３に記載のデバイス。
  17. 前記プログラム可能なバイアスデバイスが、プログラム可能な電流源と、ダイオードデバイスとを含み、前記ダイオードデバイスが、抵抗器に結合されている、請求項１３に記載のデバイス。
  18. 前記プログラム可能なバイアスデバイスが、プログラム可能な電流源と、プログラム可能な抵抗とを含む、請求項１３に記載のデバイス。
  19. トリガ電圧レベルを超える電源電圧に応答して前記電源電圧をクランプするように構成されたスナップバッククランプ回路を備え、
    前記スナップバッククランプ回路が、クランプトランジスタと、前記クランプトランジスタのゲート端子をバイアスすることによって前記トリガ電圧レベルを較正するように構成されたプログラム可能なバイアスデバイスとを含む、デバイス。
  20. 前記トリガ電圧レベルが、前記プログラム可能なバイアスデバイスによってバイアスされた前記クランプトランジスタのゲート−ソース間電圧に基づいて決定される、請求項１９に記載のデバイス。
  21. 前記プログラム可能なバイアスデバイスが、ダイオードデバイスに結合されたプログラム可能な電流源を含む、請求項１９に記載のデバイス。
  22. 前記プログラム可能なバイアスデバイスが、電流源に結合されたプログラム可能な抵抗を含む、請求項１９に記載のデバイス。
  23. 前記プログラム可能なバイアスデバイスが、抵抗器に結合されたプログラム可能な電流源を含む、請求項１９に記載のデバイス。
  24. 前記プログラム可能なバイアスデバイスが、プログラム可能な電流源と、プログラム可能な抵抗とを含む、請求項１９に記載のデバイス。
  25. 前記スナップバッククランプ回路が、前記トリガ電圧レベルをさらに較正するように構成されたプログラム可能な抵抗部分をさらに含み、前記プログラム可能な抵抗部分が、前記クランプトランジスタのボディ端子に結合されている、請求項１９に記載のデバイス。
  26. 前記プログラム可能な抵抗部分が、前記クランプトランジスタの前記ボディ端子に各々結合された複数の抵抗器を含む、請求項２５に記載のデバイス。
  27. 前記複数の抵抗器のうちの第１の抵抗器が、さらに、第１のスイッチに結合されており、前記複数の抵抗器のうちの第２の抵抗器が、さらに、第２のスイッチに結合されている、請求項２６に記載のデバイス。
  28. 前記第１のスイッチが、マルチビットコードの第１のビット値によってゲートされる第１のトランジスタを含み、さらに、前記マルチビットコードの第２のビット値によってゲートされる第２のトランジスタを含み、前記第２のスイッチが、前記第１のビット値の補数によってゲートされる第３のトランジスタ、前記第２のビット値の補数によってゲートされる第４のトランジスタ、またはそれらの組み合わせを含む、請求項２７に記載のデバイス。
  29. 前記プログラム可能な抵抗部分が、第３のスイッチに結合された低抵抗経路をさらに含む、請求項２５に記載のデバイス。
  30. 前記プログラム可能な抵抗部分が、第１の幅対長さ比を有する第１のトランジスタを含み、さらに、第２の幅対長さ比を有する第２のトランジスタを含み、前記第２の幅対長さ比が前記第１の幅対長さ比よりも大きい、請求項２５に記載のデバイス。
  31. 前記プログラム可能な抵抗部分が、前記第１のトランジスタが第１のビット値によってゲートされたとき、第１の抵抗に関連付けられ、前記プログラム可能な抵抗部分が、前記第２のトランジスタが前記第１のビット値の補数によってゲートされたとき、第２の抵抗に関連付けられ、前記第１の抵抗が、前記第２の抵抗よりも大きい、請求項３０に記載のデバイス。
  32. 前記第２の幅対長さ比が、前記第１の幅対長さ比の約２倍である、請求項３０に記載のデバイス。
  33. 前記プログラム可能な抵抗部分が、前記クランプトランジスタの前記ボディ端子に結合された少なくとも１つのポリシリコン抵抗器を含む、請求項２５に記載のデバイス。
  34. 前記トリガ電圧レベルが、前記電源電圧を提供する回路網に関連付けられたトレースインダクタンスに基づいてプログラムされる、請求項１９に記載のデバイス。
  35. 前記トリガ電圧レベルが、前記スナップバッククランプ回路に関連付けられた寄生バイポーラ接合トランジスタ（ＢＪＴ）効果に関連付けられている、請求項１９に記載のデバイス。
  36. スナップバッククランプ回路を較正する方法であって、
    制御信号を介してクランプトランジスタに関連付けられたボディ−接地間抵抗を変更することによって、スナップバッククランプ回路に関連付けられたトリガ電圧レベルを較正することと、
    前記トリガ電圧レベルをさらに較正するように前記クランプトランジスタのゲート端子をバイアスするために、前記スナップバッククランプ回路のプログラム可能なバイアスデバイスをプログラムすることとを備える、方法。
  37. 前記ボディ−接地間抵抗を変更することが、前記制御信号に基づいて複数のトランジスタをゲートすることを含む、請求項３６に記載の方法。
  38. プログラム可能な電流源でダイオードデバイスをバイアスすることによって、前記クランプトランジスタの前記ゲート端子をバイアスすることをさらに備える、請求項３６に記載の方法。
  39. 前記トリガ電圧レベルが、前記スナップバッククランプ回路を電源電圧に結合した後、較正される、請求項３６に記載の方法。
  40. トリガ電圧レベルに基づいて電源電圧をクランプするための手段と、
    前記トリガ電圧レベルを較正するための手段とを備え、前記トリガ電圧レベルを較正するための前記手段が、
    前記電源電圧をクランプするための前記手段の入力ノードをバイアスするための手段と、
    前記電源電圧をクランプするための前記手段に関連付けられたボディ−接地間抵抗を変更するための手段とを備える、装置。
  41. 前記電源電圧をクランプするための前記手段が、クランプトランジスタを備え、前記入力ノードが、前記クランプトランジスタのゲート端子を備える、請求項４０に記載の装置。
  42. スナップバッククランプ回路のプログラム可能な抵抗部分を較正するための制御信号を生成することによって、前記スナップバッククランプ回路のトリガ電圧レベルを較正するためにプロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体。
  43. 前記制御信号が、マルチビットコードであり、前記マルチビットコードのビット値の第１の組み合わせが、前記プログラム可能な抵抗部分の複数のトランジスタの第１のサブセットを活性化し、前記マルチビットコードのビット値の第２の組み合わせが、前記複数のトランジスタの第２のサブセットを活性化する、請求項４２に記載の非一時的なコンピュータ可読媒体。
  44. スナップバッククランプ回路のプログラムされたバイアスデバイス、前記スナップバッククランプ回路のプログラムされたボディ−接地間抵抗、またはそれらの組み合わせに基づいて決定されたトリガ電圧レベルを有する前記スナップバッククランプ回路を備え、
    前記スナップバッククランプ回路が、静電放電（ＥＳＤ）イベント中に、前記トリガ電圧レベルを超える電源電圧に応答して前記電源電圧をクランプするように構成されており、
    前記スナップバッククランプ回路が、集積回路のグリッチ抑制とＥＳＤ保護とを可能にする、集積回路。
  45. 前記トリガ電圧レベルが、前記スナップバッククランプ回路のクランプトランジスタの寄生バイポーラ接合トランジスタ（ＢＪＴ）効果に関連付けられている、請求項４４に記載の集積回路。
  46. 集積回路の動作中に電源電圧をクランプする方法であって、
    静電放電（ＥＳＤ）イベント中に、トリガ電圧レベルを超える前記電源電圧に応答して、前記集積回路のスナップバッククランプ回路によって前記電源電圧をクランプすることを備え、
    前記トリガ電圧レベルが、前記スナップバッククランプ回路のプログラムされたバイアスデバイス、前記スナップバッククランプ回路のプログラムされたボディ−接地間抵抗、またはそれらの組み合わせに応答して決定され、
    前記スナップバッククランプ回路が、前記集積回路のグリッチ抑制とＥＳＤ保護とを可能にする、方法。
  47. 前記トリガ電圧レベルが、前記スナップバッククランプ回路のクランプトランジスタの寄生バイポーラ接合トランジスタ（ＢＪＴ）効果に関連付けられている、請求項４６に記載の方法。
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