JP2016517629A - スナップバッククランプ回路を較正し、動作するためのデバイスおよび方法 - Google Patents
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Abstract
Description
[0001] 本出願は、その全体が参照により本明細書に組み込まれる2013年3月11日に出願された米国特許出願第13/794,268号の利益を主張するものである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[C1]
[書類名]特許請求の範囲
[C1]
トリガ電圧レベルを超える電源電圧に応答して前記電源電圧をクランプするように構成されたスナップバッククランプ回路を備え、
前記スナップバッククランプ回路が、クランプトランジスタと、前記トリガ電圧レベルを較正するための制御信号に応答するプログラム可能な抵抗部分とを含む、デバイス。
[C2]
前記プログラム可能な抵抗部分が、前記クランプトランジスタのボディ端子に結合されている、C1に記載のデバイス。
[C3]
前記プログラム可能な抵抗部分が、前記クランプトランジスタの前記ボディ端子に各々結合された複数の抵抗器を含む、C2に記載のデバイス。
[C4]
前記複数の抵抗器のうちの第1の抵抗器が、さらに、第1のスイッチに結合されており、前記複数の抵抗器のうちの第2の抵抗器が、さらに、第2のスイッチに結合されている、C3に記載のデバイス。
[C5]
前記制御信号が、マルチビットコードであり、前記第1のスイッチが、前記マルチビットコードの第1のビット値によってゲートされる第1のトランジスタを含み、さらに、前記マルチビットコードの第2のビット値によってゲートされる第2のトランジスタを含み、前記第2のスイッチが、前記第1のビット値の補数によってゲートされる第3のトランジスタ、前記第2のビット値の補数によってゲートされる第4のトランジスタ、またはそれらの組み合わせを含む、C4に記載のデバイス。
[C6]
前記プログラム可能な抵抗部分が、第3のスイッチに結合された低抵抗経路をさらに含む、C4に記載のデバイス。
[C7]
前記プログラム可能な抵抗部分が、第1の幅対長さ比を有する第1のトランジスタを含み、さらに、第2の幅対長さ比を有する第2のトランジスタを含み、前記第2の幅対長さ比が、前記第1の幅対長さ比よりも大きい、C1に記載のデバイス。
[C8]
前記プログラム可能な抵抗部分が、前記第1のトランジスタが前記制御信号の第1のビット値によって活性化されたときに、第1の抵抗を有し、前記プログラム可能な抵抗部分が、前記第2のトランジスタが前記第1のビット値の補数によって活性化されたときに、第2の抵抗を有し、前記第1の抵抗が、前記第2の抵抗よりも大きい、C7に記載のデバイス。
[C9]
前記第2の幅対長さ比が、前記第1の幅対長さ比の約2倍である、C7に記載のデバイス。
[C10]
前記プログラム可能な抵抗部分が、前記クランプトランジスタのボディ端子に結合された少なくとも1つのポリシリコン抵抗器を含む、C1に記載のデバイス。
[C11]
前記トリガ電圧レベルが、前記電源電圧を提供する回路網に関連付けられたトレースインダクタンスに基づいてプログラムされる、C1に記載のデバイス。
[C12]
前記トリガ電圧レベルが、前記スナップバッククランプ回路に関連付けられた寄生バイポーラ接合トランジスタ(BJT)効果に関連付けられている、C1に記載のデバイス。
[C13]
前記クランプトランジスタのゲート端子をバイアスすることによって前記トリガ電圧レベルをさらに較正するように構成されたプログラム可能なバイアスデバイスをさらに備える、C1に記載のデバイス。
[C14]
前記トリガ電圧レベルが、前記プログラム可能なバイアスデバイスによってバイアスされた前記クランプトランジスタのゲート−ソース間電圧に基づいてさらに決定される、C13に記載のデバイス。
[C15]
前記プログラム可能なバイアスデバイスが、ダイオードデバイスに結合されたプログラム可能な電流源を含む、C13に記載のデバイス。
[C16]
前記プログラム可能なバイアスデバイスが、電流源に結合されたプログラム可能な抵抗を含む、C13に記載のデバイス。
[C17]
前記プログラム可能なバイアスデバイスが、プログラム可能な電流源と、ダイオードデバイスとを含み、前記ダイオードデバイスが、抵抗器に結合されている、C13に記載のデバイス。
[C18]
前記プログラム可能なバイアスデバイスが、プログラム可能な電流源と、プログラム可能な抵抗とを含む、C13に記載のデバイス。
[C19]
トリガ電圧レベルを超える電源電圧に応答して前記電源電圧をクランプするように構成されたスナップバッククランプ回路を備え、
前記スナップバッククランプ回路が、クランプトランジスタと、前記クランプトランジスタのゲート端子をバイアスすることによって前記トリガ電圧レベルを較正するように構成されたプログラム可能なバイアスデバイスとを含む、デバイス。
[C20]
前記トリガ電圧レベルが、前記プログラム可能なバイアスデバイスによってバイアスされた前記クランプトランジスタのゲート−ソース間電圧に基づいて決定される、C19に記載のデバイス。
[C21]
前記プログラム可能なバイアスデバイスが、ダイオードデバイスに結合されたプログラム可能な電流源を含む、C19に記載のデバイス。
[C22]
前記プログラム可能なバイアスデバイスが、電流源に結合されたプログラム可能な抵抗を含む、C19に記載のデバイス。
[C23]
前記プログラム可能なバイアスデバイスが、抵抗器に結合されたプログラム可能な電流源を含む、C19に記載のデバイス。
[C24]
前記プログラム可能なバイアスデバイスが、プログラム可能な電流源と、プログラム可能な抵抗とを含む、C19に記載のデバイス。
[C25]
前記スナップバッククランプ回路が、前記トリガ電圧レベルをさらに較正するように構成されたプログラム可能な抵抗部分をさらに含み、前記プログラム可能な抵抗部分が、前記クランプトランジスタのボディ端子に結合されている、C19に記載のデバイス。
[C26]
前記プログラム可能な抵抗部分が、前記クランプトランジスタの前記ボディ端子に各々結合された複数の抵抗器を含む、C25に記載のデバイス。
[C27]
前記複数の抵抗器のうちの第1の抵抗器が、さらに、第1のスイッチに結合されており、前記複数の抵抗器のうちの第2の抵抗器が、さらに、第2のスイッチに結合されている、C26に記載のデバイス。
[C28]
前記第1のスイッチが、マルチビットコードの第1のビット値によってゲートされる第1のトランジスタを含み、さらに、前記マルチビットコードの第2のビット値によってゲートされる第2のトランジスタを含み、前記第2のスイッチが、前記第1のビット値の補数によってゲートされる第3のトランジスタ、前記第2のビット値の補数によってゲートされる第4のトランジスタ、またはそれらの組み合わせを含む、C27に記載のデバイス。
[C29]
前記プログラム可能な抵抗部分が、第3のスイッチに結合された低抵抗経路をさらに含む、C25に記載のデバイス。
[C30]
前記プログラム可能な抵抗部分が、第1の幅対長さ比を有する第1のトランジスタを含み、さらに、第2の幅対長さ比を有する第2のトランジスタを含み、前記第2の幅対長さ比が前記第1の幅対長さ比よりも大きい、C25に記載のデバイス。
[C31]
前記プログラム可能な抵抗部分が、前記第1のトランジスタが第1のビット値によってゲートされたとき、第1の抵抗に関連付けられ、前記プログラム可能な抵抗部分が、前記第2のトランジスタが前記第1のビット値の補数によってゲートされたとき、第2の抵抗に関連付けられ、前記第1の抵抗が、前記第2の抵抗よりも大きい、C30に記載のデバイス。
[C32]
前記第2の幅対長さ比が、前記第1の幅対長さ比の約2倍である、C30に記載のデバイス。
[C33]
前記プログラム可能な抵抗部分が、前記クランプトランジスタの前記ボディ端子に結合された少なくとも1つのポリシリコン抵抗器を含む、C25に記載のデバイス。
[C34]
前記トリガ電圧レベルが、前記電源電圧を提供する回路網に関連付けられたトレースインダクタンスに基づいてプログラムされる、C19に記載のデバイス。
[C35]
前記トリガ電圧レベルが、前記スナップバッククランプ回路に関連付けられた寄生バイポーラ接合トランジスタ(BJT)効果に関連付けられている、C19に記載のデバイス。
[C36]
スナップバッククランプ回路を較正する方法であって、
制御信号を介してクランプトランジスタに関連付けられたボディ−接地間抵抗を変更することによって、スナップバッククランプ回路に関連付けられたトリガ電圧レベルを較正することと、
前記トリガ電圧レベルをさらに較正するように前記クランプトランジスタのゲート端子をバイアスするために、前記スナップバッククランプ回路のプログラム可能なバイアスデバイスをプログラムすることとを備える、方法。
[C37]
前記ボディ−接地間抵抗を変更することが、前記制御信号に基づいて複数のトランジスタをゲートすることを含む、C36に記載の方法。
[C38]
プログラム可能な電流源でダイオードデバイスをバイアスすることによって、前記クランプトランジスタの前記ゲート端子をバイアスすることをさらに備える、C36に記載の方法。
[C39]
前記トリガ電圧レベルが、前記スナップバッククランプ回路を電源電圧に結合した後、較正される、C36に記載の方法。
[C40]
トリガ電圧レベルに基づいて電源電圧をクランプするための手段と、
前記トリガ電圧レベルを較正するための手段とを備え、前記トリガ電圧レベルを較正するための前記手段が、
前記電源電圧をクランプするための前記手段の入力ノードをバイアスするための手段と、
前記電源電圧をクランプするための前記手段に関連付けられたボディ−接地間抵抗を変更するための手段とを備える、装置。
[C41]
前記電源電圧をクランプするための前記手段が、クランプトランジスタを備え、前記入力ノードが、前記クランプトランジスタのゲート端子を備える、C40に記載の装置。
[C42]
スナップバッククランプ回路のプログラム可能な抵抗部分を較正するための制御信号を生成することによって、前記スナップバッククランプ回路のトリガ電圧レベルを較正するためにプロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体。
[C43]
前記制御信号が、マルチビットコードであり、前記マルチビットコードのビット値の第1の組み合わせが、前記プログラム可能な抵抗部分の複数のトランジスタの第1のサブセットを活性化し、前記マルチビットコードのビット値の第2の組み合わせが、前記複数のトランジスタの第2のサブセットを活性化する、C42に記載の非一時的なコンピュータ可読媒体。
[C44]
スナップバッククランプ回路のプログラムされたバイアスデバイス、前記スナップバッククランプ回路のプログラムされたボディ−接地間抵抗、またはそれらの組み合わせに基づいて決定されたトリガ電圧レベルを有する前記スナップバッククランプ回路を備え、
前記スナップバッククランプ回路が、静電放電(ESD)イベント中に、前記トリガ電圧レベルを超える電源電圧に応答して前記電源電圧をクランプするように構成されており、
前記スナップバッククランプ回路が、集積回路のグリッチ抑制とESD保護とを可能にする、集積回路。
[C45]
前記トリガ電圧レベルが、前記スナップバッククランプ回路のクランプトランジスタの寄生バイポーラ接合トランジスタ(BJT)効果に関連付けられている、C44に記載の集積回路。
[C46]
集積回路の動作中に電源電圧をクランプする方法であって、
静電放電(ESD)イベント中に、トリガ電圧レベルを超える前記電源電圧に応答して、前記集積回路のスナップバッククランプ回路によって前記電源電圧をクランプすることを備え、
前記トリガ電圧レベルが、前記スナップバッククランプ回路のプログラムされたバイアスデバイス、前記スナップバッククランプ回路のプログラムされたボディ−接地間抵抗、またはそれらの組み合わせに応答して決定され、
前記スナップバッククランプ回路が、前記集積回路のグリッチ抑制とESD保護とを可能にする、方法。
[C47]
前記トリガ電圧レベルが、前記スナップバッククランプ回路のクランプトランジスタの寄生バイポーラ接合トランジスタ(BJT)効果に関連付けられている、C46に記載の方法。
Claims (47)
- トリガ電圧レベルを超える電源電圧に応答して前記電源電圧をクランプするように構成されたスナップバッククランプ回路を備え、
前記スナップバッククランプ回路が、クランプトランジスタと、前記トリガ電圧レベルを較正するための制御信号に応答するプログラム可能な抵抗部分とを含む、デバイス。 - 前記プログラム可能な抵抗部分が、前記クランプトランジスタのボディ端子に結合されている、請求項1に記載のデバイス。
- 前記プログラム可能な抵抗部分が、前記クランプトランジスタの前記ボディ端子に各々結合された複数の抵抗器を含む、請求項2に記載のデバイス。
- 前記複数の抵抗器のうちの第1の抵抗器が、さらに、第1のスイッチに結合されており、前記複数の抵抗器のうちの第2の抵抗器が、さらに、第2のスイッチに結合されている、請求項3に記載のデバイス。
- 前記制御信号が、マルチビットコードであり、前記第1のスイッチが、前記マルチビットコードの第1のビット値によってゲートされる第1のトランジスタを含み、さらに、前記マルチビットコードの第2のビット値によってゲートされる第2のトランジスタを含み、前記第2のスイッチが、前記第1のビット値の補数によってゲートされる第3のトランジスタ、前記第2のビット値の補数によってゲートされる第4のトランジスタ、またはそれらの組み合わせを含む、請求項4に記載のデバイス。
- 前記プログラム可能な抵抗部分が、第3のスイッチに結合された低抵抗経路をさらに含む、請求項4に記載のデバイス。
- 前記プログラム可能な抵抗部分が、第1の幅対長さ比を有する第1のトランジスタを含み、さらに、第2の幅対長さ比を有する第2のトランジスタを含み、前記第2の幅対長さ比が、前記第1の幅対長さ比よりも大きい、請求項1に記載のデバイス。
- 前記プログラム可能な抵抗部分が、前記第1のトランジスタが前記制御信号の第1のビット値によって活性化されたときに、第1の抵抗を有し、前記プログラム可能な抵抗部分が、前記第2のトランジスタが前記第1のビット値の補数によって活性化されたときに、第2の抵抗を有し、前記第1の抵抗が、前記第2の抵抗よりも大きい、請求項7に記載のデバイス。
- 前記第2の幅対長さ比が、前記第1の幅対長さ比の約2倍である、請求項7に記載のデバイス。
- 前記プログラム可能な抵抗部分が、前記クランプトランジスタのボディ端子に結合された少なくとも1つのポリシリコン抵抗器を含む、請求項1に記載のデバイス。
- 前記トリガ電圧レベルが、前記電源電圧を提供する回路網に関連付けられたトレースインダクタンスに基づいてプログラムされる、請求項1に記載のデバイス。
- 前記トリガ電圧レベルが、前記スナップバッククランプ回路に関連付けられた寄生バイポーラ接合トランジスタ(BJT)効果に関連付けられている、請求項1に記載のデバイス。
- 前記クランプトランジスタのゲート端子をバイアスすることによって前記トリガ電圧レベルをさらに較正するように構成されたプログラム可能なバイアスデバイスをさらに備える、請求項1に記載のデバイス。
- 前記トリガ電圧レベルが、前記プログラム可能なバイアスデバイスによってバイアスされた前記クランプトランジスタのゲート−ソース間電圧に基づいてさらに決定される、請求項13に記載のデバイス。
- 前記プログラム可能なバイアスデバイスが、ダイオードデバイスに結合されたプログラム可能な電流源を含む、請求項13に記載のデバイス。
- 前記プログラム可能なバイアスデバイスが、電流源に結合されたプログラム可能な抵抗を含む、請求項13に記載のデバイス。
- 前記プログラム可能なバイアスデバイスが、プログラム可能な電流源と、ダイオードデバイスとを含み、前記ダイオードデバイスが、抵抗器に結合されている、請求項13に記載のデバイス。
- 前記プログラム可能なバイアスデバイスが、プログラム可能な電流源と、プログラム可能な抵抗とを含む、請求項13に記載のデバイス。
- トリガ電圧レベルを超える電源電圧に応答して前記電源電圧をクランプするように構成されたスナップバッククランプ回路を備え、
前記スナップバッククランプ回路が、クランプトランジスタと、前記クランプトランジスタのゲート端子をバイアスすることによって前記トリガ電圧レベルを較正するように構成されたプログラム可能なバイアスデバイスとを含む、デバイス。 - 前記トリガ電圧レベルが、前記プログラム可能なバイアスデバイスによってバイアスされた前記クランプトランジスタのゲート−ソース間電圧に基づいて決定される、請求項19に記載のデバイス。
- 前記プログラム可能なバイアスデバイスが、ダイオードデバイスに結合されたプログラム可能な電流源を含む、請求項19に記載のデバイス。
- 前記プログラム可能なバイアスデバイスが、電流源に結合されたプログラム可能な抵抗を含む、請求項19に記載のデバイス。
- 前記プログラム可能なバイアスデバイスが、抵抗器に結合されたプログラム可能な電流源を含む、請求項19に記載のデバイス。
- 前記プログラム可能なバイアスデバイスが、プログラム可能な電流源と、プログラム可能な抵抗とを含む、請求項19に記載のデバイス。
- 前記スナップバッククランプ回路が、前記トリガ電圧レベルをさらに較正するように構成されたプログラム可能な抵抗部分をさらに含み、前記プログラム可能な抵抗部分が、前記クランプトランジスタのボディ端子に結合されている、請求項19に記載のデバイス。
- 前記プログラム可能な抵抗部分が、前記クランプトランジスタの前記ボディ端子に各々結合された複数の抵抗器を含む、請求項25に記載のデバイス。
- 前記複数の抵抗器のうちの第1の抵抗器が、さらに、第1のスイッチに結合されており、前記複数の抵抗器のうちの第2の抵抗器が、さらに、第2のスイッチに結合されている、請求項26に記載のデバイス。
- 前記第1のスイッチが、マルチビットコードの第1のビット値によってゲートされる第1のトランジスタを含み、さらに、前記マルチビットコードの第2のビット値によってゲートされる第2のトランジスタを含み、前記第2のスイッチが、前記第1のビット値の補数によってゲートされる第3のトランジスタ、前記第2のビット値の補数によってゲートされる第4のトランジスタ、またはそれらの組み合わせを含む、請求項27に記載のデバイス。
- 前記プログラム可能な抵抗部分が、第3のスイッチに結合された低抵抗経路をさらに含む、請求項25に記載のデバイス。
- 前記プログラム可能な抵抗部分が、第1の幅対長さ比を有する第1のトランジスタを含み、さらに、第2の幅対長さ比を有する第2のトランジスタを含み、前記第2の幅対長さ比が前記第1の幅対長さ比よりも大きい、請求項25に記載のデバイス。
- 前記プログラム可能な抵抗部分が、前記第1のトランジスタが第1のビット値によってゲートされたとき、第1の抵抗に関連付けられ、前記プログラム可能な抵抗部分が、前記第2のトランジスタが前記第1のビット値の補数によってゲートされたとき、第2の抵抗に関連付けられ、前記第1の抵抗が、前記第2の抵抗よりも大きい、請求項30に記載のデバイス。
- 前記第2の幅対長さ比が、前記第1の幅対長さ比の約2倍である、請求項30に記載のデバイス。
- 前記プログラム可能な抵抗部分が、前記クランプトランジスタの前記ボディ端子に結合された少なくとも1つのポリシリコン抵抗器を含む、請求項25に記載のデバイス。
- 前記トリガ電圧レベルが、前記電源電圧を提供する回路網に関連付けられたトレースインダクタンスに基づいてプログラムされる、請求項19に記載のデバイス。
- 前記トリガ電圧レベルが、前記スナップバッククランプ回路に関連付けられた寄生バイポーラ接合トランジスタ(BJT)効果に関連付けられている、請求項19に記載のデバイス。
- スナップバッククランプ回路を較正する方法であって、
制御信号を介してクランプトランジスタに関連付けられたボディ−接地間抵抗を変更することによって、スナップバッククランプ回路に関連付けられたトリガ電圧レベルを較正することと、
前記トリガ電圧レベルをさらに較正するように前記クランプトランジスタのゲート端子をバイアスするために、前記スナップバッククランプ回路のプログラム可能なバイアスデバイスをプログラムすることとを備える、方法。 - 前記ボディ−接地間抵抗を変更することが、前記制御信号に基づいて複数のトランジスタをゲートすることを含む、請求項36に記載の方法。
- プログラム可能な電流源でダイオードデバイスをバイアスすることによって、前記クランプトランジスタの前記ゲート端子をバイアスすることをさらに備える、請求項36に記載の方法。
- 前記トリガ電圧レベルが、前記スナップバッククランプ回路を電源電圧に結合した後、較正される、請求項36に記載の方法。
- トリガ電圧レベルに基づいて電源電圧をクランプするための手段と、
前記トリガ電圧レベルを較正するための手段とを備え、前記トリガ電圧レベルを較正するための前記手段が、
前記電源電圧をクランプするための前記手段の入力ノードをバイアスするための手段と、
前記電源電圧をクランプするための前記手段に関連付けられたボディ−接地間抵抗を変更するための手段とを備える、装置。 - 前記電源電圧をクランプするための前記手段が、クランプトランジスタを備え、前記入力ノードが、前記クランプトランジスタのゲート端子を備える、請求項40に記載の装置。
- スナップバッククランプ回路のプログラム可能な抵抗部分を較正するための制御信号を生成することによって、前記スナップバッククランプ回路のトリガ電圧レベルを較正するためにプロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体。
- 前記制御信号が、マルチビットコードであり、前記マルチビットコードのビット値の第1の組み合わせが、前記プログラム可能な抵抗部分の複数のトランジスタの第1のサブセットを活性化し、前記マルチビットコードのビット値の第2の組み合わせが、前記複数のトランジスタの第2のサブセットを活性化する、請求項42に記載の非一時的なコンピュータ可読媒体。
- スナップバッククランプ回路のプログラムされたバイアスデバイス、前記スナップバッククランプ回路のプログラムされたボディ−接地間抵抗、またはそれらの組み合わせに基づいて決定されたトリガ電圧レベルを有する前記スナップバッククランプ回路を備え、
前記スナップバッククランプ回路が、静電放電(ESD)イベント中に、前記トリガ電圧レベルを超える電源電圧に応答して前記電源電圧をクランプするように構成されており、
前記スナップバッククランプ回路が、集積回路のグリッチ抑制とESD保護とを可能にする、集積回路。 - 前記トリガ電圧レベルが、前記スナップバッククランプ回路のクランプトランジスタの寄生バイポーラ接合トランジスタ(BJT)効果に関連付けられている、請求項44に記載の集積回路。
- 集積回路の動作中に電源電圧をクランプする方法であって、
静電放電(ESD)イベント中に、トリガ電圧レベルを超える前記電源電圧に応答して、前記集積回路のスナップバッククランプ回路によって前記電源電圧をクランプすることを備え、
前記トリガ電圧レベルが、前記スナップバッククランプ回路のプログラムされたバイアスデバイス、前記スナップバッククランプ回路のプログラムされたボディ−接地間抵抗、またはそれらの組み合わせに応答して決定され、
前記スナップバッククランプ回路が、前記集積回路のグリッチ抑制とESD保護とを可能にする、方法。 - 前記トリガ電圧レベルが、前記スナップバッククランプ回路のクランプトランジスタの寄生バイポーラ接合トランジスタ(BJT)効果に関連付けられている、請求項46に記載の方法。
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---|---|---|---|---|
CN105892540B (zh) * | 2014-11-04 | 2018-11-13 | 恩智浦美国有限公司 | 电压钳位电路 |
US10514394B2 (en) * | 2016-02-26 | 2019-12-24 | Tektronix, Inc. | Dynamic output clamping for a probe or accessory |
CN108075460B (zh) | 2016-11-15 | 2021-10-29 | 恩智浦有限公司 | 具有反馈控制的浪涌保护电路 |
US10032508B1 (en) | 2016-12-30 | 2018-07-24 | Intel Corporation | Method and apparatus for multi-level setback read for three dimensional crosspoint memory |
DE102017103803A1 (de) | 2017-02-23 | 2018-08-23 | Infineon Technologies Ag | Eine Integrierte-Schaltung-Vorrichtung und eine Vorrichtung zum Schutz einer Schaltung |
US10825536B1 (en) * | 2019-08-30 | 2020-11-03 | Qualcomm Incorporated | Programmable circuits for performing machine learning operations on edge devices |
WO2021173638A1 (en) | 2020-02-24 | 2021-09-02 | Analog Devices, Inc. | Output voltage glitch reduction in test systems |
CN111600557B (zh) * | 2020-05-14 | 2021-03-23 | 锐石创芯(深圳)科技有限公司 | 射频前端模块和无线装置 |
CN116565820B (zh) * | 2023-07-10 | 2023-10-31 | 荣耀终端有限公司 | 一种防静电保护电路及电子设备 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01253267A (ja) * | 1988-03-31 | 1989-10-09 | Sharp Corp | 半導体装置のための入力保護回路 |
JPH11332089A (ja) * | 1998-05-15 | 1999-11-30 | Asahi Kasei Micro Syst Co Ltd | 過電圧の保護回路 |
JP2001358297A (ja) * | 2000-06-14 | 2001-12-26 | Nec Corp | 静電保護回路 |
JP2004531055A (ja) * | 2001-03-16 | 2004-10-07 | サーノフ コーポレイション | ラッチアップ耐性のための高保持電流を有する静電放電保護構造 |
JP2008098587A (ja) * | 2006-10-16 | 2008-04-24 | Toshiba Corp | Esd保護回路 |
JP2008130994A (ja) * | 2006-11-24 | 2008-06-05 | Toshiba Corp | 静電保護回路 |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4853646A (en) * | 1988-07-19 | 1989-08-01 | Fairchild Semiconductor Corporation | Temperature compensated bipolar circuits |
US5189322A (en) * | 1990-03-28 | 1993-02-23 | Advanced Micro Devices, Inc. | Low-power sense amplifier with feedback |
US5369317A (en) | 1992-06-26 | 1994-11-29 | Micron Technology, Inc. | Circuit and method for controlling the potential of a digit line and in limiting said potential to a maximum value |
JP3092549B2 (ja) | 1997-07-17 | 2000-09-25 | 日本電気株式会社 | 電圧クランプ回路 |
JP3573638B2 (ja) | 1999-01-20 | 2004-10-06 | Necマイクロシステム株式会社 | 入力クランプ回路 |
US6430016B1 (en) | 2000-02-11 | 2002-08-06 | Micron Technology, Inc. | Setpoint silicon controlled rectifier (SCR) electrostatic discharge (ESD) core clamp |
JP4001449B2 (ja) * | 2000-03-08 | 2007-10-31 | 松下電器産業株式会社 | 不要輻射解析方法 |
JP3386042B2 (ja) | 2000-08-02 | 2003-03-10 | 日本電気株式会社 | 半導体装置 |
US6879476B2 (en) | 2003-01-22 | 2005-04-12 | Freescale Semiconductor, Inc. | Electrostatic discharge circuit and method therefor |
JP4000096B2 (ja) | 2003-08-04 | 2007-10-31 | 株式会社東芝 | Esd保護回路 |
US6946707B2 (en) | 2004-01-28 | 2005-09-20 | International Business Machines Corporation | Electrostatic discharge input and power clamp circuit for high cutoff frequency technology radio frequency (RF) applications |
US7573691B2 (en) | 2004-04-12 | 2009-08-11 | Agere Systems Inc. | Electrical over stress robustness |
US7660086B2 (en) * | 2006-06-08 | 2010-02-09 | Cypress Semiconductor Corporation | Programmable electrostatic discharge (ESD) protection device |
US7312513B1 (en) | 2006-07-10 | 2007-12-25 | Wilcox William J | Antifuse circuit with well bias transistor |
TWI368980B (en) | 2006-10-13 | 2012-07-21 | Macronix Int Co Ltd | Electrostatic discharge device for pad and method and structure thereof |
US8120887B2 (en) * | 2007-02-28 | 2012-02-21 | Alpha & Omega Semiconductor, Ltd. | MOS transistor triggered transient voltage suppressor to provide circuit protection at a lower voltage |
US20100067155A1 (en) | 2008-09-15 | 2010-03-18 | Altera Corporation | Method and apparatus for enhancing the triggering of an electrostatic discharge protection device |
US8102002B2 (en) | 2008-12-16 | 2012-01-24 | Analog Devices, Inc. | System and method for isolated NMOS-based ESD clamp cell |
US8395435B2 (en) | 2009-07-30 | 2013-03-12 | Qualcomm, Incorporated | Switches with bias resistors for even voltage distribution |
US8335064B2 (en) | 2010-06-30 | 2012-12-18 | Infineon Technologies Ag | ESD clamp adjustment |
KR101131568B1 (ko) | 2010-09-30 | 2012-04-04 | 주식회사 하이닉스반도체 | 반도체 장치의 보호 회로 |
US9197061B2 (en) | 2010-12-21 | 2015-11-24 | Infineon Technologies Ag | Electrostatic discharge clamping devices with tracing circuitry |
JP2012195432A (ja) | 2011-03-16 | 2012-10-11 | Toshiba Corp | 半導体集積回路 |
-
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01253267A (ja) * | 1988-03-31 | 1989-10-09 | Sharp Corp | 半導体装置のための入力保護回路 |
JPH11332089A (ja) * | 1998-05-15 | 1999-11-30 | Asahi Kasei Micro Syst Co Ltd | 過電圧の保護回路 |
JP2001358297A (ja) * | 2000-06-14 | 2001-12-26 | Nec Corp | 静電保護回路 |
JP2004531055A (ja) * | 2001-03-16 | 2004-10-07 | サーノフ コーポレイション | ラッチアップ耐性のための高保持電流を有する静電放電保護構造 |
JP2008098587A (ja) * | 2006-10-16 | 2008-04-24 | Toshiba Corp | Esd保護回路 |
JP2008130994A (ja) * | 2006-11-24 | 2008-06-05 | Toshiba Corp | 静電保護回路 |
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