KR101655273B1 - 스냅백 클램프 회로를 교정하고 동작시키기 위한 디바이스들 및 방법들 - Google Patents

스냅백 클램프 회로를 교정하고 동작시키기 위한 디바이스들 및 방법들 Download PDF

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Abstract

디바이스는 서플라이 전압이 트리거 전압 레벨을 초과하는 것에 응답하여 상기 서플라이 전압을 클램핑(clamp)하도록 구성된 스냅백 클램프 회로를 포함한다. 적어도 하나의 실시예에서 스냅백 클램프 회로는 클램프 트랜지스터 및 상기 트리거 전압 레벨을 교정하기 위한 제어 신호에 응답하는 프로그래밍 가능 저항 부분을 포함한다. 대안적으로 또는 부가적으로, 스냅백 클램프 회로는 클램프 트랜지스터의 게이트 단자를 바이어싱함으로써 트리거 전압 레벨을 교정하도록 구성된 프로그래밍 가능 바이어스 디바이스를 포함할 수 있다. 다른 특정한 실시예에서, 스냅백 클램프 회로를 교정하는 방법이 개시된다. 다른 특정한 실시예에서, 집적 회로를 동작시키는 방법이 개시된다.

Description

스냅백 클램프 회로를 교정하고 동작시키기 위한 디바이스들 및 방법들{DEVICES AND METHODS FOR CALIBRATING AND OPERATING A SNAPBACK CLAMP CIRCUIT}
35 U.S.C.§119 하의 우선권 주장
[0001] 본 출원은 2013년 3월 11일 출원된 미국 특허 출원 번호 제13/794,268호를 우선권으로 주장하며, 이 출원은 그 전체가 인용에 의해 본원에 포함된다.
분야
[0002] 본 개시는 일반적으로 전자 디바이스들에 관한 것으로서, 보다 구체적으로는, 스냅백 클램프 회로들을 포함하는 전자 디바이스들에 관한 것이다.
[0003] 기술의 진보들은 전자 디바이스들을 보다 작고 보다 강력하게 하였다. 예를 들어, 현재, 작고, 경량이며 사용자들에 의해 쉽게 휴대될 수 있는 휴대용 무선 전화들, 개인용 디지털 보조기기들(PDA들), 및 페이징 디바이스들을 포함하는 다양한 휴대식 전자 디바이스들이 존재한다. 셀룰러 전화들 및 무선 인터넷 프로토콜(IP) 전화들과 같은 특정한 전자 디바이스들이 무선 네트워크들 상에서 음성 및 데이터 패킷들을 통신할 수 있다. 또한, 다수의 이러한 전자 디바이스들은 그 내부에 포함되는 다른 타입들의 디바이스들을 포함한다. 예를 들어, 무선 전화는 또한 디지털 정지화상 카메라, 디지털 비디오 카메라, 디지털 레코더, 및 오디오 파일 재생기를 포함할 수 있다. 또한, 무선 전화들은 인터넷에 액세스하는데 이용될 수 있는 웹 브라우저 애플리케이션과 같은 소프트웨어 애플리케이션들을 비롯해서 실행 가능한 명령들을 프로세싱할 수 있다. 따라서, 집적 회로들을 이용하여 구현될 수 있는 무선 전화들 및 다른 전자 디바이스들은 상당한 컴퓨팅 능력들을 포함할 수 있다.
[0004] 전자 디바이스와 연관된 서플라이 전압의 등락들은 전자 디바이스의 동작을 변경하거나 손상시킬 수 있다. 예를 들어, 서플라이 전압과 연관되는 "글리치들(glitches)"은 서플라이 전압에서 "스파이크들(spikes)"을 야기할 수 있으며, 이는 집적 회로와 같은 전자 디바이스의 컴포넌트들을 잠재적으로 손상시킬 수 있다. 다른 예로서, ESD(electrostatic discharge)는 객체 또는 사람으로부터 전자 디바이스로의 전하의 전달로 인해 발생할 수 있다. ESD는 (예를 들어, 집적 회로의 트랜지스터들의 게이트 산화물 층들을 손상시킴으로써) 집적 회로의 동작을 심각하게 변경하거나 집적 회로에 대한 손상을 야기할 수 있어서, 집적 회로를 활용하는 전자 디바이스를 손상시킨다.
[0005] 특정한 디바이스들은 서플라이 전압이 트리거 전압 레벨을 초과하는 것에 응답하여 서플라이 전압을 "클램핑(clamping)"함으로써 특정한 동작 범위 내에서 서플라이 전압을 유지하도록 클램프 회로를 활용할 수 있다. 예를 들어, "빅(big) FET(field effect transistor)" 클램프 회로와 같은 FET 클램프 회로는 서플라이 전압이 트리거 전압 레벨을 초과하는 것에 응답하여 전도성이 되고 전류를 소산할 수 있다. 그러나 빅 FET 클램프 회로들은 느린 응답 시간과 연관될 수 있고, 그에 따라 특정한 애플리케이션들에서 서플라이 글리치 보호(supply glitch protection)에 적합하지 않을 수 있다. 클램프 회로의 다른 예로서, "스냅백(snapback)" 클램프 회로는, 서플라이 전압이 스냅백 클램프 회로와 연관된 트리거 전압 레벨을 초과하는 것에 응답하여 전류를 소산시키도록 FET와 연관되는 기생 BJT(bipolar junction transistor) 효과를 활용할 수 있다. 스냅백 클램프 회로는, 특정한 회로 컴포넌트들이 스냅백 클램프 회로와 연관되는 비교적 큰 홀딩 전압(예를 들어, 클램핑 동작 동안 스냅백 클램프 회로가 "스냅 백"하는 전압)을 견디도록 설계되지 않았을 수 있기 때문에, 몇몇 애플리케이션들에서 ESD(electrostatic discharge) 보호에 적합하지 않을 수 있다.
[0006] 본 개시의 적어도 하나의 실시예에 따른 스냅백 클램프 회로는 교정될 수 있는 트리거 전압 레벨을 갖는 스냅백 클램프 회로를 포함한다. 스냅백 클램프 회로의 동작은 유리하게는, 서플라이 글리치 억제 및 ESD 보호 둘 다를 가능케 하도록, (예를 들어, ESD 이벤트들 동안 특정한 회로 컴포넌트들을 손상시키지 않기에 충분히 낮은) 적합한 범위 내로 교정(예를 들어, 낮춤)될 수 있는 트리거 전압 레벨에 응답하여 클램핑 동안 스냅백 클램프 회로들과 연관된 빠른 응답 시간을 포함할 수 있다. 예를 들어, 트리거 전압 레벨은 스냅백 클램프 회로와 연관된 선택된 바디-접지 저항에 기초하여, 스냅백 클램프 회로에 인가되는 게이트-소스 전압, 또는 이들의 결합에 기초하여 교정될 수 있다. 특정한 예시적인 실시예에서, 스냅백 클램프 회로는 집적 회로 내에 포함될 수 있고, 트리거 전압 레벨은 아래에서 추가로 설명되는 바와 같이, 집적 회로(또는 그의 부분)에 공급하는 서플라이 전압과 연관된 오프-칩 트레이스 인덕턴스들에 의해 야기되는 서플라이 글리치들에 기초하여 교정된다.
[0007] 예시를 위해, 디바이스는 스피커를 구동하는 클래스-D 증폭기를 갖는 집적 회로를 포함할 수 있다. 클래스-D 증폭기는 고주파수 구형파 신호(예를 들어, 오디오 신호를 인코딩하는 600kHz(kilohertz) 구형파 신호)를 생성하도록 구성될 수 있다. 클래스-D 증폭기는 구형파 신호를 생성하도록 빠르게 "스위칭" 온 및 오프될 수 있다. 더 빠른 스위칭은 더 나은 성능(예를 들어, 더 나은 신호 분해능, 더 적은 고조파 왜곡, 또는 그의 결합)과 연관될 수 있다. 그러나 고주파수 구형파 신호를 생성하기 위해 트랜지스터들을 빠르게 스위칭 온 및 오프하는 것은 예컨대, 오프-칩 트레이스 인덕턴스들이 클래스-D 증폭기에 의해 드로잉된 전류의 양의 변화들에 응답하여 전압을 출력하게 함으로써 증폭기 파워 서플라이에서 스파이크들 또는 "글리치들"을 야기할 수 있다. 서플라이 전압 글리치들은 소프트 손상(예를 들어, 증가된 고조파 왜곡과 같은 감소된 성능) 또는 하드 손상(예를 들어, 서플라이 글리치와 함께 동작하도록 설계되지 않은 저-전력 컴포넌트들에 대한 손상과 같은 하드웨어 손상)를 디바이스에 야기시킬 수 있다. 적어도 하나의 실시예에서, 프로그래밍 가능 스냅백 클램프 회로는 아래에서 추가로 설명되는 바와 같이, 증폭기 파워 서플라이에서 글리치들을 억제하기 위해 트레이스 인덕턴스들에 기초하여 (예를 들어, 스냅백 클램프 회로의 트리거 전압 레벨을 교정함으로써) 교정될 수 있다.
[0008] 특정한 실시예에서, 디바이스는 서플라이 전압이 트리거 전압 레벨을 초과하는 것에 응답하여 서플라이 전압을 클램핑하도록 구성된 스냅백 클램프 회로를 포함한다. 스냅백 클램프 회로는 클램프 트랜지스터 및 프로그래밍 가능 저항 부분을 포함한다. 프로그래밍 가능 저항 부분은 트리거 전압 레벨을 교정하기 위한 제어 신호에 응답한다.
[0009] 다른 특정한 실시예에서, 디바이스는 서플라이 전압이 트리거 전압 레벨을 초과하는 것에 응답하여 서플라이 전압을 클램핑하도록 구성된 스냅백 클램프 회로를 포함한다. 스냅백 클램프 회로는 클램프 트랜지스터 및 프로그래밍 가능 바이어스 디바이스를 포함한다. 프로그래밍 가능 바이어스 디바이스는 클램프 트랜지스터의 게이트 단자를 바이어싱함으로써 트리거 전압 레벨을 교정하도록 구성된다.
[0010] 다른 특정한 실시예에서, 스냅백 클램프 회로를 교정하는 방법이 개시된다. 방법들은 트리거 전압 레벨을 추가로 교정하기 위해 제어 신호를 통해 클램프 트랜지스터와 연관된 바디-접지 저항을 수정하고 프로그래밍 가능 바이어스 디바이스에 기초하여 클램프 트랜지스터의 게이트 단자를 바이어싱함으로써 스냅백 클램프 회로와 연관된 트리거 전압 레벨을 교정하는 것을 포함한다.
[0011] 다른 특정한 실시예에서, 장치는 트리거 전압 레벨에 기초하여 서플라이 전압을 클램핑하기 위한 수단을 포함한다. 장치는 트리거 전압 레벨을 교정하기 위한 수단을 더 포함한다. 트리거 전압 레벨을 교정하기 위한 수단은 서플라이 전압을 클램핑하기 위한 수단의 입력 노드를 바이어싱하기 위한 수단; 및 서플라이 전압을 클램핑하기 위한 수단과 연관되는 바디-접지 저항을 수정하기 위한 수단을 포함한다.
[0012] 다른 특정한 실시예에서, 비-일시적인 컴퓨터-판독 가능한 매체는 프로세서에 의해 실행 가능한 명령들을 저장한다. 명령들은 스냅백 클램프 회로의 프로그래밍 가능 저항 부분을 교정하기 위한 제어 신호를 생성함으로써 스냅백 클램프 회로의 트리거 전압 레벨을 교정하도록 프로세서에 의해 실행 가능하다.
[0013] 다른 특정한 실시예에서, 집적 회로는 트리거 전압 레벨을 갖는 스냅백 클램프 회로를 포함한다. 트리거 전압 레벨은 스냅백 클램프 회로의 프로그래밍된 바이어스 디바이스, 스냅백 클램프 회로의 프로그래밍된 바디-접지 저항, 또는 이들의 결합에 기초하여 결정된다. 스냅백 클램프 회로는 ESD(electrostatic discharge) 이벤트 동안 서플라이 전압이 트리거 전압 레벨을 초과하는 것에 응답하여 서플라이 전압을 클램핑하도록 구성된다. 스냅백 클램프 회로는 집적 회로의 ESD 보호 및 글리치-억제를 가능케 한다.
[0014] 다른 특정한 실시예에서, 집적 회로를 동작시키는 방법이 개시된다. 방법은 ESD(electrostatic discharge) 이벤트 동안 서플라이 전압이 트리거 전압 레벨을 초과하는 것에 응답하여, 집적 회로의 스냅백 클램프 회로에 의해 서플라이 전압을 클램핑하는 단계를 포함한다. 트리거 전압 레벨은 스냅백 클램프 회로의 프로그래밍된 바이어스 디바이스, 스냅백 클램프 회로의 프로그래밍된 바디-접지 저항, 또는 이들의 결합에 응답하여 결정된다. 스냅백 클램프 회로는 집적 회로의 ESD 보호 및 글리치-억제를 가능케 한다.
[0015] 개시된 실시예들 중 적어도 하나에 의해 제공되는 하나의 특정한 이점은 서플라이 전압 글리치 억제 및 ESD(electrostatic discharge) 보호가 특정한 애플리케이션에 기초하여 교정될 수 있다는 것이다. 예를 들어, 아래에서 추가로 설명된 바와 같이, 스냅백 클램프 회로의 트리거 전압 레벨은 스냅백 클램프 회로를 포함하는 집적 회로에 커플링되는 오프-칩 부분과 연관되는 트레이스 인덕턴스에 기초하여 교정될 수 있다. 이에 따라, 트리거 전압 레벨은 각각의 애플리케이션에 대해 트리거 전압 레벨을 개별적으로 사전-교정하거나, 또는 다양한 애플리케이션에 대해 단일 트리거 전압 레벨을 사전-교정하는 대신, 집적 회로의 제조 이후 교정될 수 있다. 또한, 아래에서 추가로 설명되는 바와 같이, 트리거 전압 레벨은 스냅백 클램프가 ESD 이벤트들로부터 회로를 보호하고 서플라이 전압 글리치들을 억제하는 것을 가능케 하도록 교정될 수 있다. 본 개시의 다른 양상들, 이점들 및 특징들은 이어지는 섹션들: 도면의 간략한 설명, 상세한 설명 및 청구범위를 포함하는 전체 명세서를 고찰한 이후 자명하게 될 것이다.
[0016] 도 1은 스냅백 클램프 회로의 트리거 전압 레벨을 교정하기 위한 제어 신호에 응답하는 스냅백 클램프 회로를 갖는 디바이스를 포함하는 시스템의 도면이다.
[0017] 도 2는 도 1의 스냅백 클램프 회로의 특정한 예시적인 실시예의 도면이다.
[0018] 도 3은 도 1의 스냅백 클램프 회로의 다른 특정한 예시적인 실시예의 도면이다.
[0019] 도 4는 도 1의 스냅백 클램프 회로의 다른 특정한 예시적인 실시예의 도면이다.
[0020] 도 5는 도 1의 스냅백 클램프 회로의 다른 특정한 예시적인 실시예의 도면이다.
[0021] 도 6은 도 1의 스냅백 클램프 회로의 다른 특정한 예시적인 실시예의 도면이다.
[0022] 도 7은 도 1의 스냅백 클램프 회로의 다른 특정한 예시적인 실시예의 도면이다.
[0023] 도 8은 도 1의 스냅백 클램프 회로의 부분의 다른 특정한 예시적인 실시예의 도면이다.
[0024] 도 9는 스냅백 클램프 회로를 교정하고 동작시키는 방법의 특정한 예시적인 실시예의 흐름도이다.
[0025] 도 10은 스냅백 클램프 회로를 포함하는 통신 디바이스의 블록도이다.
[0026] 도 1은 디바이스(100) 및 교정 회로(160)(예를 들어, 컴퓨터)를 포함하는 시스템의 특정한 예시적인 실시예를 도시한다. 교정 회로(160)는 프로세서(164)에 커플링되는 메모리(162)(예를 들어, 컴퓨터-판독 가능한 메모리)를 포함한다. 메모리(162)는 아래에서 추가로 설명되는 바와 같이 제어 신호(116)를 생성하도록 프로세서(164)에 의해 실행 가능한 트리거 전압 레벨 교정 명령들(166)을 저장할 수 있다. 본 명세서에서 이용된 바와 같이, 메모리(162)와 같은 메모리는 RAM(random access memory), 플래시 메모리, ROM(read-only memory), PROM(programmable read-only memory), EPROM(erasable programmable read-only memory), EEPROM(electrically erasable programmable read-only memory), 레지스터(register)들, 하드 디스크, 제거 가능한 디스크, 또는 임의의 다른 형태의 비-일시적인 저장 매체를 포함할 수 있다.
[0027] 디바이스(100)는 온-칩 부분(150)(예를 들어, 집적 회로) 및 오프-칩 부분(152)(예를 들어, 디바이스(100)와 연관되는 파워 서플라이 회로)를 포함할 수 있다. 온-칩 부분(150)은 스냅백 클램프 회로(110)를 포함한다. 도 1의 스냅백 클램프 회로(110)는 클램프 트랜지스터(112) 및 프로그래밍 가능 저항 부분(114)을 포함한다. 아래에서 추가로 설명되는 바와 같이, 프로그래밍 가능 저항 부분(114)은 클램프 트랜지스터(112)와 연관된 바디-접지 저항을 수정하도록 교정될 수 있는 컴포넌트들을 포함할 수 있다. 프로그래밍 가능 저항 부분(114)에 부가적으로 또는 대안적으로, 스냅백 클램프 회로(110)는 아래에서 추가로 설명되는 바와 같이 클램프 트랜지스터(112)를 바이어싱하기 위한 하나 또는 그 초과의 프로그래밍 가능 바이어스 디바이스들을 포함할 수 있다.
[0028] 스냅백 클램프 회로(110)는 서플라이 전압(104)에 응답한다(특정한 예시적인 실시예 서플라이 전압은 대략 5.5볼트의 직류(DC) 전압을 가짐). 스냅백 클램프 회로(110)는 "트리거 전압 레벨"과 연관될 수 있다. 예를 들어, 서플라이 전압(104)의 크기가 트리거 전압 레벨을 초과하는 것에 응답하여, 클램프 트랜지스터(112)는, 스냅백 클램프 회로(110)의 동작과 관련하여 아래에서 추가로 설명되는 바와 같이 서플라이 전압(104)의 크기가 "홀딩" 전압으로 낮춰질 때까지 클램프 트랜지스터(112)의 바디 단자를 통해 전류를 접지로 션트(shunt)함으로써 서플라이 전압(104)을 "클램프(clamp)"(예를 들어, 제한)하기 시작할 수 있다.
[0029] 온-칩 부분(150)은 서플라이 전압(104)에 의해 전력공급되는 하나 또는 그 초과의 부가적인 컴포넌트들을 더 포함할 수 있다. 특정한 실시예에서, 온-칩 부분(150)은 추가로 서플라이 전압(104)에 의해 전력공급되는 로드(124)를 포함한다. 온-칩 부분(150)은 온-칩 트래이스 인덕턴스들(118, 120)로서 도 1에서 예시된 트래이스 인덕턴스들(예를 들어, 전도성 채널의 길이와 같은 물리적 회로 특성들로 인한 기생 인덕턴스들)과 연관될 수 있다.
[0030] 오프-칩 부분(152)은 디커플링 커패시터(140)(예를 들어, 서플라이 전압(104)의 특정한 주파수들을 필터링하기 위한 커패시터)와 같이 서플라이 전압(104)을 생성하기 위한 회로를 포함할 수 있다. 디커플링 커패시터(140)는 ESL(equivalent series inductance)(142) 및 ESR(equivalent series resistance)(144)로서 도 1에서 예시적으로 도시되는 ESL 및 ESR과 각각 연관될 수 있다. 오프-칩 부분(152)은 오프-칩 트레이스 인덕턴스들(128, 132)로서 도 1에서 예시적으로 도시되는 부가적인 트레이스 인덕턴스들과 연관될 수 있다. 오프-칩 부분(152)은 도 1에서 도시된 I/O 컴포넌트들(125, 126, 127)과 같은 하나 또는 그 초과의 입력/출력(I/O) 컴포넌트들(예를 들어, 핀들)을 통해 온-칩 부분(150)에 커플링될 수 있다. 스냅백 클램프 회로(110)는 직렬 버스(도 1에서 도시되지 않음)와 같은 I/O 컴포넌트를 통해 제어 신호(116)에 응답할 수 있다.
[0031] 동작에서, 예컨대, 스냅백 클램프 회로(110)의 교정 동안, 프로세서(164)는 스냅백 클램프 회로(110)와 연관된 트리거 전압 레벨을 교정하기 위한 제어 신호(116)를 생성하도록 트리거 전압 레벨 교정 명령들(166)을 실행할 수 있다. 예를 들어, 프로세서(164)는 예컨대, 아래에서 추가로 설명되는 바와 같이 클램프 트랜지스터(112)와 연관되는 바디-접지 저항을 수정함으로써 트리거 전압 레벨을 교정하기 위한 제어 신호(116)를 생성하도록 트리거 전압 레벨 교정 명령들(166)을 실행할 수 있다.
[0032] 프로그래밍 가능 저항 부분(114)이 제어 신호(116)에 응답하기 때문에, 트리거 전압 레벨은 트레이스 인덕턴스들(118, 120, 128, 132) 중 하나 이상을 보상하도록 적어도 부분적으로 교정될 수 있다. 예를 들어, 온-칩 부분(150)이 오프-칩 부분(152)에 커플링된 이후 스냅백 클램프 회로(110)가 교정될 수 있기 때문에, 스냅백 클램프 회로(110)는 (예를 들어, 서플라이 전압(104)의 등락들에 응답하여 전류를 출력함으로써) 서플라이 전압(104)에서 "글리치들"을 야기할 수 있고 (예를 들어, 온-칩 부분(150), 오프-칩 부분(152) 또는 이들의 결합과 연관되는 프로세스 변동들로 인해) 온-칩 부분(150)을 오프-칩 부분(152)에 커플링한 이후에만 알려지게 되는 오프-칩 트레이스 인덕턴스들(128, 132)과 같은 오프-칩 기생 트레이스 인덕턴스를 참작하도록 프로그래밍 가능하게 될 수 있다. 특정한 예에서, 서플라이 전압(104)의 값들은 서플라이 전압(104)과 연관되는 서플라이 글리치들 및 이에 따라 트레이스 인덕턴스들(118, 120, 128, 132)의 크기를 검출하도록 디바이스(100)의 동작 동안 관찰될 수 있다. 트리거 전압 레벨은 서플라이 글리치들을 보상하도록 고쳐질(fix) 수 있다. 이에 따라, 트리거 전압 레벨은 유리하게는, (예를 들어, 제어 신호(116)가 트레이스 인덕턴스들(118, 120, 128, 132) 중 하나 또는 그 초과의 크기에 기초하여 트리거 전압 레벨을 교정하도록 트리거 전압 레벨 교정 명령들(166)을 조정함으로써) 오프-칩 트레이스 인덕턴스(128, 132)의 크기에 기초하여 교정될 수 있다. 또한, 트리거 전압 레벨이 결정된 이후, 메모리(162)는 트리거 전압 레벨에 대응하는 데이터를 저장할 수 있다. 데이터는 디바이스(100) 외에도, 추가의 디바이스들(도 1에서 도시되지 않음)을 교정하도록 교정 회로(160)에 의해 액세스될 수 있다.
[0033] 추가 예시를 위해, 디커플링 커패시터(140)의 위치(예를 들어, 오프-칩 부분(152)의 잔여부에 대한 디커플링 커패시터(140)의 포지션)는 오프-칩 트레이스 인덕턴스들(128, 132)의 인덕턴스 값들에 영향을 미칠 수 있다는 것이 주의되어야 한다. 예를 들어, 온-칩 부분(150)에 비교적 근접한 디커플링 커패시터(140)의 포지셔닝은 오프-칩 트레이스 인덕턴스들(128, 132)에 의해 야기되는 서플라이 글리치들을 감소시킬 수 있다. 그러나 디커플링 커패시터(140)의 위치는 설계 규격들(예를 들어, 디커플링 커패시터(140)와 온-칩 부분(150) 간에 포지셔닝되는 다른 컴포넌트들에 의해 결정될 수 있는 오프-칩 부분(152)의 레이아웃)에 의해 제한될 수 있다. 이에 따라, 적어도 하나의 실시예에서, 스냅백 클램프 회로(110)를 이용한 디바이스(100)의 교정은 온-칩 부분(150)을 포함하는 집적 회로의 제조 단계를 "테이프 아웃(tape out)" 한 이후, 온-칩 부분(150)을 오프-칩 부분(152)에 연결한 이후, 디바이스(100)와 인쇄 회로 보드(PCB)의 통합 이후, 또는 이들의 결합과 같이 디커플링 커패시터(140)의 위치에 기초하여 결정되는 트레이스 인덕턴스들(예를 들어, 오프-칩 트레이스 인덕턴스들(128, 132))에 기초한 동적(예를 들어, "어셈블리-후" 또는 "현장의") 교정을 가능케 할 수 있다.
[0034] 본 명세서에서 이용되는 바와 같이, "교정" 및 "프로그래밍"은 예컨대, 디바이스 제조 동안 발생할 수 있는 (예를 들어, 제어 신호(116)를 통해) OTP(one-time programmable) 로직을 이용하는 비-휘발성 메모리 저장 및/또는 회로의 1-회 프로그래밍을 지칭할 수 있다. 본 명세서에서 이용된 바와 같은 "교정" 및 "프로그래밍"은 또한 제어 신호(116)와 같은 제어 신호가 "동적" 교정을 가능케 하기 위해 디바이스 동작 동안 (예를 들어, 집적 회로의 핀을 통해 또는 다른 디바이스 컴포넌트를 통해) 어서트되었다는 것을 나타낼 수 있다. 특정한 교정 예들은 아래에서 추가로 설명된다.
[0035] 도 2는 도 1의 스냅백 클램프 회로(110)의 특정한 예시적인 실시예를 도시한다. 도 2의 스냅백 클램프 회로(110)의 특정한 컴포넌트들 및 동작들은 도 1을 참조하여 설명된 것과 같을 수 있다. 예를 들어, 도 2의 스냅백 클램프 회로(110)는 서플라이 전압(104)에 응답하고, 클램프 트랜지스터(112)를 포함한다. 클램프 트랜지스터(112)는 프로그래밍 가능 저항 부분(114)에 커플링된다. 프로그래밍 가능 저항 부분(114)는 제어 신호(116)와 같은 제어 신호에 응답한다.
[0036] 도 2의 특정한 예에서, 스냅백 클램프 회로(110)는 추가로 전류(260)를 생성하도록 구성된 전류 소스(204), 전류(260)에 응답하는 다이오드 디바이스(208)(예를 들어, 다이오드-구성 트랜지스터) 및 접지 노드(222)를 포함한다. 도 2에서 도시된 바와 같이, 클램프 트랜지스터(112)는 드레인 단자(214), 소스 단자(216), 게이트 단자(218) 및 바디 단자(220)를 포함할 수 있다. 바디 단자(220)는 아래에서 추가로 설명되는 바와 같이 프로그래밍 가능 저항 부분(114)을 통해 접지 노드(222)에 선택적으로 커플링될 수 있다. 게이트 단자(218)는 다이오드 디바이스(208)에 커플링된다. 드레인 단자(214)는 서플라이 전압(104)에 응답한다. 소스 단자(216)는 접지 노드(222)에 커플링된다.
[0037] 도 2의 예에서, 프로그래밍 가능 저항 부분(114)은 예시된 바와 같이 복수의 저항기(resistor)들 및 대응하는 복수의 스위치들(예를 들어, 트랜지스터들)을 포함한다. 프로그래밍 가능 저항 부분(114)의 복수의 저항기들은 클램프 트랜지스터(112)의 바디 단자(220)에 커플링된다. 복수의 저항기들 중 제 1 저항기는 제 1 스위치에 커플링되고, 복수의 저항기들 중 제 2 저항기는 제 2 스위치에 커플링된다. 또한, 복수의 저항기들 중 제 3 저항기는 도시된 바와 같이 제 3 스위치에 커플링된다. 3개의 저항기들 및 3개의 대응하는 스위치들이 도시되었지만, 3개 초과 또는 3개 미만의 저항기들 및 스위치들이 프로그래밍 가능 저항 부분(114)에 포함될 수 있다는 것이 이해되어야 한다.
[0038] 프로그래밍 가능 저항 부분(114)은 추가로 도시된 바와 같이 제 4 스위치에 커플링되는 저-저항 경로(예를 들어, "접지와의 쇼트(short-to-ground)" 경로)를 포함할 수 있다. 제 4 스위치는 바디 단자(220)로부터 접지 노드(222)로 "쇼트" 회로 경로를 생성하기 위해 인에이블될 수 있다. 제 4 스위치는 저-저항 경로를 "개방"하도록 디스에이블될 수 있다(즉, 저-저항 경로는 제 4 스위치가 디스에이블될 때 디스에이블될 수 있음). 따라서, 저-저항 경로는 프로그래밍 가능 저항 부분(114)의 저항을 변경하는데 이용될 수 있다.
[0039] 동작에서, 프로그래밍 가능 저항 부분(114)은 제어 신호(116)에 응답한다. 예를 들어, 제어 신호(116)에 응답하여, 프로그래밍 가능 저항 부분(114)의 스위치들 중 하나 이상은 선택될 수 있다. 선택되는 각각의 스위치는 스위치에 대응하는 특정한 저항기에 기초하여 프로그래밍 가능 저항 부분(114)과 연관되는 저항의 증가 또는 프로그래밍 가능 저항 부분(114)과 연관되는 저항의 감소를 가능케 한다. 예를 들어, 제 1 스위치의 인에이블은 제 1 저항기를 바디 단자(220)에 그리고 접지 노드(222)에 연결하도록 제 1 저항기에서 스위치한다. 유사하게, 제어 신호(116)는 바디 단자(220)와 접지 노드(222) 간의 제 2 저항기를 연결하도록 제 2 스위치를 선택할 수 있다. 유사하게, 제 3 스위치는 바디 단자(220)와 접지 노드(222) 간의 제 3 저항기를 스위칭 가능하게 연결하도록 선택될 수 있다. 이에 따라, 저항기들 중 하나 이상은 바디 단자(220)와 접지 노드(222) 간에 선택적으로 연결될 수 있다. 따라서, 프로그래밍 가능 부분(114)은 하나 또는 그 초과의 저항 레벨들로 교정(즉, 프로그래밍)될 수 있는, 바디 단자(220)와 접지 노드(222) 간의 바디-접지 저항을 갖는다. 복수의 저항기들 각각의 특정한 저항값, 병렬로 된 저항기들의 수 및 인에이블 또는 디스에이블되는 스위치들의 특정한 어레인지먼트의 선택은 특정한 바디-접지 저항을 선택하기 위해 결합될 수 있다.
[0040] 프로그래밍 가능 저항 부분(114)의 선택된 저항에 기초하여, 특정한 트리거 전압이 클램프 트랜지스터(112)를 위해 교정될 수 있다. 즉, 프로그래밍 가능 저항 부분(114)의 바디-접지 저항은 (예를 들어, 얼마나 많은 전류가 클램프 트랜지스터(112)의 기생 바이폴라 동작 동안 바디 단자(220)로부터 접지 노드(222)로 소산될 수 있는지를 결정함으로써) 클램프 트랜지스터(112)의 트리거 전압 레벨에 영향을 주기 때문에, 프로그래밍 가능 저항 부분(114)의 바디-접지 저항의 교정 또는 프로그래밍은 클램프 트랜지스터(112)와 연관되는 트리거 전압 레벨을 변경할 수 있다.
[0041] 도 2를 참조하여 설명된 바와 같은 클램프 트랜지스터(112)의 트리거 전압 레벨의 교정은 트리거 전압 레벨을 "너무 낮게" 또는 "너무 높게" 세팅하는 것을 방지하면서, 서플라이 글리치 억제 및 ESD 보호 둘 다른 가능케 할 수 있다. 예를 들어, 클램핑 회로들은 통상적으로 전류를 소산함으로써 동작하고, 그에 따라 에너지를 소모하기 때문에, 트리거 전압 레벨을 특정한 레벨로 교정하는 것은 과도하게 트리거하지 않고 그에 따라 많은 양의 에너지를 소모하지 않게 하기에 충분히 높으면서 ESD 이벤트들로부터 보호하기에 충분히 낮은 트리거 전압 레벨을 제공할 수 있다. 그러므로 스냅백 클램프 회로(110)의 신뢰도 및 효율을 조정될 수 있다. 또한, (도 9를 참조하여 추가로 설명되는) 클램프 트랜지스터(112)와 연관되는 기생 바이폴라 동작은 서플라이 글리치들에 응답하여 비교적 빨리, 예컨대 20-30 ps(picoseconds) 내에 시작하기 때문에, 도 2의 스냅백 클램프 회로(110)는 서플라이 글리치들은 물론 ESD 이벤트들로부터 유리하게 보호할 수 있다.
[0042] 프로그래밍 가능 저항 부분(114)에 부가적으로 또는 대안적으로, 트리거 전압 레벨은 클램프 트랜지스터(112)에 인가되는 게이트-소스 전압에 기초하여 결정되거나 조정될 수 있다. 클램프 트랜지스터(112)의 게이트-소스 전압은 예컨대, 도 3을 참조하여 아래에서 추가로 설명되는 바와 같은 프로그래밍 가능 바이어스 디바이스에 의해 바이어싱될 수 있다.
[0043] 도 3은 도 1의 스냅백 클램프 회로(110)의 다른 특정한 예시적인 실시예를 도시한다. 도 3의 스냅백 클램프 회로(110)의 특정한 컴포넌트들 및 동작은 도 1 및 도 2를 참조하여 설명된 것과 같을 수 있다. 예를 들어, 도 3의 클램프 트랜지스터(112)는 서플라이 전압(104)에 응답한다. 클램프 트랜지스터(112)는 게이트 단자(218) 및 바디 단자(220)를 포함한다. 프로그래밍 가능 저항 부분(114)은 제어 신호(116)에 그리고 다이오드 디바이스(208)에 응답한다.
[0044] 또한, 도 3의 특정한 예에서, 스냅백 클램프 회로(110)는 프로그래밍 가능 바이어스 디바이스를 포함한다. 도 3의 예에서, 프로그래밍 가능 바이어스 디바이스는 전류(360)(예를 들어, 프로그래밍 가능 전류 소스(304)를 제어함으로써 교정될 수 있는 전류)를 생성하도록 구성되는 프로그래밍 가능 전류 소스(304)(예를 들어, 가변 전류 소스)를 포함한다. 본 명세서에서 설명된 바와 같이, 프로그래밍 가능 바이어스 디바이스는 제어 신호(116), 다른 제어 신호 또는 이들의 결합과 같은 하나 또는 그 초과의 제어 신호들에 응답한다. 도 3의 스냅백 클램프 회로(110)는 추가로 다이오드 디바이스(208)에 커플링되는 저항기(316)를 포함할 수 있다.
[0045] 동작에서, 프로그래밍 가능 전류 소스(304)는 전류(360)를 통해 다이오드 디바이스(208)를 바이어싱할 수 있다. 다이오드 디바이스(208)는 전류(360)에 응답하여 클램프 트랜지스터(112)의 게이트 단자(218)를 바이어싱할 수 있다. 클램프 트랜지스터(112)의 게이트 단자(218)의 바이어스 조건들(예를 들어, 게이트-소스 전압)이 클램프 트랜지스터(112)와 연관되는 트리거 전압 레벨에 영향을 주기 때문에, 프로그래밍 가능 전류 소스(304)는 트리거 전압 레벨을 교정하도록 프로그래밍될 수 있다.
[0046] 이에 따라, 전류(360)의 크기는 트리거 전압 레벨을 교정하기 위해 특정한 게이트-소스 전압에 따라 게이트 단자(218)를 바이어싱하도록 프로그래밍될 수 있다. 또한, 트리거 전압 레벨은 추가로 프로그래밍 가능 저항 부분(114)과 연관되는 바디-접지 저항을 프로그래밍함으로써 교정될 수 있다. 적어도 하나의 실시예에서, 프로그래밍 가능 저항 부분(114)과 연관되는 바디-접지 저항을 증가시키면서 클램프 트랜지스터(112)의 게이트-소스 전압을 증가시킴으로써, 트리거 전압 레벨은 ESD 이벤트들이 스냅백 클램프 회로(110)에 의해 소산될 수 있도록 낮춰질 수 있다.
[0047] 프로그래밍 가능 바이어스 디바이스 및 프로그래밍 가능 저항 부분(114)은 별개로 제어 가능할 수 있고, 예를 들어, 특정한 애플리케이션에 의존하여, 프로그래밍 가능 바이어스 디바이스 및 프로그래밍 가능 저항 부분(114) 중 하나 또는 둘 다는 스냅백 클램프 회로(110)를 교정하도록 활용될 수 있다는 것이 인지되어야 한다. 특정한 예시적인 실시예에서, 프로그래밍 가능 바이어스 디바이스 및 프로그래밍 가능 저항 부분(114) 중 하나는 트리거 전압 레벨의 "거친(coarse)" 조정으로서 이용되고, 프로그래밍 가능 바이어스 디바이스 및 프로그래밍 가능 저항 부분(114) 중 다른 하나는 트리거 전압 레벨의 "미세" 조정으로서 이용된다. 그러므로, 도 3의 특정한 예는 예컨대, "거친" 및 "미세" 조정을 통해 스냅백 클램프 회로(110)의 트리거 전압 레벨의 추가의 교정을 가능케 할 수 있다.
[0048] 도 4는 도 1의 스냅백 클램프 회로(110)의 다른 특정한 예시적인 실시예를 도시한다. 도 4의 스냅백 클램프 회로(110)의 특정한 컴포넌트들 및 동작들은 도 1 내지 도 3을 참조하여 설명된 것과 같을 수 있다. 예를 들어, 도 4의 스냅백 클램프 회로(110)는 서플라이 전압(104)에 응답하고, 클램프 트랜지스터(112), 다이오드 디바이스(208), 전류 소스(204) 및 제어 신호(116)에 응답하는 프로그래밍 가능 저항 부분(114)을 포함한다. 클램프 트랜지스터(112)는 게이트 단자(218)를 포함한다.
[0049] 또한, 도 4의 특정한 예에서, 스냅백 클램프 회로(110)는 프로그래밍 가능 바이어스 디바이스를 포함한다. 도 4의 예에서, 프로그래밍 가능 바이어스 디바이스는 프로그래밍 가능 저항기(416)(예를 들어, 가변 저항기와 같이 변경될 수 있는 저항을 갖는 저항기)를 포함한다.
[0050] 동작에서, 전류 소스(204)는 전류(460)를 생성함으로써 다이오드 디바이스(208)를 바이어싱할 수 있다. 다이오드 디바이스(208)는 전류(460)에 응답하여 클램프 트랜지스터(112)의 게이트 단자(218)를 바이어싱할 수 있다. 예를 들어, 프로그래밍 가능 저항기(416)의 선택된 저항값에 기초하여, 다이오드 디바이스(208)가 게이트 단자(218)를 바이어싱하는 바이어스 전류가 결정되거나 조정될 수 있다. 이에 따라, 클램프 트랜지스터(112)의 게이트 단자(218)는 프로그래밍 가능 저항기(416)의 선택된 저항값에 기초하여 바이어싱될 수 있다.
[0051] 게이트 단자(218)의 바이어스 조건이 클램프 트랜지스터(112)와 연관된 트리거 전압 레벨에 영향을 주기 때문에, 프로그래밍 가능 저항기(416)의 저항값의 선택은 유리하게는, 스냅백 클램프 회로(110)의 스냅백 동작의 교정을 가능케 할 수 있다. 적어도 하나의 실시예에서, 트리거 전압 레벨은 도 8을 참조하여 추가로 설명되는 바와 같이 스냅백 클램프 회로(110)를 형성하는데 이용되는 기판의 저항성의 변동들과 같은 프로세스 변동들을 참작하도록 교정될 수 있다.
[0052] 도 5는 도 1의 스냅백 클램프 회로(110)의 다른 특정한 예시적인 실시예를 도시한다. 도 5의 스냅백 클램프 회로(110)의 특정한 컴포넌트들 및 동작들은 도 1 내지 도 4를 참조하여 설명된 것과 같을 수 있다. 예를 들어, 도 5의 스냅백 클램프 회로(110)는 서플라이 전압(104)에 반응하고, 클램프 트랜지스터(112), 프로그래밍 가능 전류 소스(304), 다이오드 디바이스(208), 프로그래밍 가능 저항기(416) 및 제어 신호(116)에 응답하는 프로그래밍 가능 저항 부분(114)을 포함한다. 클램프 트랜지스터(112)는 게이트 단자(218)를 포함한다.
[0053] 또한, 도 5의 특정한 예에서, 스냅백 클램프 회로(110)는 프로그래밍 가능 바이어스 디바이스를 포함한다. 도 5의 프로그래밍 가능 바이어스 디바이스는 프로그래밍 가능 전류 소스(304) 및 프로그래밍 가능 저항기(416)를 포함한다.
[0054] 동작에서, 프로그래밍 가능 전류 소스(304) 및 프로그래밍 가능 저항기(416) 각각은, 전류(560)를 생성함으로써 클램프 트랜지스터(112)의 게이트 단자를 선택적으로 바이어싱하도록 교정될 수 있다. 예를 들어, 프로그래밍 가능 전류 소스(304) 및 프로그래밍 가능 저항기(416)를 프로그래밍함으로써, 전류(560)의 특정한 값이 제공될 수 있다. 전류(560)는 다이오드 디바이스(208)를 바이어싱할 수 있으며, 이는 클램프 트랜지스터(112)의 게이트 단자(218)를 바이어싱할 수 있다. 스냅백 클램프 회로(110)의 트리거 전압 레벨이 클램프 트랜지스터(112)의 게이트-소스 전압에 관련되기 때문에, 프로그래밍 가능 전류 소스(304) 및 프로그래밍 가능 저항기(416)를 제어하는 것은 스냅백 클램프 회로(110)의 스냅백 동작의 추가의 제어를 가능케 할 수 있다.
[0055] 도 6은 도 1의 스냅백 클램프 회로(110)의 다른 특정한 예시적인 실시예를 도시한다. 도 6의 스냅백 클램프 회로(110)의 특정한 컴포넌트들 및 동작들은 도 1 내지 도 5를 참조하여 설명된 것과 같을 수 있다. 예를 들어, 도 5의 스냅백 클램프 회로(110)는 서플라이 전압(104)에 응답하고 클램프 트랜지스터(112), 다이오드 디바이스(208), 전류 소스(204), 접지 노드(222), 및 제어 신호(116)에 응답하는 프로그래밍 가능 저항 부분(114)을 포함한다. 클램프 트랜지스터(112)는 게이트 단자(218) 및 바디 단자(220)를 포함한다.
[0056] 도 6에서 도시된 바와 같이, 도 6의 프로그래밍 가능 저항 부분(114)은 복수의 트랜지스터들을 포함한다. 도 6의 특정한 예에서, 복수의 트랜지스터들은 트랜지스터들의 4쌍들을 포함하고, 트랜지스터들의 쌍들 각각은 제어 신호(116)의 특정한 대응하는 값들에 의해 활성화된다. 특정한 실시예에서, 제어 신호(116)는 다중-비트 코드(예를 들어, 디지털 코드)를 포함한다. 예를 들어, 제어 버스(116)는 제 1 비트(b0) 및 제 2 비트(b1)를 갖는 2-비트 코드일 수 있다.
[0057] 트랜지스터들의 제 1 쌍은 각각이 논리적 하이 값을 갖는 제 1 비트 값(b0) 및 제 2 비트 값(b1)에 의해 활성화될 수 있다. 트랜지스터들의 제 2 쌍은 논리적 하이 값을 갖는 제 1 비트 값(b0) 및 논리적 로우 값을 갖는 제 2 비트 값(b1)(즉, 논리적 하이 값을 갖는 제 2 비트 값(b1)의 보수(complement))에 의해 활성화될 수 있다. 또한, 트랜지스터들의 제 3 쌍은 논리적 하이 값을 갖는 제 1 비트 값(b0)의 보수 및 논리적 하이 값을 갖는 제 2 비트 값(b1)에 의해 활성화될 수 있다. 도 6에서 도시된 바와 같이, 트랜지스터들의 제 4 쌍은 제 1 비트 값(b0)의 보수 및 제 2 비트 값(b1)의 보수가 각각 논리적 하이 값을 가질 때 활성화될 수 있다. 이에 따라, 적어도 하나의 실시예에서, 제어 신호(116)의 비트 값들의 특정한 결합은 프로그래밍 가능 저항 부분(114)의 복수의 트랜지스터들의 대응하는 서브세트를 활성화한다. 도 6의 특정한 예가 트랜지스터들의 4쌍들을 도시하지만, 도 6은 예시적이고 다른 구성들이 본 개시의 범위 내에 있다는 것이 인지되어야 한다.
[0058] 또한, 도 6의 특정한 예에서, 트랜지스터들의 쌍들 각각은 각각의 W/L(width-to-length) 비와 연관된다. 예를 들어, 도 6의 특정한 실시예에서, 트랜지스터들의 제 1 쌍은 트랜지스터들이 제 4 쌍과 연관되는 폭 대 길이 비의 대략 8배인 각각의 폭 대 길이 비와 연관된다. 다른 예로서, 트랜지스터들의 제 2 쌍은 트랜지스터들이 제 4 쌍의 각각의 폭 대 길이 비의 대략 4배이고 트랜지스터들의 제 3 쌍과 연관되는 각각의 폭 대 길이 비의 대략 2배인 각각의 폭 대 길이 비와 연관된다. 도 6의 특정한 예가 특정한 폭 대 길이 비들을 도시하지만, 도 6은 예시적이며 다른 구성들이 본 개시의 범위 내에 있다는 것이 인지되어야 한다.
[0059] 동작에서, 제어 신호(116)의 특정한 값은 바디 단자(220)와 접지 노드(222) 간의 특정한 저항을 달성하기 위해 프로그래밍 가능 저항 부분(114)의 트랜지스터들의 특정한 쌍을 활성화할 수 있다. 예를 들어, 트랜지스터들의 제 1 쌍이 트랜지스터들의 제 2 쌍보다 더 큰 폭 대 길이 비를 갖기 때문에, 트랜지스터들의 제 1 쌍은 트랜지스터들의 제 2 쌍과 연관되는 제 2 저항보다 더 큰 제 1 저항과 연관될 수 있다. 트랜지스터들의 제 1 쌍을 선택하는 것은 그에 따라 트랜지스터들의 제 2 쌍의 선택에 비해, 클램프 트랜지스터(112)의 바디 단자(220)로부터 접지 노드(222)로 더 많은 전류가 흐르는 것을 가능케 할 수 있다. 이에 따라, 클램프 트랜지스터(112)와 연관되는 바디-접지 저항은 프로그래밍 가능 저항 부분(114)을 통해 그리고 제어 신호(116)를 통해 제어될 수 있다. 이에 따라, 스냅백 클램프 회로(110)의 스냅백 동작과 연관되는 트리거 전압 레벨은 제어 신호(116)를 이용하여 교정될 수 있다.
[0060] 도 7은 도 1의 스냅백 클램프 회로(110)의 다른 특정한 예시적인 실시예를 도시한다. 도 7의 스냅백 클램프 회로(110)의 특정한 컴포넌트들 및 동작들은 도 1 내지 도 6을 참조하여 설명된 바와 같을 수 있다. 예를 들어, 도 7의 스냅백 클램프 회로(110)는 서플라이 전압(104)에 응답하고, 클램프 트랜지스터(112) 및 제어 신호(116)에 응답하는 프로그래밍 가능 저항 부분을 포함한다. 또한, 도 7의 특정한 예에서, 스냅백 클램프 회로(110)는 프로그래밍 가능 전류 소스(304)를 포함하는 프로그래밍 가능 바이어스 디바이스를 포함한다.
[0061] 또한, 도 7의 예에서, 프로그래밍 가능 저항 부분(114)은 트랜지스터들의 각각의 쌍에 각각 대응하는 3개의 저항기들을 포함한다. 프로그래밍 가능 저항 부분(114)의 트랜지스터들의 동작은 도 6을 참조하여 설명된 것과 같을 수 있다. 또한, 특정한 애플리케이션에 의존하여, 도 7의 프로그래밍 가능 저항 부분(114)의 저항기들은 예시된 바와 같이 저항기들을 포함하지 않는 도 6의 프로그래밍 가능 저항 부분(114)에 비해 더 뛰어난 바디-접지 저항의 프로그래밍을 가능케 할 수 있다. 또한, 도 7의 프로그래밍 가능 저항 부분(114)은 "저 저항" 경로를 포함한다. "저 저항" 경로의 동작은 일반적으로 도 2를 참조하여 설명된 것과 같을 수 있다.
[0062] 동작에서, 프로그래밍 가능 바이어스 디바이스(예를 들어, 프로그래밍 가능 전류 소스(304))는 전류(760)를 결정 또는 조정하도록 프로그래밍될 수 있다. 전류(760)는 스냅백 클램프 회로(110)와 연관된 스냅백 동작의 교정을 가능케 하도록 클램프 트랜지스터(112)와 연관되는 게이트-소스 전압을 결정할 수 있는 다이오드 디바이스(208)를 바이어싱할 수 있다. 도 7은 프로그래밍 가능 바이어스 디바이스가 추가의 실시예들에 따라 프로그래밍 가능 전류 소스(304)를 포함하는 것을 도시하지만, 프로그래밍 가능 바이어스 디바이스는 "고정된" 전류 소스, 프로그래밍 가능 저항기, "고정된" 저항을 갖는 저항기 또는 이들의 결합을 포함할 수 있다. 프로그래밍 가능 저항 부분(114)은 (예를 들어, 클램프 트랜지스터(112)의 특정한 바디-접지 저항을 인에이블하도록 트랜지스터들의 쌍들 중 하나 또는 그 초과를 선택함으로써) 트리거 전압 레벨을 추가로 조정하도록 프로그래밍될 수 있다.
[0063] 도 8을 참조하면, 도 1의 스냅백 클램프(110)의 부분(예를 들어, 단면)의 특정한 예시적인 실시예가 도시되고 일반적으로 800으로 지정된다. 도 8에서 예시된 바와 같은 클램프 트랜지스터(112)의 특정한 컴포넌트들 및 동작들은 도 1 내지 도 7을 참조하여 설명된 것과 같을 수 있다. 예를 들어, 스냅백 클램프 회로(110)의 부분(800)은 클램프 트랜지스터(112) 및 접지 노드(222)를 포함한다. 클램프 트랜지스터(112)는 드레인 단자(214), 소스 단자(216), 게이트 단자(218) 및 바디 단자(220)를 포함한다. 드레인 단자(214)는 서플라이 전압(104)에 응답한다. 소스 단자(216)는 접지 노드(222)에 커플링된다.
[0064] 도 8의 예에서, 스냅백 클램프 회로(110)의 부분(800)은 저항기(808)(예를 들어, 폴리실리콘 저항기) 및 스위치(816)(예를 들어, 트랜지스터)를 포함한다. 저항기(808)는 바디 단자(220)에 커플링되고, 아래에서 추가로 설명된 바와 같이 비트(812)(예를 들어, 논리적 하이 값 또는 논리적 로우 값)가 어서트(예를 들어, 논리적 하이 값임)되고 스위치(816)를 활성화할 때 접지 노드(222)에 선택적으로 커플링될 수 있다. 적어도 하나의 실시예에서, 저항기(808)는 도 2를 참조하여 설명된 복수의 저항기들의 저항기와 같은 프로그래밍 가능 저항 부분(114)의 저항기에 대응한다. 비트(812)는 제어 신호(116)의 특정한 비트 값(예를 들어, 제 1 비트 값(b0) 또는 제 2 비트 값(b1))에 또는 제어 신호(116)에 대응할 수 있다.
[0065] 동작에서, 클램프 트랜지스터(112)는 게이트 단자(218)와 소스 단자(216) 간의 게이트-소스 전압이 클램프 트랜지스터(112)와 연관되는 트리거 전압 레벨에 도달하는 것에 응답하여 동작의 스냅백 클램핑 모드에 진입할 수 있다. 즉, 클램프 트랜지스터(112)는 게이트-소스 전압이 트리거 전압 레벨에 도달할 때 기생 바이폴라 동작(기생 BJT(bipolar junction transistor)(804)로서 도 8에서 예시적으로 도시됨)을 시작할 수 있다. 클램프 트랜지스터(112)의 기생 바이폴라 동작은 또한 "기생 BJT(bipolar junction transistor) 효과"로서 본 명세서에서 지칭된다.
[0066] 비트(812)가 어서트될 때, 바디 단자(220)는 (예를 들어, 스위치(816)를 활성화함으로써) 저항기(808)를 통해 접지 노드(222)에 커플링된다. 이에 따라, 기생 바이폴라 동작 동안, 바디 단자(220)는 비트(812)가 어서트될 때 접지 노드(222)로 전류를 방전할 수 있다. 바디 단자(220)를 통해 접지 노드(222)로 방전되는 전류의 양은 저항기(808)의 저항값에 의해 교정될 수 있다(즉, 클램프 트랜지스터(112)의 트리거 전압 레벨은 비트(812)의 어서트에 기초하여 조정될 수 있음).
[0067] 바디 단자(220)를 통해 방전되는 전류의 양은 스냅백 클램프 회로(110)의 부분(800)을 포함하는 집적 회로와 연관되는 하나 또는 그 초과의 프로세스 변동들에 의해 영향을 받을 수 있다. 예를 들어, 집적 회로와 연관되는 기판 저항성(기판 저항성(820)로서 도 8에서 예시적으로 도시됨)은 집적 회로의 설계 규격으로부터 벗어날 수 있다. 도 8에서 예시적으로 도시된 바와 같이, 기판 저항성(820)은 클램프 트랜지스터(112)의 바디-접지 저항에 영향을 줄 수 있고, 그에 따라 클램프 트랜지스터(112)의 동작 및 트리거 전압 레벨이 설계 규격으로부터 벗어나게 하여, 잠재적으로 집적 회로가 서플라이 글리치들, ESD 이벤트들 또는 이들의 결합에 민감하게 되게 할 수 있다. 비트(812)에 기초하여 스위치(816)를 선택적으로 활성화함으로써, 클램프 트랜지스터(112)의 바디-접지 저항(및 트리거 전압 레벨)은 설계 규격으로부터 벗어나는 기판 저항성(820)과 같은 프로세스 변동들을 보상하도록 조정될 수 있다. 인지될 바와 같이, 본 명세서에서 설명된 다른 교정 기법들은 또한 이러한 프로세스 변동들을 보상하도록 트리거 전압 레벨을 조정하는데 이용될 수 있다.
[0068] 도 8의 특정한 예가 단일 저항기(즉, 저항기(808))에 커플링되는 바디 단자(220)를 도시하지만, 바디 단자(220)는 하나 또는 그 초과의 부가적인 저항기들에, (도 6 및 도 7을 참조하여 설명된 바와 같은) 하나 또는 그 초과의 트랜지스터에, 또는 이들의 결합에 커플링될 수 있다는 것이 인지되어야 한다. 하나 또는 그 초과의 저항기들 및/또는 하나 또는 그 초과의 트랜지스터들 중 임의의 것은 비트(812)에, 도 8에서 도시되지 않은 하나 또는 그 초과의 부가적인 비트들에, 제어 신호(116)에, 다른 신호에, 또는 이들의 결합에 응답할 수 있다.
[0069] 저항기(808)의 특정한 저항을 선택하고, 프로그래밍 가능 바이어스 디바이스를 이용하여 게이트 단자(218)를 바이어싱하고 및/또는 비트(812)를 (예를 들어, 제어 신호(116)를 통해) 어서트함으로써, 클램프 트랜지스터(112)의 클램핑 동작은 교정될 수 있다. 클램핑 동작은 ESD(electrostatic discharge) 이벤트들은 물론, 단지 스냅백 클램프 회로(110)의 부분(800)의 제조 이후(예를 들어, 스냅백 클램프 회로(110)의 부분(800)을 포함하는 집적 회로의 제조 이후) 알려지는 서플라이 전압(104)과 연관되는 트레이스 인덕턴스들을 참작하도록 교정될 수 있다.
[0070] 도 9를 참조하면, 방법의 특정한 예시적인 실시예가 도시되고 일반적으로 900으로 지정된다. 방법(900)은 도 1 내지 도 7을 참조하여 설명된 스냅백 클램프 회로(110)의 특정한 실시예들 중 임의의 것에서 또는 그에 의해, 도 8을 참조하여 설명된 스냅백 클램프 회로(110)의 부분(800)에서, 또는 이들의 결합에서 수행될 수 있다.
[0071] 방법(900)은 910에서 제어 신호를 통해 클램프 트랜지스터와 연관되는 바디-접지 저항을 수정함으로써 스냅백 클램프 회로(110)와 연관되는 트리거 전압 레벨을 교정하는 것을 포함한다. 클램프 트랜지스터는 클램프 트랜지스터(112)에 대응할 수 있다. 제어 신호는 제어 신호(116), 비트(812), 또는 이들의 결합에 대응할 수 있다.
[0072] 방법(900)은 추가로 920에서 트리거 전압 레벨을 추가로 교정하기 위해 (예를 들어, 다이오드 디바이스(208)와 같은 다이오드 디바이스를 통해) 클램프 트랜지스터의 게이트 단자를 바이어싱하도록 스냅백 클램프 회로(110)의 프로그래밍 가능 바이어스 디바이스를 프로그래밍하는 것을 포함한다. 게이트 단자는 게이트 단자(218)에 대응할 수 있다. 프로그래밍 가능 바이어스 디바이스는 프로그래밍 가능 전류 소스(304), 프로그래밍 가능 저항기(416) 또는 이들의 결합을 포함할 수 있다.
[0073] 방법(900)은 추가로, 스냅백 클램프 회로(110)를 포함하는 집적 회로의 동작 동안 그리고 ESD(electrostatic discharge) 이벤트 동안 서플라이 전압이 트리거 전압 레벨을 초과하는 것에 응답하여, 930에서 스냅백 클램프 회로(110)에 의해 서플라이 전압을 클램핑하는 것을 포함한다. 트리거 전압 레벨은 프로그래밍된 바이어스 디바이스, 프로그래밍된 바디-접지 저항, 또는 이들의 결합에 응답하여 결정된다. 스냅백 클램프 회로는 글리치 억제(예를 들어, 도 1을 참조하여 설명된 바와 같이 서플라이 전압(104)과 연관된 글리치들의 억제) 및 집적 회로의 ESD 보호를 가능케 한다.
[0074] 서플라이 전압이 트리거 전압 레벨을 초과하는 것에 응답하여 서플라이 전압을 클램핑하는 것은 집적 회로의 글리치 억제 및 ESD(electrostatic discharge) 보호를 가능케 할 수 있다. 예를 들어, 도 1을 재차 참조하여, 서플라이 전압(104)의 글리치에 응답하여, 예컨대, 트레이스 인덕턴스(128)가 전압을 출력할 때, 스냅백 클램프 회로(110)는 서플라이 전압(104)과 연관된 서플라이 글리치를 억제하도록 스냅백 동작 모드에 진입할 수 있다. 트리거 전압 레벨은 트레이스 인덕턴스들(118, 120, 128, 132) 중 임의의 것에 적어도 부분적으로 기초하여 교정될 수 있다.
[0075] 도 10을 참조하면, 통신 디바이스의 특정한 예시적인 실시예의 블록도가 도시되고 일반적으로 1000으로 지정된다. 도 10의 예에서, 통신 디바이스(1000)는 스냅백 클램프 회로(110)를 포함한다. 도 10의 스냅백 클램프 회로(110)는 일반적으로 1064로 지정되는 프로그래밍된 바이어스 디바이스, 프로그래밍된 저항 부분, 또는 이들의 결합을 포함한다. 프로그래밍된 바이어스 디바이스는 프로그래밍 후 프로그래밍 가능 전류 소스(304), 프로그래밍 후 프로그래밍 가능 저항기(416), 또는 이들의 결합 중 하나 또는 그 초과에 대응할 수 있다. 프로그래밍된 저항 부분은 프로그래밍 후 프로그래밍 가능 저항 부분(114), 비트(812)가 어서트될 때의 저항(808), 또는 이들의 결합에 대응할 수 있다. 스냅백 클램프 회로(110)는 통신 디바이스(1000)의 컴포넌트들 중 임의의 것에 커플링될 수 있다. 예를 들어, 통신 디바이스(1000)의 컴포넌트들 중 하나 또는 그 초과는 스냅백 클램프 회로(110)에 커플링될 수 있고 도 1의 로드(124)에 대응할 수 있다.
[0076] 도 10의 스냅백 클램프 회로(110)는 서플라이 전압(104)에 응답한다. 서플라이 전압(104)은 서플라이 회로(1048)에 커플링되는 파워 서플라이(1044)에 의해 생성될 수 있다. 서플라이 회로(1048)는 도 1의 디커플링 커패시터(140)를 포함할 수 있다. 파워 서플라이(1044) 및 서플라이 회로(1048)는 도 1의 오프-칩 부분(152)에 대응할 수 있다.
[0077] 통신 디바이스(1000)는 DSP(digital signal processor)와 같은 프로세서(1010)를 포함할 수 있다. 프로세서(1010)는 메모리(1032)(예를 들어, 비-일시적인 컴퓨터-판독 가능한 매체)에 커플링될 수 있다. 메모리(1032)는 프로세서(1010)에 의해 실행 가능한 명령들(1058)을 저장할 수 있다. 메모리(1032)는 프로세서(1010)에 액세스 가능한 데이터(1056)를 저장할 수 있다.
[0078] 도 10은 프로세서(1010)에 그리고 디스플레이(1016)에 커플링되는 디스플레이 제어기(1026)를 또한 도시한다. CODEC(coder/decoder) 및/또는 스피커 구동기(예를 들어, 도 1의 로드(124)에 대응할 수 있는 클래스-D 스피커 구동기)와 같은 오디오 프로세싱 회로(1034)가 또한 프로세서(1010)에 커플링될 수 있다. 스피커(1036) 및 마이크로폰(1038)은 오디오 프로세싱 회로(1034)에 커플링될 수 있다. 도 10은 또한, 무선 제어기(1040)가 프로세서(1010)에 커플링될 수 있고, 추가로 라디오 주파수(RF) 인터페이스(1046)(예를 들어, 트랜시버)를 통해 안테나(1042)에 커플링될 수 있다는 것을 나타낸다.
[0079] 특정한 실시예에서, 스냅백 클램프 회로(110), 프로세서(1010), 디스플레이 제어기(1026), 메모리(1032), 오디오 프로세싱 회로(1034), 무선 제어기(1040)는, 도 9를 참조하여 설명된 집적 회로에 대응할 수 있는 시스템-인-패키지 또는 시스템-온-칩 디바이스(1022)와 같은 집적 회로에 포함한다. 도 10의 예에서, 스냅백 클램프 회로(110)는 글리치 억제(예를 들어, 파워 서플라이(1044)와 연관되는 트레이스 인덕턴스들에 의해 야기되는 글리치들과 같이 파워 서플라이(1044)와 연관되는 글리치들의 억제) 및 시스템-온-칩 디바이스(1022)의 ESD 보호를 가능케 한다.
[0080] 입력 디바이스(1030)는 시스템-온-칩 디바이스(1022)에 커플링될 수 있다. 또한, 특정한 실시예에서 그리고 도 10에서 예시된 바와 같이, 디스플레이(1016), 입력 디바이스(1030), 스피커(1036), 마이크로폰(1038), 안테나(1042), 서플라이 회로(1048), RF 인터페이스(1046) 및 파워 서플라이(1044)는 시스템-온-칩 디바이스(1022) 외부에 있다. 그러나 디스플레이(1016), 입력 디바이스(1030), 스피커(1036), 마이크로폰(1038), 안테나(1042), 서플라이 회로(1048), RF 인터페이스(1046) 및 파워 서플라이(1044) 각각은 시스템-온-칩 디바이스(1022)의 컴포넌트에, 예컨대, 인터페이스에 또는 제어기에 커플링될 수 있다. 특정한 예로서, 도 10은 스피커(1036)가 도 1의 I/O 컴포넌트(126)를 통해 오디오 프로세싱 회로(1034)에 커플링될 수 있다는 것을 도시한다. 또한, 도 10의 스냅백 클램프 회로(110)는 다른 I/O 컴포넌트(예를 들어, 핀)를 통해 어서트될 수 있는 제어 신호(116)를 통해 교정될 수 있다. 예를 들어, 제어 신호(116)는 스냅백 클램프 회로(110)를 프로그래밍하도록 (예를 들어, 통신 디바이스(1000)의 제조 동안) 한번 어서트될 수 있다. 특정한 실시예에서, 본 명세서에서 설명된 스위치들, 트랜지스터들 및/또는 프로그래밍 가능 디바이스들은 1번 교정될 수 있는 OTP(one-time programmable) 로직을 포함할 수 있다. 대안적으로, 제어 신호(116)는 통신 디바이스(1000)의 동작 동안 어서트될 수 있다. 예를 들어, 디바이스 동작 동안, 프로세서(1010)는 스위치들, 트랜지스터들 및/또는 스냅백 클램프 회로(110)의 프로그래밍 가능 디바이스들을 프로그래밍(예를 들어, 활성화, 탈활성화, 또는 교정)하기 위한 제어 신호(116)를 생성하도록 데이터(1056), 명령들(1058), 또는 이들의 결합에 액세스할 수 있다.
[0081] 설명된 실시예들과 함께, 트리거 전압 레벨에 기초하여 서플라이 전압(예를 들어, 서플라이 전압(104))을 클랩핑하기 위한 수단(예를 들어, 클램프 트랜지스터(112))을 포함하는 장치가 개시된다. 장치는 추가로 트리거 전압 레벨을 교정하기 위한 수단을 포함한다. 트리거 전압 레벨을 교정하기 위한 수단은 서플라이 전압을 클램핑하기 위한 수단의 입력 노드(예를 들어, 게이트 단자(218))를 바이어싱을 위한 수단(예를 들어, 프로그래밍 가능 전류 소스(304), 프로그래밍 가능 저항기(416), 또는 이들의 결합)을 포함할 수 있다. 트리거 전압 레벨을 교정하기 위한 수단은 서플라이 전압을 클램핑하기 위한 수단과 연관되는 바디-접지 저항을 수정하기 위한 수단(예를 들어, 프로그래밍 가능 저항 부분(114), 비트(812)가 어서트될 때의 저항기(808), 또는 이들의 결합)을 추가로 포함한다.
[0082] 위에서 개시된 디바이스들 및 기능성들은 컴퓨터-판독 가능한 매체들 상에 저장된 컴퓨터 파일들(예를 들어, RTL, GDSII, GERBER 등)로 설계되고 구성될 수 있다. 이러한 파일들 중 일부 또는 전부는 이러한 파일들에 기초하여 디바이스를 제조하기 위한 제조 핸들러에 제공될 수 있다. 결과적인 물건들은 추후에 반도체 다이로 절단되고 반도체 칩들로 패키징되는 반도체 웨이퍼들을 포함한다. 이러한 반도체 칩들은 PCA(printed circuit assembly)를 형성하도록 예컨대, PCB(printed circuit board)를 이용하여 통신 가능하게 커플링될 수 있다. PCA는 무선 전화와 같은 전자 디바이스 내에 통합될 수 있다.
[0083] 당업자들은 여기서 기재되는 실시예들과 관련하여 설명되는 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 프로세서에 의해 실행되는 컴퓨터 소프트웨어, 또는 이들 둘의 조합들로서 구현될 수 있다는 것을 추가로 인지할 것이다. 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들 및 단계들은 일반적으로 그들의 기능의 견지에서 위에서 기술되었다. 이러한 기능이 하드웨어 또는 프로세서 실행 가능한 명령들로서 구현될지 여부는 전체 시스템에 부과되는 설계 제약들 및 특정한 애플리케이션에 의존한다. 당업자들은 각각의 특정한 애플리케이션에 대해 다양한 방식들로 기술된 기능을 구현할 수 있지만, 이러한 구현 판단들은 본 개시의 범위로부터 벗어나는 것으로서 해석되어선 안 된다.
[0084] 여기서 기재된 실시예들과 관련하여 설명되는 방법 또는 알고리즘의 단계들은 직접 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들 둘의 조합에서 실현될 수 있다, 소프트웨어 모듈은 RAM(random access memory), 플래시 메모리, ROM(read-only memory), PROM(programmable read-only memory), EPROM(electrically erasable programmable read-only memory), EEPROM(electrically erasable programmable read-only memory), 레지스터들, 하드 디스크, 제거 가능한 디스크, 또는 당 분야에 알려진 임의의 다른 형태의 비-일시적인 저장 매체에 상주할 수 있다. 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체로 정보를 기록할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 ASIC(application-specific integrated circuit)에 상주할 수 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말에서 이산 컴포넌트들로서 상주할 수 있다.
[0085] 기재된 실시예들의 이전의 설명은 당업자가 기재된 실시예들을 제조 또는 이용하는 것을 가능하게 하도록 제공된다. 이 실시예들에 대한 다양한 수정들이 당업자들에게 쉽게 자명하게 될 것이며, 여기서 정의되는 원리들은 본 개시의 범위로부터 벗어남 없이 다른 실시예들에 적용될 수 있다. 따라서 본 개시는 여기서 도시된 실시예들로 제한되도록 의도되는 것이 아니라, 다음의 청구항들에 의해 정의된 바와 같은 신규한 특징들 및 원리들과 일관되는 가능한 최광의의 범위로 허용될 것이다.

Claims (48)

  1. 디바이스로서,
    서플라이 전압이 트리거 전압 레벨을 초과하는 것에 응답하여 상기 서플라이 전압을 클램핑(clamp)하도록 구성된 스냅백(snapback) 클램프 회로
    를 포함하고,
    상기 스냅백 클램프 회로는 클램프 트랜지스터 및 프로그래밍 가능 저항 부분을 포함하고, 상기 프로그래밍 가능 저항 부분은 상기 트리거 전압 레벨을 교정하기 위한 제어 신호에 응답하고, 그리고 상기 클램프 트랜지스터의 바디-접지(body-to-ground) 저항을 조정하도록 구성되는,
    디바이스.
  2. 제 1 항에 있어서,
    상기 프로그래밍 가능 저항 부분은 상기 클램프 트랜지스터의 바디 단자에 연결(couple)되는,
    디바이스.
  3. 제 2 항에 있어서,
    상기 프로그래밍 가능 저항 부분은 상기 클램프 트랜지스터의 바디 단자에 각각 연결되는 복수의 저항기(resistor)들을 포함하는,
    디바이스.
  4. 제 3 항에 있어서,
    상기 복수의 저항기들 중 제 1 저항기는 추가로 제 1 스위치에 연결되고, 그리고 상기 복수의 저항기들 중 제 2 저항기는 추가로 제 2 스위치에 연결되는,
    디바이스.
  5. 제 4 항에 있어서,
    상기 제어 신호는 다중-비트 코드이고,
    상기 제 1 스위치는 상기 다중-비트 코드의 제 1 비트 값에 의해 게이팅되는(gated) 제 1 트랜지스터를 포함하고, 그리고 상기 다중-비트 코드의 제 2 비트 값에 의해 게이팅되는 제 2 트랜지스터를 더 포함하고, 그리고
    상기 제 2 스위치는 상기 제 1 비트 값의 보수(complement)에 의해 게이팅되는 제 3 트랜지스터 또는 상기 제 2 비트 값의 보수에 의해 게이팅되는 제 4 트랜지스터 중 적어도 하나를 포함하는,
    디바이스.
  6. 제 4 항에 있어서,
    상기 프로그래밍 가능 저항 부분은 추가로 제 3 스위치에 연결되는 저-저항 경로를 포함하는,
    디바이스.
  7. 제 1 항에 있어서,
    상기 프로그래밍 가능 저항 부분은 제 1 폭 대 길이 비(width-to-length ratio)를 갖는 제 1 트랜지스터를 포함하고 그리고 제 2 폭 대 길이 비를 갖는 제 2 트랜지스터를 더 포함하고, 그리고
    상기 제 2 폭 대 길이 비는 상기 제 1 폭 대 길이 비보다 큰,
    디바이스.
  8. 제 7 항에 있어서,
    상기 프로그래밍 가능 저항 부분은 상기 제 1 트랜지스터가 상기 제어 신호의 제 1 비트 값에 의해 활성화될 때 제 1 저항을 갖고, 그리고
    상기 프로그래밍 가능 저항 부분은 상기 제 2 트랜지스터가 상기 제 1 비트 값의 보수에 의해 활성화될 때 제 2 저항을 갖고, 상기 제 1 저항은 상기 제 2 저항보다 큰,
    디바이스.
  9. 제 7 항에 있어서,
    상기 제 2 폭 대 길이 비는 상기 제 1 폭 대 길이 비의 2배인,
    디바이스.
  10. 제 1 항에 있어서,
    상기 프로그래밍 가능 저항 부분은 상기 클램프 트랜지스터의 바디 단자에 연결되는 적어도 하나의 폴리실리콘 저항기를 포함하는,
    디바이스.
  11. 제 1 항에 있어서,
    상기 트리거 전압 레벨은 상기 서플라이 전압을 제공하는 회로에 존재하는 트레이스 인덕턴스(trace inductance)를 보상(compensate)하도록 프로그래밍되는,
    디바이스.
  12. 제 1 항에 있어서,
    상기 클램프 트랜지스터의 기생 바이폴라(parasitic bipolar) 동작은 상기 클램프 트랜지스터의 게이트-소스 전압이 상기 트리거 전압 레벨에 도달할 때 개시되는,
    디바이스.
  13. 제 1 항에 있어서,
    상기 클램프 트랜지스터의 게이트 단자를 바이어싱함으로써 상기 트리거 전압 레벨을 추가로 교정하도록 구성된 프로그래밍 가능 바이어스 디바이스
    를 더 포함하는,
    디바이스.
  14. 제 13 항에 있어서,
    상기 트리거 전압 레벨은 상기 프로그래밍 가능 바이어스 디바이스에 의해 바이어싱되는 상기 클램프 트랜지스터의 게이트-소스 전압에 응답하는,
    디바이스.
  15. 제 13 항에 있어서,
    상기 프로그래밍 가능 바이어스 디바이스는 다이오드 디바이스에 연결되는 프로그래밍 가능 전류 소스를 포함하는,
    디바이스.
  16. 제 13 항에 있어서,
    상기 프로그래밍 가능 바이어스 디바이스는 전류 소스에 연결되는 프로그래밍 가능 저항을 포함하는,
    디바이스.
  17. 제 13 항에 있어서,
    상기 프로그래밍 가능 바이어스 디바이스는 프로그래밍 가능 전류 소스와 다이오드 디바이스를 포함하고, 그리고 상기 다이오드 디바이스는 저항기에 연결되는,
    디바이스.
  18. 제 13 항에 있어서,
    상기 프로그래밍 가능 바이어스 디바이스는 프로그래밍 가능 전류 소스 및 프로그래밍 가능 저항을 포함하는,
    디바이스.
  19. 디바이스로서,
    서플라이 전압이 트리거 전압 레벨을 초과하는 것에 응답하여 상기 서플라이 전압을 클램핑하도록 구성된 스냅백 클램프 회로
    를 포함하고,
    상기 스냅백 클램프 회로는 클램프 트랜지스터 및 상기 클램프 트랜지스터의 게이트 단자를 바이어싱함으로써 상기 트리거 전압 레벨을 교정하도록 구성된 프로그래밍 가능 바이어스 디바이스를 포함하고, 그리고
    상기 트리거 전압 레벨은 상기 프로그래밍 가능 바이어스 디바이스에 의해 바이어싱된 상기 클램프 트랜지스터의 게이트-소스 전압에 응답하는,
    디바이스.
  20. 삭제
  21. 제 19 항에 있어서,
    상기 프로그래밍 가능 바이어스 디바이스는 다이오드 디바이스에 연결되는 프로그래밍 가능 전류 소스를 포함하는,
    디바이스.
  22. 제 19 항에 있어서,
    상기 프로그래밍 가능 바이어스 디바이스는 전류 소스에 연결되는 프로그래밍 가능 저항을 포함하는,
    디바이스.
  23. 제 19 항에 있어서,
    상기 프로그래밍 가능 바이어스 디바이스는 저항기에 연결되는 프로그래밍 가능 전류 소스를 포함하는,
    디바이스.
  24. 제 19 항에 있어서,
    상기 프로그래밍 가능 바이어스 디바이스는 프로그래밍 가능 전류 소스 및 프로그래밍 가능 저항을 포함하는,
    디바이스.
  25. 제 19 항에 있어서,
    상기 스냅백 클램프 회로는,
    상기 트리거 전압 레벨을 추가로 교정하도록 구성된 프로그래밍 가능 저항 부분을 포함하고,
    상기 프로그래밍 가능 저항 부분은 상기 클램프 트랜지스터의 바디 단자에 연결되는,
    디바이스.
  26. 제 25 항에 있어서,
    상기 프로그래밍 가능 저항 부분은 상기 클램프 트랜지스터의 바디 단자에 각각 연결되는 복수의 저항기들을 포함하는,
    디바이스.
  27. 제 26 항에 있어서,
    상기 복수의 저항기들 중 제 1 저항기는 추가로 제 1 스위치에 연결되고, 그리고 상기 복수의 저항기들 중 제 2 저항기는 추가로 제 2 스위치에 연결되는,
    디바이스.
  28. 제 27 항에 있어서,
    상기 제 1 스위치는 다중-비트 코드의 제 1 비트 값에 의해 게이팅되는 제 1 트랜지스터를 포함하고, 그리고 상기 다중-비트 코드의 제 2 비트 값에 의해 게이팅되는 제 2 트랜지스터를 더 포함하고, 그리고
    상기 제 2 스위치는 상기 제 1 비트 값의 보수(complement)에 의해 게이팅되는 제 3 트랜지스터 또는 상기 제 2 비트 값의 보수에 의해 게이팅되는 제 4 트랜지스터 중 적어도 하나를 포함하는,
    디바이스.
  29. 제 25 항에 있어서,
    상기 프로그래밍 가능 저항 부분은 추가로 제 3 스위치에 연결되는 저-저항 경로를 포함하는,
    디바이스.
  30. 제 25 항에 있어서,
    상기 프로그래밍 가능 저항 부분은 제 1 폭 대 길이 비(width-to-length ratio)를 갖는 제 1 트랜지스터를 포함하고 그리고 제 2 폭 대 길이 비를 갖는 제 2 트랜지스터를 더 포함하고, 그리고
    상기 제 2 폭 대 길이 비는 상기 제 1 폭 대 길이 비보다 큰,
    디바이스.
  31. 제 30 항에 있어서,
    상기 프로그래밍 가능 저항 부분은 상기 제 1 트랜지스터가 제 1 비트 값에 의해 게이팅될 때 제 1 저항을 갖고, 그리고
    상기 프로그래밍 가능 저항 부분은 상기 제 2 트랜지스터가 상기 제 1 비트 값의 보수에 의해 게이팅될 때 제 2 저항을 갖고, 상기 제 1 저항은 상기 제 2 저항보다 큰,
    디바이스.
  32. 제 30 항에 있어서,
    상기 제 2 폭 대 길이 비는 상기 제 1 폭 대 길이 비의 2배인,
    디바이스.
  33. 제 25 항에 있어서,
    상기 프로그래밍 가능 저항 부분은 상기 클램프 트랜지스터의 바디 단자에 연결되는 적어도 하나의 폴리실리콘 저항기를 포함하는,
    디바이스.
  34. 제 19 항에 있어서,
    상기 트리거 전압 레벨은 상기 서플라이 전압을 제공하는 회로에 존재하는 트레이스 인덕턴스를 보상하도록 프로그래밍되는,
    디바이스.
  35. 제 19 항에 있어서,
    상기 클램프 트랜지스터의 기생 바이폴라 동작은 상기 클램프 트랜지스터의 게이트-소스 전압이 상기 트리거 전압 레벨에 도달할 때 개시되는,
    디바이스.
  36. 스냅백 클램프 회로를 교정하는 방법으로서,
    제어 신호를 통해 클램프 트랜지스터의 바디 단자와 접지 사이의 바디-접지 저항(resistance)을 수정함으로써 스냅백 클램프 회로와 연관된 트리거 전압 레벨을 교정하는 단계; 및
    상기 트리거 전압 레벨을 추가로 교정하기 위해 상기 클램프 트랜지스터의 게이트 단자를 바이어싱하도록 상기 스냅백 클램프 회로의 프로그래밍 가능 바이어스 디바이스를 프로그래밍하는 단계
    를 포함하는,
    스냅백 클램프 회로를 교정하는 방법.
  37. 제 36 항에 있어서,
    상기 바디-접지 저항을 수정하는 것은 상기 제어 신호에 기초하여 복수의 트랜지스터들을 게이팅(gating)하는 것을 포함하는,
    스냅백 클램프 회로를 교정하는 방법.
  38. 제 36 항에 있어서,
    프로그래밍 가능 전류 소스로 다이오드 디바이스를 바이어싱함으로써 상기 클램프 트랜지스터의 게이트 단자를 바이어싱하는 단계
    를 더 포함하는,
    스냅백 클램프 회로를 교정하는 방법.
  39. 제 36 항에 있어서,
    상기 트리거 전압 레벨은 상기 스냅백 클램프 회로를 서플라이 전압에 연결한 이후 교정되는,
    스냅백 클램프 회로를 교정하는 방법.
  40. 장치로서,
    서플라이 전압이 트리거 전압 레벨을 초과하는 것에 응답하여 상기 서플라이 전압을 클램핑하기 위한 수단; 및
    상기 트리거 전압 레벨을 교정하기 위한 수단
    을 포함하고,
    상기 트리거 전압 레벨을 교정하기 위한 수단은,
    상기 서플라이 전압을 클램핑하기 위한 수단의 입력 노드를 바이어싱하기 위한 수단; 및
    상기 서플라이 전압을 클램핑하기 위한 수단의 바디 단자와 접지 사이의 바디-접지 저항을 수정하기 위한 수단
    을 포함하는,
    장치.
  41. 제 40 항에 있어서,
    상기 서플라이 전압을 클램핑하기 위한 수단은 클램프 트랜지스터를 포함하고, 그리고
    상기 입력 노드는 상기 클램프 트랜지스터의 게이트 단자를 포함하는,
    장치.
  42. 컴퓨터-판독 가능한 저장 매체로서,
    스냅백 클램프 회로의 프로그래밍 가능 저항 부분의 저항을 교정하기 위한 제어 신호를 생성함으로써 상기 스냅백 클램프 회로의 트리거 전압 레벨을 교정하도록 프로세서에 의해 실행 가능한 명령들을 저장하고,
    상기 스냅백 클램프 회로는 클램프 트랜지스터를 포함하고,
    상기 프로그래밍 가능 저항 부분은 상기 클램프 트랜지스터의 바디 단자와 접지 사이에 연결되고, 그리고
    상기 프로그래밍 가능 저항 부분은 상기 바디 단자와 상기 접지 사이의 바디-접지 저항을 조정하도록 구성되는,
    컴퓨터-판독 가능한 저장 매체.
  43. 제 42 항에 있어서,
    상기 제어 신호는 다중-비트 코드이고,
    상기 다중-비트 코드의 비트 값들의 제 1 조합은 상기 프로그래밍 가능 저항 부분의 복수의 트랜지스터들의 제 1 서브세트를 활성화하고, 그리고
    상기 다중-비트 코드의 비트 값들의 제 2 조합은 상기 복수의 트랜지스터들의 제 2 서브세트를 활성화하는,
    컴퓨터-판독 가능한 저장 매체.
  44. 집적 회로로서,
    스냅백 클램프 회로의 프로그래밍된 바이어스 디바이스 또는 상기 스냅백 클램프 회로의 프로그래밍된 바디-접지 저항 중 적어도 하나에 응답하는 트리거 전압 레벨을 갖는 스냅백 클램프 회로
    를 포함하고,
    상기 스냅백 클램프 회로는 ESD(electrostatic discharge) 이벤트 동안 서플라이 전압이 상기 트리거 전압 레벨을 초과하는 것에 응답하여 상기 서플라이 전압을 클램핑하도록 구성되고, 그리고
    상기 스냅백 클램프 회로는 상기 집적 회로의 ESD 보호 및 글리치-억제(glitch-suppression)를 가능케 하는,
    집적 회로.
  45. 제 44 항에 있어서,
    상기 스냅백 클램프 회로의 클램프 트랜지스터의 기생 바이폴라 동작은 상기 클램프 트랜지스터의 게이트-소스 전압이 상기 트리거 전압 레벨에 도달할 때 개시되는,
    집적 회로.
  46. 집적 회로의 동작 동안 서플라이 전압을 클램핑하는 방법으로서,
    ESD(electrostatic discharge) 이벤트 동안 상기 서플라이 전압이 트리거 전압 레벨을 초과하는 것에 응답하여, 상기 집적 회로의 스냅백 클램프 회로에 의해 상기 서플라이 전압을 클램핑하는 단계
    를 포함하고,
    상기 트리거 전압 레벨은 상기 스냅백 클램프 회로의 프로그래밍된 바이어스 디바이스 또는 상기 스냅백 클램프 회로의 프로그래밍된 바디-접지 저항 중 적어도 하나에 응답하고, 그리고
    상기 스냅백 클램프 회로는 상기 집적 회로의 ESD 보호 및 글리치-억제를 가능케 하는,
    집적 회로의 동작 동안 서플라이 전압을 클램핑하는 방법.
  47. 제 46 항에 있어서,
    상기 스냅백 클램프 회로의 클램프 트랜지스터의 기생 바이폴라 동작은 상기 클램프 트랜지스터의 게이트-소스 전압이 상기 트리거 전압 레벨에 도달할 때 개시되는,
    집적 회로의 동작 동안 서플라이 전압을 클램핑하는 방법.
  48. 제 19 항에 있어서,
    상기 트리거 전압 레벨을 교정하기 위해 상기 클램프 트랜지스터의 바디-접지 저항을 조정하도록 구성되는 프로그래밍 가능 저항 부분을 더 포함하는,
    디바이스.
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