JP3573638B2 - 入力クランプ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、特に端子からの入力電流に依存せず任意の入力電圧を設定するために構成された入力電圧設定回路に関するものである。
【０００２】
入力電圧設定回路には、特に端子からの入力電流に依存せず任意の入力電圧を設定するために構成されているものがある。この目的のために、入力電圧設定回路を構成するＰＮＰトランジスタ（Ｔｒ）の構造をＭＯＳ構成とし、特に電流増幅度（以下、ｈＦＥ）を向上させる手段を得ている。
【０００３】
ＰＮＰトランジスタ（Ｔｒ）のｈＦＥはバイポーラプロセス，ｂｉ−ＣＭＯＳでは容易に実現することできるが、フルＣＭＯＳにおける標準的なプロセス条件の下では、性能の良いＰＮＰトランジスタ（Ｔｒ）を得ることがかなり困難である。
【０００４】
このような、入力電圧設定回路は等価回路には同じであるが、ＰＮＰトランジスタ（Ｔｒ）を実現するために一般的には図４のような構成としている。
【０００５】
図４において、１はＰ型半導体基板、２はＮウエル、３はＰウエル、４はコレクタ、５はベース、６はエミッタである。図４に示す構造においては、ＭＯＳ構造で等価ＰＮＰトランジスタＱ１であり、かつＮウエル２の領域内に寄生的にできるため、必要なｈＦＥ特性が０．１〜１と非常に低い、むしろｈＦＥを抑えて誤動作等が起きないようにするのが一般的である。
【０００６】
【発明が解決しようとする課題】
ところで、後述する式１から明らかのように、ＰＮＰトランジスタ（Ｔｒ）のｈＦＥに関係する第３項が入力電流に依存して変化する。
【０００７】
したがって図４に示す構造では図３に点線Ｌ１で示すように、入力電圧ＶＣＬが入力電流Ｉと共に上昇してしまい、一定の入力電圧が確保できないという問題がある。
【０００８】
本発明の目的は、入力電流に依存せず、一定な電圧を確保し、かつ任意の入力電圧を設定できる入力電圧設定回路を提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る入力電圧設定回路は、Ｐ型半導体基板に形成したＰウェルをエミッタとし、Ｎウェルをベースとし、Ｐ型半導体基板をコレクタとするＭＯＳ構造の等価サブストレート型ＰＮＰトランジスタであるＭＯＳ構造の等価サブストレート型トランジスタと、 該トランジスタのベースに結線された分圧抵抗とから構成された入力電圧設定回路であって、前記トランジスタは、前記エミッタ領域を形成するＰウェルの深層部に接触する深層型Ｎウェルを配置する構造とし、深層型Ｎウェルについてのイオン注入エネルギー及びトーズ量をコントロールすることにより、ＭＯＳ構造のＰＮＰトランジスタの電流増幅度（ｈFE）を向上させたものである。
【００１０】
また前記トランジスタの電流増幅度（ｈＦＥ）を１００以上に設定したものである。
【００１３】
また前記深層型Ｎウェルは、前記エミッタ領域を形成するＰウェルと前記Ｐ型半導体基板との間に介装したものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図により説明する。
【００１５】
図１は、本発明の一実施形態に係る入力電圧設定回路を示す構成図、図２は、本発明の一実施形態に係る入力電圧設定回路におけるＰＮＰトランジスタ（Ｔｒ）を示す断面図である。
【００１６】
図１に示す本発明の一実施形態に係る入力電圧設定回路は、ＰＮＰトランジスタ（Ｔｒ）Ｑ１と、ＰＮＰトランジスタ（Ｔｒ）Ｑ１のベースに結線された分圧抵抗Ｒ１，Ｒ２とから構成されている。
【００１７】
図２に示すように本発明の一実施形態に係る入力電圧設定回路を構成するＰＮＰトランジスタ（Ｔｒ）Ｑ１は、Ｐ型半導体基板１に形成したＰウェル３をエミッタ６とし、Ｎウェル２をベース５とし、Ｐ型半導体基板１をコレクタ４とするＭＯＳ構造の等価サブストレート型ＰＮＰトランジスタとし、エミッタ６の領域を形成するＰウェル３の深層部に接触する深層型Ｎウェル（Ｄ−Ｎウェル）７をＰ型半導体基板１との間に介装したことを特徴とするものである。
【００１８】
図１に示すように本発明の一実施形態に係る入力電圧設定回路は、ＰＮＰトランジスタ（Ｔｒ）Ｑ１と、分圧抵抗Ｒ１，Ｒ２とから構成されるため、その入力電圧（ＶＣＬ）は次の式１のように決定される。
【００１９】
ここで、ＶＢＥはＰＮＰトランジスタ（Ｔｒ）Ｑ１のベース−エミッタ間の電圧、ＶＢはベース電圧、ＩＢはベース電流、ＶＤＤは分圧抵抗に印加するの電源電圧、ｈＦＥはトランジスタ（Ｔｒ）Ｑ１の電流増幅度である。
【００２０】
つまり、図１に示すように本発明の一実施形態に係る入力電圧設定回路における入力電圧（ＶＣＬ）は、ＰＮＰトランジスタＱ１に固有のＶＢＥ電圧と電源電圧ＶＤＤと、抵抗Ｒ１及びＲ２による固定分圧電圧と、ＰＮＰトランジスタ（Ｔｒ）Ｑ１のベース電流と抵抗Ｒ２とにより発生する電圧とから決定される。
【００２１】
図１において、端子から入力電流Ｉが流れると、入力電流Ｉに対応してＰＮＰトランジスタ（Ｔｒ）Ｑ１のＶＢＥ電圧が生じ、電源電圧ＶＤＤを抵抗Ｒ１とＲ２の比で分圧された分圧電圧がＰＮＰトランジスタ（Ｔｒ）Ｑ１のベース電圧となるが、さらにＰＮＰトランジスタ（Ｔｒ）Ｑ１に入力する入力電流Ｉの１／ｈＦＥの電流すなわちＰＮＰトランジスタ（Ｔｒ）Ｑ１のベース電流分が抵抗Ｒ２に流れるため、この分がＰＮＰトランジスタ（Ｔｒ）Ｑ１のベース電圧として加算され、最終的な入力電圧ＶＣＬとなる。
【００２２】
したがって図１に示すように本発明の一実施形態に係る入力電圧設定回路では、分圧抵抗Ｒ１とＲ２の分圧比を変更することにより、入力電圧ＶＣＬを任意に設定することができる。
【００２３】
さらに本発明の一実施形態に係る入力電圧設定回路を構成するＰＮＰトランジスタＱ１は図２に示すように、Ｐウェル３をエミッタ６とし、Ｎウェル２をベース５とし、Ｐ型半導体基板１をコレクタ４とするるＭＯＳ構造の等価サブストレート型ＰＮＰトランジスタとし、かつエミッタ領域を形成するＰウェル２の深層部に接触する深層型Ｎウェル（Ｄ−Ｎウェル）７を配置する構成であるため、Ｄ−Ｎウェル７についてのイオン注入エネルギー及びトーズ量を最適にコントロールすることにより、ＭＯＳ構造のＰＮＰトランジスタ（Ｔｒ）Ｑ１のｈＦＥを１００以上に決定することができる。
【００２４】
したがって、従来のＰＮＰトランジスタにおけるｈＦＥが０．１〜１であるのに対して、本発明の実施形態によれば、ＰＮＰトランジスタ（Ｔｒ）Ｑ１のｈＦＥを充分大きくする（１００以上）ことにより、式１の第３項の変化量を１／１０００〜１／１００に抑えることができ、入力電流Ｉに対する依存性を押えて上記式１の第３項も固定値となり、ＰＮＰトランジスタ（Ｔｒ）Ｑ１に入力する広範囲の入力電流Ｉに対して一定のクランプ電圧ＶＣＬを確保することができる。
【００２５】
したがって本発明の実施形態によれば、式１から明らかなように入力電流Ｉ及びｈＦＥに依存する第３項が固定値化されるため、図３に実線Ｌ２で示すように広範囲の入力電流Ｉに対して一定の入力電圧ＶＣＬを確保することができる。
【００２６】
【発明の効果】
以上のように本発明によれば、ＭＯＳ構造の等価サブストレート型トランジスタと、該トランジスタのベースに結線された分圧抵抗とから構成し、前記トランジスタの電流増幅度（ｈＦＥ）を充分大きく（例えば１００以上）設定したため、入力電流に対応して前記トランジスタの電源電圧ＶＤＤを分圧抵抗で分圧した分圧電圧が前記トランジスタのベース電圧となるが、さらに前記トランジスタに入力する入力電流Ｉの１／ｈＦＥの電流が分圧抵抗に流れて、この分が前記トランジスタのベース電圧として加算され、最終的な入力電圧となり、分圧抵抗の分圧比を変更することにより、入力電圧を任意に設定することができる。
【００２７】
さらに、入力電圧設定回路を構成するトランジスタは、Ｐウェルをエミッタとし、Ｎウェルをベースとし、Ｐ型半導体基板をコレクタとするＭＯＳ構造の等価サブストレート型ＰＮＰトランジスタとし、エミッタ領域を形成するＰウェルの深層部に接触する深層型Ｎウェル（Ｄ−Ｎウェル）を配置する構成とし、Ｄ−Ｎウェルについてのイオン注入エネルギー及びトーズ量を最適にコントロールすることにより、ＭＯＳ構造のＰＮＰトランジスタＱ１のｈＦＥを１００以上にすることができ、入力電流に対する依存性を押えて、広範囲の入力電流に対して一定の入力電圧を確保することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る入力電圧設定回路を示す構成図である。
【図２】本発明の一実施形態に係る入力電圧設定回路におけるＰＮＰトランジスタを示す断面図である。
【図３】本発明の実施形態による効果を示す特性図である。
【図４】従来例に係る入力電圧設定回路を示す構成図である。
【符号の説明】
１ Ｐ型半導体基板
２ Ｎウエル
３ Ｐウエル
４ コレクタ
５ ベース
６ エミッタ
７ 深層型Ｎウエル
【発明の属する技術分野】
本発明は、特に端子からの入力電流に依存せず任意の入力電圧を設定するために構成された入力電圧設定回路に関するものである。
【０００２】
入力電圧設定回路には、特に端子からの入力電流に依存せず任意の入力電圧を設定するために構成されているものがある。この目的のために、入力電圧設定回路を構成するＰＮＰトランジスタ（Ｔｒ）の構造をＭＯＳ構成とし、特に電流増幅度（以下、ｈＦＥ）を向上させる手段を得ている。
【０００３】
ＰＮＰトランジスタ（Ｔｒ）のｈＦＥはバイポーラプロセス，ｂｉ−ＣＭＯＳでは容易に実現することできるが、フルＣＭＯＳにおける標準的なプロセス条件の下では、性能の良いＰＮＰトランジスタ（Ｔｒ）を得ることがかなり困難である。
【０００４】
このような、入力電圧設定回路は等価回路には同じであるが、ＰＮＰトランジスタ（Ｔｒ）を実現するために一般的には図４のような構成としている。
【０００５】
図４において、１はＰ型半導体基板、２はＮウエル、３はＰウエル、４はコレクタ、５はベース、６はエミッタである。図４に示す構造においては、ＭＯＳ構造で等価ＰＮＰトランジスタＱ１であり、かつＮウエル２の領域内に寄生的にできるため、必要なｈＦＥ特性が０．１〜１と非常に低い、むしろｈＦＥを抑えて誤動作等が起きないようにするのが一般的である。
【０００６】
【発明が解決しようとする課題】
ところで、後述する式１から明らかのように、ＰＮＰトランジスタ（Ｔｒ）のｈＦＥに関係する第３項が入力電流に依存して変化する。
【０００７】
したがって図４に示す構造では図３に点線Ｌ１で示すように、入力電圧ＶＣＬが入力電流Ｉと共に上昇してしまい、一定の入力電圧が確保できないという問題がある。
【０００８】
本発明の目的は、入力電流に依存せず、一定な電圧を確保し、かつ任意の入力電圧を設定できる入力電圧設定回路を提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る入力電圧設定回路は、Ｐ型半導体基板に形成したＰウェルをエミッタとし、Ｎウェルをベースとし、Ｐ型半導体基板をコレクタとするＭＯＳ構造の等価サブストレート型ＰＮＰトランジスタであるＭＯＳ構造の等価サブストレート型トランジスタと、 該トランジスタのベースに結線された分圧抵抗とから構成された入力電圧設定回路であって、前記トランジスタは、前記エミッタ領域を形成するＰウェルの深層部に接触する深層型Ｎウェルを配置する構造とし、深層型Ｎウェルについてのイオン注入エネルギー及びトーズ量をコントロールすることにより、ＭＯＳ構造のＰＮＰトランジスタの電流増幅度（ｈFE）を向上させたものである。
【００１０】
また前記トランジスタの電流増幅度（ｈＦＥ）を１００以上に設定したものである。
【００１３】
また前記深層型Ｎウェルは、前記エミッタ領域を形成するＰウェルと前記Ｐ型半導体基板との間に介装したものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図により説明する。
【００１５】
図１は、本発明の一実施形態に係る入力電圧設定回路を示す構成図、図２は、本発明の一実施形態に係る入力電圧設定回路におけるＰＮＰトランジスタ（Ｔｒ）を示す断面図である。
【００１６】
図１に示す本発明の一実施形態に係る入力電圧設定回路は、ＰＮＰトランジスタ（Ｔｒ）Ｑ１と、ＰＮＰトランジスタ（Ｔｒ）Ｑ１のベースに結線された分圧抵抗Ｒ１，Ｒ２とから構成されている。
【００１７】
図２に示すように本発明の一実施形態に係る入力電圧設定回路を構成するＰＮＰトランジスタ（Ｔｒ）Ｑ１は、Ｐ型半導体基板１に形成したＰウェル３をエミッタ６とし、Ｎウェル２をベース５とし、Ｐ型半導体基板１をコレクタ４とするＭＯＳ構造の等価サブストレート型ＰＮＰトランジスタとし、エミッタ６の領域を形成するＰウェル３の深層部に接触する深層型Ｎウェル（Ｄ−Ｎウェル）７をＰ型半導体基板１との間に介装したことを特徴とするものである。
【００１８】
図１に示すように本発明の一実施形態に係る入力電圧設定回路は、ＰＮＰトランジスタ（Ｔｒ）Ｑ１と、分圧抵抗Ｒ１，Ｒ２とから構成されるため、その入力電圧（ＶＣＬ）は次の式１のように決定される。
【００１９】
【００２０】
つまり、図１に示すように本発明の一実施形態に係る入力電圧設定回路における入力電圧（ＶＣＬ）は、ＰＮＰトランジスタＱ１に固有のＶＢＥ電圧と電源電圧ＶＤＤと、抵抗Ｒ１及びＲ２による固定分圧電圧と、ＰＮＰトランジスタ（Ｔｒ）Ｑ１のベース電流と抵抗Ｒ２とにより発生する電圧とから決定される。
【００２１】
図１において、端子から入力電流Ｉが流れると、入力電流Ｉに対応してＰＮＰトランジスタ（Ｔｒ）Ｑ１のＶＢＥ電圧が生じ、電源電圧ＶＤＤを抵抗Ｒ１とＲ２の比で分圧された分圧電圧がＰＮＰトランジスタ（Ｔｒ）Ｑ１のベース電圧となるが、さらにＰＮＰトランジスタ（Ｔｒ）Ｑ１に入力する入力電流Ｉの１／ｈＦＥの電流すなわちＰＮＰトランジスタ（Ｔｒ）Ｑ１のベース電流分が抵抗Ｒ２に流れるため、この分がＰＮＰトランジスタ（Ｔｒ）Ｑ１のベース電圧として加算され、最終的な入力電圧ＶＣＬとなる。
【００２２】
したがって図１に示すように本発明の一実施形態に係る入力電圧設定回路では、分圧抵抗Ｒ１とＲ２の分圧比を変更することにより、入力電圧ＶＣＬを任意に設定することができる。
【００２３】
さらに本発明の一実施形態に係る入力電圧設定回路を構成するＰＮＰトランジスタＱ１は図２に示すように、Ｐウェル３をエミッタ６とし、Ｎウェル２をベース５とし、Ｐ型半導体基板１をコレクタ４とするるＭＯＳ構造の等価サブストレート型ＰＮＰトランジスタとし、かつエミッタ領域を形成するＰウェル２の深層部に接触する深層型Ｎウェル（Ｄ−Ｎウェル）７を配置する構成であるため、Ｄ−Ｎウェル７についてのイオン注入エネルギー及びトーズ量を最適にコントロールすることにより、ＭＯＳ構造のＰＮＰトランジスタ（Ｔｒ）Ｑ１のｈＦＥを１００以上に決定することができる。
【００２４】
したがって、従来のＰＮＰトランジスタにおけるｈＦＥが０．１〜１であるのに対して、本発明の実施形態によれば、ＰＮＰトランジスタ（Ｔｒ）Ｑ１のｈＦＥを充分大きくする（１００以上）ことにより、式１の第３項の変化量を１／１０００〜１／１００に抑えることができ、入力電流Ｉに対する依存性を押えて上記式１の第３項も固定値となり、ＰＮＰトランジスタ（Ｔｒ）Ｑ１に入力する広範囲の入力電流Ｉに対して一定のクランプ電圧ＶＣＬを確保することができる。
【００２５】
したがって本発明の実施形態によれば、式１から明らかなように入力電流Ｉ及びｈＦＥに依存する第３項が固定値化されるため、図３に実線Ｌ２で示すように広範囲の入力電流Ｉに対して一定の入力電圧ＶＣＬを確保することができる。
【００２６】
【発明の効果】
以上のように本発明によれば、ＭＯＳ構造の等価サブストレート型トランジスタと、該トランジスタのベースに結線された分圧抵抗とから構成し、前記トランジスタの電流増幅度（ｈＦＥ）を充分大きく（例えば１００以上）設定したため、入力電流に対応して前記トランジスタの電源電圧ＶＤＤを分圧抵抗で分圧した分圧電圧が前記トランジスタのベース電圧となるが、さらに前記トランジスタに入力する入力電流Ｉの１／ｈＦＥの電流が分圧抵抗に流れて、この分が前記トランジスタのベース電圧として加算され、最終的な入力電圧となり、分圧抵抗の分圧比を変更することにより、入力電圧を任意に設定することができる。
【００２７】
さらに、入力電圧設定回路を構成するトランジスタは、Ｐウェルをエミッタとし、Ｎウェルをベースとし、Ｐ型半導体基板をコレクタとするＭＯＳ構造の等価サブストレート型ＰＮＰトランジスタとし、エミッタ領域を形成するＰウェルの深層部に接触する深層型Ｎウェル（Ｄ−Ｎウェル）を配置する構成とし、Ｄ−Ｎウェルについてのイオン注入エネルギー及びトーズ量を最適にコントロールすることにより、ＭＯＳ構造のＰＮＰトランジスタＱ１のｈＦＥを１００以上にすることができ、入力電流に対する依存性を押えて、広範囲の入力電流に対して一定の入力電圧を確保することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る入力電圧設定回路を示す構成図である。
【図２】本発明の一実施形態に係る入力電圧設定回路におけるＰＮＰトランジスタを示す断面図である。
【図３】本発明の実施形態による効果を示す特性図である。
【図４】従来例に係る入力電圧設定回路を示す構成図である。
【符号の説明】
１ Ｐ型半導体基板
２ Ｎウエル
３ Ｐウエル
４ コレクタ
５ ベース
６ エミッタ
７ 深層型Ｎウエル
Claims (3)
- Ｐ型半導体基板に形成したＰウェルをエミッタとし、Ｎウェルをベースとし、Ｐ型半導体基板をコレクタとするＭＯＳ構造の等価サブストレート型ＰＮＰトランジスタであるＭＯＳ構造の等価サブストレート型トランジスタと、
該トランジスタのベースに結線された分圧抵抗と
から構成された入力電圧設定回路であって、
前記トランジスタは、前記エミッタ領域を形成するＰウェルの深層部に接触する深層型Ｎウェルを配置する構造とし、深層型Ｎウェルについてのイオン注入エネルギー及びトーズ量をコントロールすることにより、ＭＯＳ構造のＰＮＰトランジスタの電流増幅度（ｈFE）を向上させたものであることを特徴とする入力電圧設定回路。 - 前記トランジスタの電流増幅度（ｈFE）を１００以上に設定したものであることを特徴とする請求項１に記載の入力電圧設定回路。
- 前記深層型Ｎウェルは、前記エミッタ領域を形成するＰウェルと前記Ｐ型半導体基板との間に介装したものであることを特徴とする請求項１に記載の入力電圧設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01159499A JP3573638B2 (ja) | 1999-01-20 | 1999-01-20 | 入力クランプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01159499A JP3573638B2 (ja) | 1999-01-20 | 1999-01-20 | 入力クランプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000209085A JP2000209085A (ja) | 2000-07-28 |
| JP3573638B2 true JP3573638B2 (ja) | 2004-10-06 |
Family
ID=11782245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01159499A Expired - Fee Related JP3573638B2 (ja) | 1999-01-20 | 1999-01-20 | 入力クランプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3573638B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3906784B2 (ja) * | 2002-11-25 | 2007-04-18 | 株式会社デンソー | クランプ回路 |
| US9182767B2 (en) | 2013-03-11 | 2015-11-10 | Qualcomm Incorporated | Devices and methods for calibrating and operating a snapback clamp circuit |
-
1999
- 1999-01-20 JP JP01159499A patent/JP3573638B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2000209085A (ja) | 2000-07-28 |
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|
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|
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