JP4356358B2 - 定電圧回路及び半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は定電圧回路及び半導体装置に係り、特に、バンドギャップツェナにより定電圧を発生する定電圧回路及び半導体装置に関する。
【０００２】
【従来の技術】
図３は従来の一例の回路構成図を示す。
【０００３】
定電圧回路１は、例えば、ＣＭＯＳ（complementary metal oxide semiconductor）プロセスにより製造される１チップの半導体装置に内蔵される回路であり、起動回路１１及びバンドギャップツェナ回路１２を含む構成とされている。
【０００４】
起動回路１１は、電源電圧ＶDDが印加されたときに、バンドギャップツェナ回路１２を起動するための回路であり、トランジスタＭ１、Ｍ２、抵抗Ｒ１、Ｒ２を含む構成とされている。電源電圧ＶDDは、抵抗Ｒ1を介してトランジスタＭ1及びトランジスタＭ2のゲート及びトランジスタＭ1のドレインに印加される。なお、抵抗Ｒ1は、電源電圧ＶDDからの電流を制限するための抵抗である。
【０００５】
トランジスタＭ1、Ｍ2は、ｎチャネルＭＯＳ電界効果トランジスタからなり、カレントミラー回路を構成している。トランジスタＭ1、Ｍ2から構成されるカレントミラー回路は、電源電圧ＶDDが印加されると、トランジスタＭ2のドレインから電流を引き込む。トランジスタＭ2のドレインは、バンドギャップツェナ回路１２に接続されている。
【０００６】
バンドギャップツェナ回路１２は、トランジスタＭ11〜Ｍ13、Ｑ１、Ｑ２、抵抗Ｒ11、Ｒ12を含む構成とされている。
【０００７】
トランジスタＭ11〜Ｍ13は、ｎチャネルＭＯＳ電界効果トランジスタからなり、カレントミラー回路を構成している。トランジスタＭ11〜Ｍ13から構成されるカレントミラー回路は、起動回路１１のトランジスタＭ２のドレインから引き込まれる電流に応じて起動し、起動後は、トランジスタＱ１、Ｑ２から引き込まれる電流により動作する。このとき、起動後は、トランジスタＭ13により、トランジスタＭ2のソースと抵抗Ｒ２との接続点に電流が供給される。トランジスタＭ13からトランジスタＭ2のソースと抵抗Ｒ２との接続点に電流が供給されることによって、トランジスタＭ２のソース電位が上昇し、トランジスタＭ２がオフし、起動回路１１が切り離される。
【０００８】
トランジスタＱ１、Ｑ２はＮＰＮバイポーラトランジスタからなり、カレントミラー回路を構成している。トランジスタＱ１、Ｑ２からなるカレントミラー回路は、トランジスタＱ２のコレクタ電流に基づいてトランジスタＱ１のコレクタ電流を制御するものである。トランジスタＭ12のドレインとトランジスタＱ２のコレクタとの接続点は、出力端子Ｔoutが接続される。この出力端子Ｔoutから出力電圧ＶZが出力される。
【０００９】
このとき、出力端子Ｔoutから出力電圧ＶZは、以下のようにして決定される。
【００１０】
ＶZ＝ＶF2＋Ｒ12 *（Ｉ1＋Ｉ3） …（１）
なお、ＶF2はトランジスタＱ２のベース−エミッタ間順方向電圧、Ｉ1はトランジスタＱ１のコレクタ電流、Ｉ3はトランジスタＱ２のコレクタ電流を示す。
【００１１】
ここで、トランジスタＱ１の順方向電圧ＶF1は、
ボルツマン定数をｋ、絶対温度をＴ、電荷をｑ、逆方向飽和電流をＩsとすると、
ＶF1＝（ｋＴ／ｑ）*ｌｎ（Ｉ1／（ｎ*Ｉs）） …（２）
で表せる。
【００１２】
トランジスタＱ２の順方向電圧ＶF2は、
ＶF2＝（ｋＴ／ｑ）*ｌｎ（Ｉ3／Ｉs） …（３）
で表せる。
【００１３】
ここで、トランジスタＱ１の順方向電圧ＶF１とトランジスタＱ２の順方向電圧ＶF2との差電圧ΔＶは、
ΔＶ＝ΔＶF2−ΔＶF1
＝（ｋＴ／ｑ）*ｌｎ（Ｉ3／Ｉs）−（ｋＴ／ｑ）*ｌｎ（Ｉ1／（ｎ*Ｉs））…（４）
で表せる。
【００１４】
このとき、Ｉ1＝Ｉ2＝Ｉ3であるので、
式（４）は、
ΔＶ＝（ｋＴ／ｑ）*ｌｎ（ｎ） …（５）
で表せる。なお、このとき、ΔＶは、抵抗Ｒ11に印加される電圧に相当する。
【００１５】
また、式（１）より出力定電圧ＶZは、
ＶZ＝ＶF2＋２*Ｒ12*Ｉ1 …（６）
で表せる。
【００１６】
電流Ｉ1は、電圧ΔＶを用いて変形すると、
Ｉ1＝ΔＶ／Ｒ11＝（ｋＴ／ｑ）*ｌｎ（ｎ） …（７）
で表せる。
【００１７】
式（７）により式（６）を書き換えると、出力定電圧ＶZは、
ＶZ＝ＶF2＋２*（Ｒ12／Ｒ11）*（ｋＴ／ｑ）*ｌｎ（ｎ） …（８）
で表せる。
【００１８】
式（８）において、第１項のＶF2は負の温度特性を有し、第２項の
２*（Ｒ12／Ｒ11）*（ｋＴ／ｑ）*ｌｎ（ｎ）
は正の温度特性を有する。
【００１９】
従来の定電圧回路では、第２項を第１項の温度変化に応じた電圧変化が打ち消されるように調整することにより温度特性を零にしていた（非特許文献１参照）。
【００２０】
上記のような定電圧回路１は、ＣＭＯＳプロセスによって半導体チップ上に形成される。
【００２１】
図４は従来の一例の半導体チップの要部の断面図を示す。
【００２２】
定電圧回路１は、ｐ型半導体基板２１上にＣＭＯＳプロセスによって、トランジスタＭ１、Ｍ２などのＮチャネルＭＯＳトランジスタＮＭ、トランジスタＭ11〜Ｍ13などのＰチャネルＭＯＳトランジスタＰＭが形成されるとともに、同じプロセスによりＮチャネルＭＯＳトランジスタＮＭ、ＰチャネルＭＯＳトランジスタＰＭに隣接してトランジスタＱ１、Ｑ２を形成するバイポーラＮＰＮトランジスタＱが形成された構造とされている。
【００２３】
バイポーラＮＰＮトランジスタＱは、ｐ型半導体基板２１上に形成されたｎ型ウェル領域２２内に形成される。ｎ型ウェル領域２２は、高濃度ｎ型埋め込み領域２３を介して配線と接続され、コレクタとして作用する。また、ｎ型ウェル領域２２上には、ｎ型埋め込み領域２３に隣接してｐ型埋め込み領域２４が形成されている。このｐ型埋め込み領域２４は、高濃度ｐ型埋め込み領域２５を介して配線と接続され、ベースとして作用する。
【００２４】
また、ｐ型埋め込み領域２４には、高濃度ｐ型埋め込み領域２５に隣接してｎ型埋め込み領域２６が形成されている。このｎ型埋め込み領域２６は、配線と接続され、エミッタとして作用する。
【００２５】
以上、定電圧回路１を１チップの半導体基板上に形成する場合には、図４に示すようにＣＭＯＳプロセスによりＭＯＳトランジスタＮＭ、ＰＭに隣接してバイポーラトランジスタＱを形成する構造とされていた。
【００２６】
【非特許文献１】
斉藤 真幸著、アナログＩＣ活用テクニック、日本放送出版協会、１９８７年、ｐ．１５６
【００２７】
【発明が解決しようとする課題】
しかるに、従来の定電圧回路はバイポーラトランジスタを使用して出力電圧の温度特性を補償していた。このとき、図４に示すようにバイポーラトランジスタをＭＯＳプロセスで半導体チップ上に形成すると、半導体チップ毎に電流増幅率ＨＦＥにばらつきが生じやすくなる。図３に示す回路でバイポーラトランジスタであるトランジスタＱ１、Ｑ２の電流増幅率ＨＦＥがばらつくと、トランジスタＱ１に流れる電流Ｉ1とトランジスタＱ２に流れる電流Ｉ3とにばらつきが生じる。すなわち、Ｉ1≠Ｉ3となる。このため、半導体チップ毎に出力電圧ＶZ及び温度特性にばらつきが生じる。
【００２８】
このため、半導体チップ毎にトリミングなどを実施し、出力電圧ＶZ及び温度特性を一致させる調整作業が必要となり、製造工程が増加するなどの問題点があった。
【００２９】
本発明は、上記の点に鑑みてなされたもので、温度によらず安定した出力電圧が得られる定電圧回路及び半導体装置を提供することを目的とする。
【００３０】
【課題を解決するための手段】
本発明は、電源電圧（ＶDD−ＶSS）から定電圧（ＶZ）を生成し、出力する定電圧回路（１００）であって、ソースが前記電源電圧の正電位側（ＶDD）に接続され、ゲートがドレインに接続された第１のトランジスタ（Ｍ21）と、ソースが前記電源電圧の正電位側（ＶDD）に接続され、ゲートが前記第１のトランジスタ（Ｍ21）のゲート及び前記第１のトランジスタ（Ｍ21）のドレインに接続された第２のトランジスタ（Ｍ22）と、ソースが正電位側（ＶDD）に接続され、ゲートが前記第１のトランジスタ（Ｍ21）のゲート、ドレイン及び前記第２のトランジスタ（Ｍ22）のゲートに接続された第３のトランジスタ（Ｍ23）と、ソースが前記正電位側（ＶDD）に接続され、ゲートが前記第１のトランジスタ（Ｍ21）のゲート、ドレイン、及び、前記第２のトランジスタ（Ｍ22）のゲート、前記第３のトランジスタ（Ｍ23）のゲートに接続された第４のトランジスタ（Ｍ24）と、ドレインが前記第１のトランジスタ（Ｍ21）のドレインに接続され、ゲートが前記第２のトランジスタ（Ｍ22）のドレインに接続された第５のトランジスタ（Ｍ26）と、ドレイン及びゲートが、前記第２のトランジスタ（Ｍ22）のドレイン及び前記第５のトランジスタ（Ｍ26）のゲートに接続された第６のトランジスタ（Ｍ27）と、一端が前記第５のトランジスタ（Ｍ26）のソースに接続され、他端が前記第３のトランジスタ（Ｍ23）のドレインに接続された第１の抵抗（Ｒ21）と、一端が前記第４のトランジスタ（Ｍ24）のドレインに接続され、他端が前記第６のトランジスタ（Ｍ27）のソースに接続された第２の抵抗（Ｒ23）と、カソードが前記第３のトランジスタ（Ｍ23）のドレイン及び前記第１の抵抗（Ｒ21）の他端に接続され、アノードが前記電源電圧の負電位側（ＶSS）に接続された第１のダイオード（Ｄ1）と、カソードが前記第６のトランジスタのソース及び前記第２の抵抗（Ｒ23）の他端に接続され、アノードが前記電源電圧の負電位側（ＶSS）に接続された第２のダイオード（Ｄ2）とを含み、前記第１乃至第４のトランジスタ（Ｍ21−Ｍ24）は、各ソース−ドレインに流れる電流の電流値が同一となるようなカレントミラー回路を構成しており、前記第４のトランジスタ（Ｍ24）のドレインと前記第２の抵抗（Ｒ23）の一端との間から前記定電圧（ＶZ）が出力され、前記第２のダイオード（Ｍ22）の順方向電圧（ＶF2）、前記第１の抵抗（Ｒ21）及び前記第２の抵抗（Ｒ23）、前記第２のダイオード（Ｄ2）と前記第１のダイオード（Ｄ1）との接合面積比を調整することにより、前記定電圧（ＶZ）の温度（Ｔ）に対する電圧変動が零となるように温度補償が行われる。
【００３１】
また、本発明は、前記第２のダイオードの順方向電圧をＶD2、前記第２のダイオードの接合面積に対する前記第１のダイオードの接合面積の比をｎ、前記第１の抵抗をＲ21、前記第２の抵抗をＲ23、熱電圧をＶTとしたとき、
（Ｒ23／Ｒ21）・ＶT・ｌｎ（ｎ）
の温度に対する変動と、前記第２のダイオードの順方向電圧ＶD2の温度による変動とが相殺されるように、前記第２のダイオードの順方向電圧ＶD2、前記第２のダイオードの接合面積に対する前記第１のダイオードの接合面積の比ｎ、前記第１の抵抗Ｒ21、前記第２の抵抗Ｒ23を調整することにより、前記定電圧に対する電圧変動が零となるように温度補償が行われる。
【００３３】
本発明によれば、第１〜第７のトランジスタ、第１、第２の抵抗、第１、第２のダイオードを含み、第１乃至第４のトランジスタは、ソース−ドレインに同一の電流が流れるカレントミラー回路を構成しており、第４のトランジスタのドレインと第２の抵抗の一端との間から定電圧を出力する構成とされ、第２のダイオードの順方向電圧、第１及び第２の抵抗、第２のダイオードと第１のダイオードとの接合面積比を調整することにより、定電圧の温度に対する電圧変動が零となるように温度補償を行うことにより、バイポーラトランジスタによる電流増幅を行なうことなく温度特性を改善した定電圧を生成しているため、ＭＯＳプロセスにより回路製造した場合に電流増幅率ＨＦＥの劣化の影響を受けることがなく、よって、出力電圧及び温度特性のばらつきが小さい定電圧回路を構成できる。また、出力電圧及び温度特性を安定化させることができるため、半導体チップ毎にトリミングなどを実施し、出力電圧ＶZ及び温度特性を一致させる調整作業が不要となり、製造工程を低減できる。
【００３４】
【発明の実施の形態】
図１は本発明の一実施例の回路構成図を示す。同図中、図３と同一構成部分には同一符号を付し、その説明は省略する。
【００３５】
本実施例の定電圧回路１００は、バンドギャップツェナ回路１１２の構成が図３に示す従来の定電圧回路１とは相違する。
【００３６】
本実施例のバンドギャップツェナ回路１１２は、トランジスタＭ21〜Ｍ27、ダイオードＤ1、Ｄ2、抵抗Ｒ21〜Ｒ23を含む構成とされている。
【００３７】
トランジスタＭ21〜Ｍ25は、ｐチャネルＭＯＳ電界効果トランジスタからなり、カレントミラー回路を構成している。トランジスタＭ21〜Ｍ25は、ゲートが起動回路１１を構成するトランジスタＭ２のドレインに接続されており、ソースには電源電圧ＶDDが印加されている。
【００３８】
トランジスタＭ21は、トランジスタＭ21〜Ｍ25から構成されるカレントミラー回路の入力トランジスタを構成しており、起動時にトランジスタＭ２から電流が引き込まれ電流に応じて起動され、ドレインから電流を出力する。トランジスタＭ22〜Ｍ25は、トランジスタＭ21のドレイン電流Ｉ1に応じた電流を各々のドレインから出力する。
【００３９】
トランジスタＭ21のドレイン電流Ｉ11は、トランジスタＭ26のドレインに供給される。また、トランジスタＭ22のドレイン電流Ｉ12は、トランジスタＭ26、Ｍ27のゲート及びトランジスタＭ27のドレインに供給される。また、トランジスタＭ26、Ｍ27は、ｐチャネルＭＯＳ電界効果トランジスタからなり、カレントミラー回路を構成している。トランジスタＭ27は、トランジスタＭ26、Ｍ27から構成されるカレントミラー回路の入力トランジスタを構成している。トランジスタＭ26には、トランジスタＭ22のドレイン電流に応じたドレイン電流が流れる。
【００４０】
以上のように、トランジスタＭ26のドレイン電流Ｉ11によりトランジスタＭ21、Ｍ22のゲート電位が制御され、トランジスタＭ22のドレイン電流Ｉ12によりトランジスタＭ26、Ｍ27のゲート電位が制御されている。これにより、トランジスタＭ26のソースから出力される電流Ｉ11とトランジスタＭ27のソースから出力される電流Ｉ12とがバランスされる。これにより、トランジスタＭ26のソースから出力される電流Ｉ11とトランジスタＭ27のソースから出力される電流Ｉ12とは、略等しくなるように制御される。
【００４１】
なお、トランジスタＭ26のソース電流は、抵抗Ｒ21を介してダイオードＤ１のアノードに供給される。また、トランジスタＭ27のソース電流は、抵抗などを通さずにそのままダイオードＤ２のアノードに供給される。
【００４２】
ダイオードＤ１は、ダイオードＤ２のｎ倍の電流が流れる構造とされている。
【００４３】
図２は本発明の一実施例の半導体チップの要部の断面図を示す。同図中、図４と同一構成部分には同一符号を付し、その説明は省略する。
【００４４】
本実施例のダイオードＤ１は、半導体基板２１上にｎ型のウェル領域２２を設け、さらに、ｎ型ウェル領域２２内部にｐ型の埋め込み領域２４を形成し、さらに、ｎ型ウェル領域２２に高濃度Ｎ型埋め込み領域２３を形成し、ｐ型埋め込み領域２４に高濃度ｐ型埋め込み領域２５を形成した構成とされている。ｎ型ウェル領域２２及び高濃度ｎ型埋め込み領域２３によりカソード側ｎ型領域が形成され、ｐ型埋め込み領域２４及び高濃度ｐ型ウェル領域２５によりアノード側ｐ型領域が形成される。
【００４５】
ダイオードＤ１は、例えば、ダイオードＤ２と同じサイズのダイオードをｎ個並列に接続した構造、あるいは、ダイオードＤ２のｎ倍の接合面積とされた構造とされている。例えば、図２において、Ｐ型の埋め込み領域の大きさを制御することにより実現できる。
【００４６】
また、カレントミラー回路を構成するトランジスタＭ21〜Ｍ25のうちのトランジスタＭ23のドレイン電流は、抵抗Ｒ22を介して抵抗Ｒ22とダイオードＤ１のアノードとの接続点に供給される。さらに、カレントミラー回路を構成するトランジスタＭ21〜Ｍ25のうちのトランジスタＭ24のドレイン電流は、抵抗Ｒ23を介してトランジスタＭ27のソースとダイオードＤ２のアノードとの接続点に供給される。
【００４７】
トランジスタＭ24のドレインと抵抗Ｒ23との接続点には、出力端子Ｔoutに接続され、出力端子Ｔoutからは定電圧ＶZが出力される。
【００４８】
なお、本実施例では、出力端子Ｔoutから出力される定電圧ＶZは、以下のようにして決定されている。
【００４９】
出力定電圧ＶZは、ダイオードＤ2の順方向電圧をＶD2、抵抗Ｒ23に流れる電流をＩ13とすると、
ＶZ＝ＶD2＋Ｒ23 *Ｉ13 …（１）
で表される。
【００５０】
一方、ダイオードＤ2に発生する電圧は、熱電圧をＶT、逆方向飽和電流をＩsとすると、ダイオードＤ2には、(Ｉ12+Ｉ13)が流れるので、
ＶT ＊ln((Ｉ12＋Ｉ13)／Ｉs) …（２）
で表される。
【００５１】
また、ダイオードＤ1に発生する電圧は、ダイオードＤ2のｎ倍の接合面積を有するので、ダイオードＤ1に流れる電流をＩ11、抵抗Ｒ22に流れる電流をＩ14とすると、
ＶT ＊ln((Ｉ11＋Ｉ14)／Ｉs) …（３）
で表される。
【００５２】
ここで、抵抗Ｒ21に発生する電圧は、ダイオードＤ2に発生する電圧とダイオードＤ1に発生する電圧との差分に相当する。よって、ダイオードＤ2で発生する電圧と、ダイオードＤ1に発生する電圧との差電圧ΔＶDは、式（２）、（３）より、
ΔＶD＝ＶT ＊ln((Ｉ12＋Ｉ13)／Ｉs)−ＶT ＊ln((Ｉ11＋Ｉ14)／Ｉs)…（４）
で表される。
【００５３】
なお、ここで、Ｉ14＝Ｉ13＝Ｉ12＝Ｉ11、Ｉ11＝ΔＶD／Ｒ21であるので、
式（１）に示す出力定電圧ＶZは、
ＶZ＝ＶD2＋(Ｒ23／Ｒ21)＊ΔＶD …（５）
で表される。
【００５４】
また、式（５）は、式（４）より、
ＶZ＝ＶD2＋（Ｒ23／Ｒ21）*ＶT *ｌｎ（ｎ） …（６）
で表せる。
【００５５】
式（６）において第１項のＶD2は負の温度特性を有し、第２項の
（Ｒ23／Ｒ21）*ＶT *ｌｎ（ｎ）
は、正の温度特性を有する。これによって第２項の温度特性を第１項の温度に応じた電圧変化を打ち消すように調整することにより出力電圧ＶZの温度変化による電圧変動を打ち消すことができる。第２項の調整は、抵抗Ｒ21、Ｒ23及びダイオードＤ１とダイオードＤ２との接合面積の比ｎにより行なうことが可能である。
【００５６】
また、カレントミラー回路を構成するトランジスタＭ21〜Ｍ25のうちのトランジスタＭ25のドレイン電流は、起動回路１１を構成するトランジスタＭ２のソースと抵抗Ｒ２との接続点に供給される。
【００５７】
このため、起動回路１１には、バンドギャップツェナ回路１１２の起動後、トランジスタＭ25からドレイン電流が供給される。トランジスタＭ25のドレイン電流により抵抗Ｒ2に電圧が発生し、トランジスタＭ２のソース電位が上昇する。これによって、トランジスタＭ２がオフする。トランジスタＭ２がオフすることにより起動回路１１によるトランジスタＭ21〜Ｍ25からの電流の引き込みが停止し、バンドギャップツェナ回路１１２は、通常動作に移行する。
【００５８】
本実施例によれば、ΔＶDをダイオードＤ1、Ｄ2によって生成している。このため、電流増幅率の影響がない。よって、バイポーラトランジスタのようにＭＯＳプロセスによる電流増幅率ＨＦＥの劣化の影響を受けることがないので、温度特性のばらつきが小さい定電圧回路を構成できる。したがって、本実施例によれば、ＭＯＳプロセスにより製造される半導体装置において温度特性が優れた定電圧を生成できる。
【００５９】
また、本実施例によれば、出力電圧ＶZ及び温度特性を安定化させることができるため、半導体チップ毎にトリミングなどを実施し、出力電圧ＶZ及び温度特性を一致させる調整作業が不要となり、製造工程を低減できる。
【００６０】
【発明の効果】
上述の如く、本発明によれば、第２のＰＮ接合部で発生した第２の基準電圧と第１のＰＮ接合部及び第２のＰＮ接合部に流れる電流に応じた電流に応じて出力定電圧を生成しており、第１のＰＮ接合部で発生する第１の基準電圧と第２のＰＮ接合部で発生する第２の基準電圧とで温度に応じて生じる電位差を検出し、電位差に応じて出力定電圧の温度補償を行なうことにより、バイポーラトランジスタによる電流増幅を行なうことなく温度特性を改善した定電圧を生成しているため、ＭＯＳプロセスにより回路製造した場合に電流増幅率ＨＦＥの劣化の影響を受けることがなく、よって、出力電圧及び温度特性のばらつきが小さい定電圧回路を構成でき、また、出力電圧及び温度特性を安定化させることができるため、半導体チップ毎にトリミングなどを実施し、出力電圧ＶZ及び温度特性を一致させる調整作業が不要となり、製造工程を低減できる等の特長を有する。
【図面の簡単な説明】
【図１】 本発明の一実施例の回路構成図である。
【図２】 本発明の一実施例の半導体チップの要部の断面図である。
【図３】 従来の一例の回路構成図である。
【図４】 従来の一例の半導体チップの要部の断面図である。
【符号の説明】
１１ 起動回路
１００ 定電圧回路
１１２ バンドギャップツェナ回路
Ｍ１、Ｍ２、Ｍ21〜Ｍ27 トランジスタ、Ｄ１、Ｄ２ ダイオード
Ｒ１、Ｒ２、Ｒ21〜Ｒ23 抵抗
【発明の属する技術分野】
本発明は定電圧回路及び半導体装置に係り、特に、バンドギャップツェナにより定電圧を発生する定電圧回路及び半導体装置に関する。
【０００２】
【従来の技術】
図３は従来の一例の回路構成図を示す。
【０００３】
定電圧回路１は、例えば、ＣＭＯＳ（complementary metal oxide semiconductor）プロセスにより製造される１チップの半導体装置に内蔵される回路であり、起動回路１１及びバンドギャップツェナ回路１２を含む構成とされている。
【０００４】
起動回路１１は、電源電圧ＶDDが印加されたときに、バンドギャップツェナ回路１２を起動するための回路であり、トランジスタＭ１、Ｍ２、抵抗Ｒ１、Ｒ２を含む構成とされている。電源電圧ＶDDは、抵抗Ｒ1を介してトランジスタＭ1及びトランジスタＭ2のゲート及びトランジスタＭ1のドレインに印加される。なお、抵抗Ｒ1は、電源電圧ＶDDからの電流を制限するための抵抗である。
【０００５】
トランジスタＭ1、Ｍ2は、ｎチャネルＭＯＳ電界効果トランジスタからなり、カレントミラー回路を構成している。トランジスタＭ1、Ｍ2から構成されるカレントミラー回路は、電源電圧ＶDDが印加されると、トランジスタＭ2のドレインから電流を引き込む。トランジスタＭ2のドレインは、バンドギャップツェナ回路１２に接続されている。
【０００６】
バンドギャップツェナ回路１２は、トランジスタＭ11〜Ｍ13、Ｑ１、Ｑ２、抵抗Ｒ11、Ｒ12を含む構成とされている。
【０００７】
トランジスタＭ11〜Ｍ13は、ｎチャネルＭＯＳ電界効果トランジスタからなり、カレントミラー回路を構成している。トランジスタＭ11〜Ｍ13から構成されるカレントミラー回路は、起動回路１１のトランジスタＭ２のドレインから引き込まれる電流に応じて起動し、起動後は、トランジスタＱ１、Ｑ２から引き込まれる電流により動作する。このとき、起動後は、トランジスタＭ13により、トランジスタＭ2のソースと抵抗Ｒ２との接続点に電流が供給される。トランジスタＭ13からトランジスタＭ2のソースと抵抗Ｒ２との接続点に電流が供給されることによって、トランジスタＭ２のソース電位が上昇し、トランジスタＭ２がオフし、起動回路１１が切り離される。
【０００８】
トランジスタＱ１、Ｑ２はＮＰＮバイポーラトランジスタからなり、カレントミラー回路を構成している。トランジスタＱ１、Ｑ２からなるカレントミラー回路は、トランジスタＱ２のコレクタ電流に基づいてトランジスタＱ１のコレクタ電流を制御するものである。トランジスタＭ12のドレインとトランジスタＱ２のコレクタとの接続点は、出力端子Ｔoutが接続される。この出力端子Ｔoutから出力電圧ＶZが出力される。
【０００９】
このとき、出力端子Ｔoutから出力電圧ＶZは、以下のようにして決定される。
【００１０】
ＶZ＝ＶF2＋Ｒ12 *（Ｉ1＋Ｉ3） …（１）
なお、ＶF2はトランジスタＱ２のベース−エミッタ間順方向電圧、Ｉ1はトランジスタＱ１のコレクタ電流、Ｉ3はトランジスタＱ２のコレクタ電流を示す。
【００１１】
ここで、トランジスタＱ１の順方向電圧ＶF1は、
ボルツマン定数をｋ、絶対温度をＴ、電荷をｑ、逆方向飽和電流をＩsとすると、
ＶF1＝（ｋＴ／ｑ）*ｌｎ（Ｉ1／（ｎ*Ｉs）） …（２）
で表せる。
【００１２】
トランジスタＱ２の順方向電圧ＶF2は、
ＶF2＝（ｋＴ／ｑ）*ｌｎ（Ｉ3／Ｉs） …（３）
で表せる。
【００１３】
ここで、トランジスタＱ１の順方向電圧ＶF１とトランジスタＱ２の順方向電圧ＶF2との差電圧ΔＶは、
ΔＶ＝ΔＶF2−ΔＶF1
＝（ｋＴ／ｑ）*ｌｎ（Ｉ3／Ｉs）−（ｋＴ／ｑ）*ｌｎ（Ｉ1／（ｎ*Ｉs））…（４）
で表せる。
【００１４】
このとき、Ｉ1＝Ｉ2＝Ｉ3であるので、
式（４）は、
ΔＶ＝（ｋＴ／ｑ）*ｌｎ（ｎ） …（５）
で表せる。なお、このとき、ΔＶは、抵抗Ｒ11に印加される電圧に相当する。
【００１５】
また、式（１）より出力定電圧ＶZは、
ＶZ＝ＶF2＋２*Ｒ12*Ｉ1 …（６）
で表せる。
【００１６】
電流Ｉ1は、電圧ΔＶを用いて変形すると、
Ｉ1＝ΔＶ／Ｒ11＝（ｋＴ／ｑ）*ｌｎ（ｎ） …（７）
で表せる。
【００１７】
式（７）により式（６）を書き換えると、出力定電圧ＶZは、
ＶZ＝ＶF2＋２*（Ｒ12／Ｒ11）*（ｋＴ／ｑ）*ｌｎ（ｎ） …（８）
で表せる。
【００１８】
式（８）において、第１項のＶF2は負の温度特性を有し、第２項の
２*（Ｒ12／Ｒ11）*（ｋＴ／ｑ）*ｌｎ（ｎ）
は正の温度特性を有する。
【００１９】
従来の定電圧回路では、第２項を第１項の温度変化に応じた電圧変化が打ち消されるように調整することにより温度特性を零にしていた（非特許文献１参照）。
【００２０】
上記のような定電圧回路１は、ＣＭＯＳプロセスによって半導体チップ上に形成される。
【００２１】
図４は従来の一例の半導体チップの要部の断面図を示す。
【００２２】
定電圧回路１は、ｐ型半導体基板２１上にＣＭＯＳプロセスによって、トランジスタＭ１、Ｍ２などのＮチャネルＭＯＳトランジスタＮＭ、トランジスタＭ11〜Ｍ13などのＰチャネルＭＯＳトランジスタＰＭが形成されるとともに、同じプロセスによりＮチャネルＭＯＳトランジスタＮＭ、ＰチャネルＭＯＳトランジスタＰＭに隣接してトランジスタＱ１、Ｑ２を形成するバイポーラＮＰＮトランジスタＱが形成された構造とされている。
【００２３】
バイポーラＮＰＮトランジスタＱは、ｐ型半導体基板２１上に形成されたｎ型ウェル領域２２内に形成される。ｎ型ウェル領域２２は、高濃度ｎ型埋め込み領域２３を介して配線と接続され、コレクタとして作用する。また、ｎ型ウェル領域２２上には、ｎ型埋め込み領域２３に隣接してｐ型埋め込み領域２４が形成されている。このｐ型埋め込み領域２４は、高濃度ｐ型埋め込み領域２５を介して配線と接続され、ベースとして作用する。
【００２４】
また、ｐ型埋め込み領域２４には、高濃度ｐ型埋め込み領域２５に隣接してｎ型埋め込み領域２６が形成されている。このｎ型埋め込み領域２６は、配線と接続され、エミッタとして作用する。
【００２５】
以上、定電圧回路１を１チップの半導体基板上に形成する場合には、図４に示すようにＣＭＯＳプロセスによりＭＯＳトランジスタＮＭ、ＰＭに隣接してバイポーラトランジスタＱを形成する構造とされていた。
【００２６】
【非特許文献１】
斉藤 真幸著、アナログＩＣ活用テクニック、日本放送出版協会、１９８７年、ｐ．１５６
【００２７】
【発明が解決しようとする課題】
しかるに、従来の定電圧回路はバイポーラトランジスタを使用して出力電圧の温度特性を補償していた。このとき、図４に示すようにバイポーラトランジスタをＭＯＳプロセスで半導体チップ上に形成すると、半導体チップ毎に電流増幅率ＨＦＥにばらつきが生じやすくなる。図３に示す回路でバイポーラトランジスタであるトランジスタＱ１、Ｑ２の電流増幅率ＨＦＥがばらつくと、トランジスタＱ１に流れる電流Ｉ1とトランジスタＱ２に流れる電流Ｉ3とにばらつきが生じる。すなわち、Ｉ1≠Ｉ3となる。このため、半導体チップ毎に出力電圧ＶZ及び温度特性にばらつきが生じる。
【００２８】
このため、半導体チップ毎にトリミングなどを実施し、出力電圧ＶZ及び温度特性を一致させる調整作業が必要となり、製造工程が増加するなどの問題点があった。
【００２９】
本発明は、上記の点に鑑みてなされたもので、温度によらず安定した出力電圧が得られる定電圧回路及び半導体装置を提供することを目的とする。
【００３０】
【課題を解決するための手段】
本発明は、電源電圧（ＶDD−ＶSS）から定電圧（ＶZ）を生成し、出力する定電圧回路（１００）であって、ソースが前記電源電圧の正電位側（ＶDD）に接続され、ゲートがドレインに接続された第１のトランジスタ（Ｍ21）と、ソースが前記電源電圧の正電位側（ＶDD）に接続され、ゲートが前記第１のトランジスタ（Ｍ21）のゲート及び前記第１のトランジスタ（Ｍ21）のドレインに接続された第２のトランジスタ（Ｍ22）と、ソースが正電位側（ＶDD）に接続され、ゲートが前記第１のトランジスタ（Ｍ21）のゲート、ドレイン及び前記第２のトランジスタ（Ｍ22）のゲートに接続された第３のトランジスタ（Ｍ23）と、ソースが前記正電位側（ＶDD）に接続され、ゲートが前記第１のトランジスタ（Ｍ21）のゲート、ドレイン、及び、前記第２のトランジスタ（Ｍ22）のゲート、前記第３のトランジスタ（Ｍ23）のゲートに接続された第４のトランジスタ（Ｍ24）と、ドレインが前記第１のトランジスタ（Ｍ21）のドレインに接続され、ゲートが前記第２のトランジスタ（Ｍ22）のドレインに接続された第５のトランジスタ（Ｍ26）と、ドレイン及びゲートが、前記第２のトランジスタ（Ｍ22）のドレイン及び前記第５のトランジスタ（Ｍ26）のゲートに接続された第６のトランジスタ（Ｍ27）と、一端が前記第５のトランジスタ（Ｍ26）のソースに接続され、他端が前記第３のトランジスタ（Ｍ23）のドレインに接続された第１の抵抗（Ｒ21）と、一端が前記第４のトランジスタ（Ｍ24）のドレインに接続され、他端が前記第６のトランジスタ（Ｍ27）のソースに接続された第２の抵抗（Ｒ23）と、カソードが前記第３のトランジスタ（Ｍ23）のドレイン及び前記第１の抵抗（Ｒ21）の他端に接続され、アノードが前記電源電圧の負電位側（ＶSS）に接続された第１のダイオード（Ｄ1）と、カソードが前記第６のトランジスタのソース及び前記第２の抵抗（Ｒ23）の他端に接続され、アノードが前記電源電圧の負電位側（ＶSS）に接続された第２のダイオード（Ｄ2）とを含み、前記第１乃至第４のトランジスタ（Ｍ21−Ｍ24）は、各ソース−ドレインに流れる電流の電流値が同一となるようなカレントミラー回路を構成しており、前記第４のトランジスタ（Ｍ24）のドレインと前記第２の抵抗（Ｒ23）の一端との間から前記定電圧（ＶZ）が出力され、前記第２のダイオード（Ｍ22）の順方向電圧（ＶF2）、前記第１の抵抗（Ｒ21）及び前記第２の抵抗（Ｒ23）、前記第２のダイオード（Ｄ2）と前記第１のダイオード（Ｄ1）との接合面積比を調整することにより、前記定電圧（ＶZ）の温度（Ｔ）に対する電圧変動が零となるように温度補償が行われる。
【００３１】
また、本発明は、前記第２のダイオードの順方向電圧をＶD2、前記第２のダイオードの接合面積に対する前記第１のダイオードの接合面積の比をｎ、前記第１の抵抗をＲ21、前記第２の抵抗をＲ23、熱電圧をＶTとしたとき、
（Ｒ23／Ｒ21）・ＶT・ｌｎ（ｎ）
の温度に対する変動と、前記第２のダイオードの順方向電圧ＶD2の温度による変動とが相殺されるように、前記第２のダイオードの順方向電圧ＶD2、前記第２のダイオードの接合面積に対する前記第１のダイオードの接合面積の比ｎ、前記第１の抵抗Ｒ21、前記第２の抵抗Ｒ23を調整することにより、前記定電圧に対する電圧変動が零となるように温度補償が行われる。
【００３３】
本発明によれば、第１〜第７のトランジスタ、第１、第２の抵抗、第１、第２のダイオードを含み、第１乃至第４のトランジスタは、ソース−ドレインに同一の電流が流れるカレントミラー回路を構成しており、第４のトランジスタのドレインと第２の抵抗の一端との間から定電圧を出力する構成とされ、第２のダイオードの順方向電圧、第１及び第２の抵抗、第２のダイオードと第１のダイオードとの接合面積比を調整することにより、定電圧の温度に対する電圧変動が零となるように温度補償を行うことにより、バイポーラトランジスタによる電流増幅を行なうことなく温度特性を改善した定電圧を生成しているため、ＭＯＳプロセスにより回路製造した場合に電流増幅率ＨＦＥの劣化の影響を受けることがなく、よって、出力電圧及び温度特性のばらつきが小さい定電圧回路を構成できる。また、出力電圧及び温度特性を安定化させることができるため、半導体チップ毎にトリミングなどを実施し、出力電圧ＶZ及び温度特性を一致させる調整作業が不要となり、製造工程を低減できる。
【００３４】
【発明の実施の形態】
図１は本発明の一実施例の回路構成図を示す。同図中、図３と同一構成部分には同一符号を付し、その説明は省略する。
【００３５】
本実施例の定電圧回路１００は、バンドギャップツェナ回路１１２の構成が図３に示す従来の定電圧回路１とは相違する。
【００３６】
本実施例のバンドギャップツェナ回路１１２は、トランジスタＭ21〜Ｍ27、ダイオードＤ1、Ｄ2、抵抗Ｒ21〜Ｒ23を含む構成とされている。
【００３７】
トランジスタＭ21〜Ｍ25は、ｐチャネルＭＯＳ電界効果トランジスタからなり、カレントミラー回路を構成している。トランジスタＭ21〜Ｍ25は、ゲートが起動回路１１を構成するトランジスタＭ２のドレインに接続されており、ソースには電源電圧ＶDDが印加されている。
【００３８】
トランジスタＭ21は、トランジスタＭ21〜Ｍ25から構成されるカレントミラー回路の入力トランジスタを構成しており、起動時にトランジスタＭ２から電流が引き込まれ電流に応じて起動され、ドレインから電流を出力する。トランジスタＭ22〜Ｍ25は、トランジスタＭ21のドレイン電流Ｉ1に応じた電流を各々のドレインから出力する。
【００３９】
トランジスタＭ21のドレイン電流Ｉ11は、トランジスタＭ26のドレインに供給される。また、トランジスタＭ22のドレイン電流Ｉ12は、トランジスタＭ26、Ｍ27のゲート及びトランジスタＭ27のドレインに供給される。また、トランジスタＭ26、Ｍ27は、ｐチャネルＭＯＳ電界効果トランジスタからなり、カレントミラー回路を構成している。トランジスタＭ27は、トランジスタＭ26、Ｍ27から構成されるカレントミラー回路の入力トランジスタを構成している。トランジスタＭ26には、トランジスタＭ22のドレイン電流に応じたドレイン電流が流れる。
【００４０】
以上のように、トランジスタＭ26のドレイン電流Ｉ11によりトランジスタＭ21、Ｍ22のゲート電位が制御され、トランジスタＭ22のドレイン電流Ｉ12によりトランジスタＭ26、Ｍ27のゲート電位が制御されている。これにより、トランジスタＭ26のソースから出力される電流Ｉ11とトランジスタＭ27のソースから出力される電流Ｉ12とがバランスされる。これにより、トランジスタＭ26のソースから出力される電流Ｉ11とトランジスタＭ27のソースから出力される電流Ｉ12とは、略等しくなるように制御される。
【００４１】
なお、トランジスタＭ26のソース電流は、抵抗Ｒ21を介してダイオードＤ１のアノードに供給される。また、トランジスタＭ27のソース電流は、抵抗などを通さずにそのままダイオードＤ２のアノードに供給される。
【００４２】
ダイオードＤ１は、ダイオードＤ２のｎ倍の電流が流れる構造とされている。
【００４３】
図２は本発明の一実施例の半導体チップの要部の断面図を示す。同図中、図４と同一構成部分には同一符号を付し、その説明は省略する。
【００４４】
本実施例のダイオードＤ１は、半導体基板２１上にｎ型のウェル領域２２を設け、さらに、ｎ型ウェル領域２２内部にｐ型の埋め込み領域２４を形成し、さらに、ｎ型ウェル領域２２に高濃度Ｎ型埋め込み領域２３を形成し、ｐ型埋め込み領域２４に高濃度ｐ型埋め込み領域２５を形成した構成とされている。ｎ型ウェル領域２２及び高濃度ｎ型埋め込み領域２３によりカソード側ｎ型領域が形成され、ｐ型埋め込み領域２４及び高濃度ｐ型ウェル領域２５によりアノード側ｐ型領域が形成される。
【００４５】
ダイオードＤ１は、例えば、ダイオードＤ２と同じサイズのダイオードをｎ個並列に接続した構造、あるいは、ダイオードＤ２のｎ倍の接合面積とされた構造とされている。例えば、図２において、Ｐ型の埋め込み領域の大きさを制御することにより実現できる。
【００４６】
また、カレントミラー回路を構成するトランジスタＭ21〜Ｍ25のうちのトランジスタＭ23のドレイン電流は、抵抗Ｒ22を介して抵抗Ｒ22とダイオードＤ１のアノードとの接続点に供給される。さらに、カレントミラー回路を構成するトランジスタＭ21〜Ｍ25のうちのトランジスタＭ24のドレイン電流は、抵抗Ｒ23を介してトランジスタＭ27のソースとダイオードＤ２のアノードとの接続点に供給される。
【００４７】
トランジスタＭ24のドレインと抵抗Ｒ23との接続点には、出力端子Ｔoutに接続され、出力端子Ｔoutからは定電圧ＶZが出力される。
【００４８】
なお、本実施例では、出力端子Ｔoutから出力される定電圧ＶZは、以下のようにして決定されている。
【００４９】
出力定電圧ＶZは、ダイオードＤ2の順方向電圧をＶD2、抵抗Ｒ23に流れる電流をＩ13とすると、
ＶZ＝ＶD2＋Ｒ23 *Ｉ13 …（１）
で表される。
【００５０】
一方、ダイオードＤ2に発生する電圧は、熱電圧をＶT、逆方向飽和電流をＩsとすると、ダイオードＤ2には、(Ｉ12+Ｉ13)が流れるので、
ＶT ＊ln((Ｉ12＋Ｉ13)／Ｉs) …（２）
で表される。
【００５１】
また、ダイオードＤ1に発生する電圧は、ダイオードＤ2のｎ倍の接合面積を有するので、ダイオードＤ1に流れる電流をＩ11、抵抗Ｒ22に流れる電流をＩ14とすると、
ＶT ＊ln((Ｉ11＋Ｉ14)／Ｉs) …（３）
で表される。
【００５２】
ここで、抵抗Ｒ21に発生する電圧は、ダイオードＤ2に発生する電圧とダイオードＤ1に発生する電圧との差分に相当する。よって、ダイオードＤ2で発生する電圧と、ダイオードＤ1に発生する電圧との差電圧ΔＶDは、式（２）、（３）より、
ΔＶD＝ＶT ＊ln((Ｉ12＋Ｉ13)／Ｉs)−ＶT ＊ln((Ｉ11＋Ｉ14)／Ｉs)…（４）
で表される。
【００５３】
なお、ここで、Ｉ14＝Ｉ13＝Ｉ12＝Ｉ11、Ｉ11＝ΔＶD／Ｒ21であるので、
式（１）に示す出力定電圧ＶZは、
ＶZ＝ＶD2＋(Ｒ23／Ｒ21)＊ΔＶD …（５）
で表される。
【００５４】
また、式（５）は、式（４）より、
ＶZ＝ＶD2＋（Ｒ23／Ｒ21）*ＶT *ｌｎ（ｎ） …（６）
で表せる。
【００５５】
式（６）において第１項のＶD2は負の温度特性を有し、第２項の
（Ｒ23／Ｒ21）*ＶT *ｌｎ（ｎ）
は、正の温度特性を有する。これによって第２項の温度特性を第１項の温度に応じた電圧変化を打ち消すように調整することにより出力電圧ＶZの温度変化による電圧変動を打ち消すことができる。第２項の調整は、抵抗Ｒ21、Ｒ23及びダイオードＤ１とダイオードＤ２との接合面積の比ｎにより行なうことが可能である。
【００５６】
また、カレントミラー回路を構成するトランジスタＭ21〜Ｍ25のうちのトランジスタＭ25のドレイン電流は、起動回路１１を構成するトランジスタＭ２のソースと抵抗Ｒ２との接続点に供給される。
【００５７】
このため、起動回路１１には、バンドギャップツェナ回路１１２の起動後、トランジスタＭ25からドレイン電流が供給される。トランジスタＭ25のドレイン電流により抵抗Ｒ2に電圧が発生し、トランジスタＭ２のソース電位が上昇する。これによって、トランジスタＭ２がオフする。トランジスタＭ２がオフすることにより起動回路１１によるトランジスタＭ21〜Ｍ25からの電流の引き込みが停止し、バンドギャップツェナ回路１１２は、通常動作に移行する。
【００５８】
本実施例によれば、ΔＶDをダイオードＤ1、Ｄ2によって生成している。このため、電流増幅率の影響がない。よって、バイポーラトランジスタのようにＭＯＳプロセスによる電流増幅率ＨＦＥの劣化の影響を受けることがないので、温度特性のばらつきが小さい定電圧回路を構成できる。したがって、本実施例によれば、ＭＯＳプロセスにより製造される半導体装置において温度特性が優れた定電圧を生成できる。
【００５９】
また、本実施例によれば、出力電圧ＶZ及び温度特性を安定化させることができるため、半導体チップ毎にトリミングなどを実施し、出力電圧ＶZ及び温度特性を一致させる調整作業が不要となり、製造工程を低減できる。
【００６０】
【発明の効果】
上述の如く、本発明によれば、第２のＰＮ接合部で発生した第２の基準電圧と第１のＰＮ接合部及び第２のＰＮ接合部に流れる電流に応じた電流に応じて出力定電圧を生成しており、第１のＰＮ接合部で発生する第１の基準電圧と第２のＰＮ接合部で発生する第２の基準電圧とで温度に応じて生じる電位差を検出し、電位差に応じて出力定電圧の温度補償を行なうことにより、バイポーラトランジスタによる電流増幅を行なうことなく温度特性を改善した定電圧を生成しているため、ＭＯＳプロセスにより回路製造した場合に電流増幅率ＨＦＥの劣化の影響を受けることがなく、よって、出力電圧及び温度特性のばらつきが小さい定電圧回路を構成でき、また、出力電圧及び温度特性を安定化させることができるため、半導体チップ毎にトリミングなどを実施し、出力電圧ＶZ及び温度特性を一致させる調整作業が不要となり、製造工程を低減できる等の特長を有する。
【図面の簡単な説明】
【図１】 本発明の一実施例の回路構成図である。
【図２】 本発明の一実施例の半導体チップの要部の断面図である。
【図３】 従来の一例の回路構成図である。
【図４】 従来の一例の半導体チップの要部の断面図である。
【符号の説明】
１１ 起動回路
１００ 定電圧回路
１１２ バンドギャップツェナ回路
Ｍ１、Ｍ２、Ｍ21〜Ｍ27 トランジスタ、Ｄ１、Ｄ２ ダイオード
Ｒ１、Ｒ２、Ｒ21〜Ｒ23 抵抗
Claims (4)
- 電源電圧から定電圧を生成し、出力する定電圧回路であって、
ソースが前記電源電圧の正電位側に接続され、ゲートがドレインに接続された第１のトランジスタと、
ソースが前記電源電圧の正電位側に接続され、ゲートが前記第１のトランジスタのゲート及び前記第１のトランジスタのドレインに接続された第２のトランジスタと、
ソースが前記電源電圧の正電位側に接続され、ゲートが前記第１のトランジスタのゲート、ドレイン及び前記第２のトランジスタのゲートに接続された第３のトランジスタと、
ソースが前記電源電圧の正電位側に接続され、ゲートが前記第１のトランジスタのゲート、ドレイン、及び、前記第２のトランジスタのゲート、前記第３のトランジスタのゲートに接続された第４のトランジスタと、
ドレインが前記第１のトランジスタのドレインに接続され、ゲートが前記第２のトランジスタのドレインに接続された第５のトランジスタと、
ドレイン及びゲートが、前記第２のトランジスタのドレイン及び前記第５のトランジスタのゲートに接続された第６のトランジスタと、
一端が前記第５のトランジスタのソースに接続され、他端が前記第３のトランジスタのドレインに接続された第１の抵抗と、
一端が前記第４のトランジスタのドレインに接続され、他端が前記第６のトランジスタのソースに接続された第２の抵抗と、
カソードが前記第３のトランジスタのドレイン及び前記第１の抵抗の他端に接続され、アノードが前記電源電圧の負電位側に接続された第１のダイオードと、
カソードが前記第６のトランジスタのソース及び前記第２の抵抗の他端に接続され、アノードが前記電源電圧の負電位側に接続された第２のダイオードとを含み、
前記第１乃至第４のトランジスタは、各ソース−ドレインに流れる電流の電流値が同一となるようなカレントミラー回路を構成しており、
前記第４のトランジスタのドレインと前記第２の抵抗の一端との間から前記定電圧が出力され、
前記第２のダイオードの順方向電圧、前記第１の抵抗及び前記第２の抵抗、前記第２のダイオードと前記第１のダイオードとの接合面積比を調整することにより、前記定電圧の温度に対する電圧変動が零となるように温度補償が行われる定電圧回路。 - 前記第２のダイオードの順方向電圧をＶD2、前記第２のダイオードの接合面積に対する前記第１のダイオードの接合面積の比をｎ、前記第１の抵抗をＲ21、前記第２の抵抗をＲ23、熱電圧をＶTとしたとき、
(Ｒ23／Ｒ21)＊ＶT＊ln(ｎ)
の温度に対する変動と、前記第２のダイオードの順方向電圧ＶD2の温度による変動とが相殺されるように、前記第２のダイオードの順方向電圧ＶD2、前記第２のダイオードの接合面積に対する前記第１のダイオードの接合面積の比ｎ、前記第１の抵抗Ｒ21、前記第２の抵抗Ｒ23を調整することにより、前記定電圧に対する電圧変動が零となるように温度補償が行われる請求項１記載の定電圧回路。 - 電源電圧から定電圧を生成し、出力する定電圧回路が形成された半導体装置であって、
前記定電圧回路は、
ソースが前記電源電圧の正電位側に接続され、ゲートがドレインに接続された第１のトランジスタと、
ソースが前記電源電圧の正電位側に接続され、ゲートが前記第１のトランジスタのゲート及び前記第１のトランジスタのドレインに接続された第２のトランジスタと、
ソースが前記電源電圧の正電位側に接続され、ゲートが前記第１のトランジスタのゲート、ドレイン及び前記第２のトランジスタのゲートに接続された第３のトランジスタと、
ソースが前記電源電圧の正電位側に接続され、ゲートが前記第１のトランジスタのゲート、ドレイン、及び、前記第２のトランジスタのゲート、前記第３のトランジスタのゲートに接続された第４のトランジスタと、
ドレインが前記第１のトランジスタのドレインに接続され、ゲートが前記第２のトランジスタのドレインに接続された第５のトランジスタと、
ドレイン及びゲートが、前記第２のトランジスタのドレイン及び前記第５のトランジスタのゲートに接続された第６のトランジスタと、
一端が前記第５のトランジスタのソースに接続され、他端が前記第３のトランジスタのドレインに接続された第１の抵抗と、
一端が前記第４のトランジスタのドレインに接続され、他端が前記第６のトランジスタのソースに接続された第２の抵抗と、
カソードが前記第３のトランジスタのドレイン及び前記第１の抵抗の他端に接続され、アノードが前記電源電圧の負電位側に接続された第１のダイオードと、
カソードが前記第６のトランジスタのソース及び前記第２の抵抗の他端に接続され、アノードが前記電源電圧の負電位側に接続された第２のダイオードとを含み、
前記第１乃至第４のトランジスタは、各ソース−ドレインに流れる電流の電流値が同一となるようなカレントミラー回路を構成しており、
前記第４のトランジスタのドレインと前記第２の抵抗の一端との間から前記定電圧が出力され、
前記第２のダイオードの順方向電圧、前記第１の抵抗及び前記第２の抵抗、前記第２のダイオードと前記第１のダイオードとの接合面積比を調整することにより、前記定電圧の温度に対する電圧変動が零となるように温度補償が行われる半導体装置。 - 前記第２のダイオードの順方向電圧をＶD2、前記第２のダイオードの接合面積に対する前記第１のダイオードの接合面積の比をｎ、前記第１の抵抗をＲ21、前記第２の抵抗をＲ23、熱電圧をＶTとしたとき、
(Ｒ23／Ｒ21)＊ＶT＊ln(ｎ)
の温度に対する変動と、前記第２のダイオードの順方向電圧ＶD2の温度による変動とが相殺されるように、前記第２のダイオードの順方向電圧ＶD2、前記第２のダイオードの接合面積に対する前記第１のダイオードの接合面積の比ｎ、前記第１の抵抗Ｒ21、前記第２の抵抗Ｒ23を調整することにより、前記定電圧に対する電圧変動が零となるように温度補償が行われる請求項３記載の半導体装置。
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| JP2004341906A (ja) | 2004-12-02 |
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