JP4891329B2 - ストローブを生成しないメモリのためのクロック信号生成技術 - Google Patents

Description

本開示は、電子メモリに関連し、より具体的には、メモリコントローラによって実行されるクロック信号生成技術に関連する。

コンピュータ環境においては、デジタルメモリがデータを格納するのに使用されている。あるケースにおいては、異なる種類のプロセッサは同じメモリへのアクセスを有する。例えば、異なるプロセッサはシステムバスを介して共有メモリに接続されている。１つのプロセッサのみが、システムバスを介して与えられた時間でメモリにアクセスすることができる。バスコントローラはバスへのアクセスを調停し、順次トラフィックをルートする。

この開示においては、用語"プロセッサ”は、一般的に、例えば、データをメモリに格納、或いはメモリからデータを検索するためのいずれかのメモリへアクセスが出来るいずれかの装置に言及している。プロセッサの例は、汎用目的マイクロプロセッサ、特定用途プロセッサ、例えば、特定用途集積回路（ＡＳＩＣｓ）、変調器−復調器（ＭＯＤＥＭｓ）、中央演算ユニット、デジタル信号プロセッサ（ＤＳＰｓ）、電界プログラマブルゲートアレイ（ＦＰＧＡｓ）、メモリからのデータを処理できるいずれかの装置である。したがって、この開示において使用されているように、用語”プロセッサ”は、データをメモリに書くことができ、或いはデータをメモリから検索することができるいずれかの装置、モジュール或いはユニットに広範に言及している。

メモリにアクセスするためにはクロック信号が必要とされる。クロック信号は一般的に、システムの異なるユニット或いはプロセッサ間の同期を提供するためにに、システムクロックのあらゆるサイクルでスイッチする信号である。データがプロセッサからメモリに書き込まれると、プロセッサは、一般的に、そのクロック信号をメモリコントローラに送り、メモリコントローラはクロック信号を、データがメモリに書き込まれる際に、メモリをプロセッサに同期させるために使用する。データがメモリからプロセッサに検索される時には、しかしながら、クロック信号生成は、より挑戦的なものであることができる。

いくつかのメモリ装置は、メモリからのクロック信号を外部線上のプロセッサへ提供する。外部線上のメモリから送られたクロック信号は、しばしば”ストローブ”として言及される。不幸にも、ストローブを生成するメモリは、メモリからプロセッサへのデータを検索する際に、プロセッサからのクロック信号を使用するメモリよりもより複雑である。

メモリからのデータの検索の間に、プロセッサのクロック信号が使用されている時、遅れが最も意識されはじめる。この場合において、入力(incoming)メモリアクセス信号のフライト時間flight time)、メモリへのアクセス時間及びメモリから送られたデータのメモリコントローラへのフライト時間は、全て遅れに加算され、クロック信号の正確性を害する。データが正確にクロックされていない場合、メモリからデータを読んでいるときに、エラーが発生する。

一般的に、メモリコントローラはデータを”再クロック(re-clocks)”し、データが適切にクロックされることを補償するために、フライト時間及びアクセス時間によって導入される遅れを説明しようと試みる。しかしながら、データの正確な再クロックは難しく、プロセッサ、フライト時間及び外部要因（例えば、温度変化）との間の変化及び他の変化がこれら困難性をいっそう増加させる。

概要
一般的に、本開示はメモリコントローラのためのクロック回路について述べている。開示された回路は、メモリへの書き込み動作が行なわれている間に使用される入力クロック信号を生成するため、或いはメモリからの読み出し動作が行なわれている間に使用されるフィードバッククロック信号を生成するためのプロセッサクロック信号を使用する。このように、回路はストローブを生成しないメモリ、すなわち、ストローブレスメモリへ適用可能なクロックのソリューションを提供する。回路は、さらに、メモリとクロックの目的のためのメモリコントローラとの間の単一線の使用を容易にする。述べられた回路及び技術は、特に、無線移動用途にとって有用である。

ある実施の形態においては、この開示はメモリコントローラのクロック回路について述べている。このクロック回路は、メモリへの入力のための入力クロック信号を生成するレジスタエレメントに直列のドライバ及びメモリからの出力のためのフィードバッククロック信号を生成する受信器と直列のレジスタキャパシタ（ＲＣ）フィルタを具備し、ＲＣフィルタへの入力はドライバとレジスタエレメントとの間でタップされている。

他の実施の形態においては、この開示は、メモリ及びメモリへのアクセスを制御するメモリコントローラを具備するシステムを述べている。メモリコントローラは、メモリへの入力のための入力クロック信号を生成するレジスタエレメントに直列のドライバ及びメモリからの出力のためのフィードバッククロック信号を生成する受信器と直列のレジスタキャパシタ（ＲＣ）フィルタを具備するクロック回路を有し、ＲＣフィルタへの入力はドライバとレジスタエレメントとの間でタップされている。

他の実施の形態においては、この開示は、クロック信号回路の抵抗エレメント及びドライバを通してプロセッサからのプロセッサクロック信号を通過させることにより、メモリへの入力のための入力クロック信号を生成し、クロック信号回路の受信器及びＲＣフィルタを通して入力を通過させることにより、メモリからの出力のためのフィードバッククロック信号を生成することをを含む方法について述べており、このＲＣフィルタへの入力は、ドライバとクロック信号回路の抵抗エレメントとの間でタップされている。

この開示の１つ以上の詳細は、添付した図面及び以下の記述において明らかにされる。他の特徴、目的及び利点は、記述、図面及び請求の範囲から明らかにされるであろう。

詳細な説明
本願は、２００５年１１月１０日に出願された米国仮出願番号６０／７３５，４２１の利益を請求する。

図１は、本開示の実施の形態に従ったシステム１０を示すブロック図である。図１に示すように、システム１０は、メモリ１２及びメモリ１２へのアクセスを制御するメモリコントローラ１４を具備する。複数のプロセッサ１６Ａ−１６Ｃ（まとめてプロセッサ１６）は、システムバス１８を介してメモリコントローラ１４に接続されている。このように、プロセッサ１６はメモリ１２を共有している。例えば、１つのプロセッサ１６のみが、システムバス１８を介して与えられた時間にメモリ１２にアクセスすることが可能である。バスコントローラ（示されていない）は、システムバスに対するアクセスの調停を行ない、順次トラフィックをルートする。したがって、プロセッサ１６のいずれもメモリ１２へのアクセスを得ることができる。

上述のように、用語"プロセッサ”は、この開示において定義されているように、データをメモリに格納、或いはメモリからデータを検索するためのいずれかのメモリへアクセスが出来るいずれかの装置に言及している。プロセッサの例は、汎用目的マイクロプロセッサ、特定用途プロセッサ、例えば、特定用途集積回路（ＡＳＩＣｓ）、変調器−復調器（ＭＯＤＥＭｓ）、中央演算ユニット、デジタル信号プロセッサ（ＤＳＰｓ）、電界プログラマブルゲートアレイ（ＦＰＧＡｓ）、メモリからのデータを処理できるいずれかの装置を含む。一般的に、プロセッサ１６の各々は、プロセッサ１６の他の種類に関連するプロセッサの異なるタイプを有する。例えば、プロセッサ１６Ａは、プロセッサ１６Ｂがモデムを有するのに対してＤＳＰを有する。例えば、ＤＳＰ及びモデムは、例えば、移動無線通信装置及び無線電話のようなこの開示が有効である装置の種類と一緒に使用されることができる。どんな数のプロセッサも使用することができるが、システム１０は、メモリ１２にアクセス可能な少なくとも２つのプロセッサを含む。

メモリコントローラ１４は、１つのプロセッサ１６からのプロセッサクロック信号を使用し、入力クロック信号及びフィードバッククロック信号を生成する。入力クロック信号は、メモリ１２への書き込み処理の間に使用される。一方、フィードバッククロック信号は、メモリ１２からの読み込み動作の間に使用される。クロック回路１５は、入力或いはフィードバッククロック信号のいずれかを生成するためにメモリ１２にアクセスしている特定の１つのプロセッサ１６からの各プロセッサクロック信号を使用する。述べられたクロック回路１５は、クロックの目的のためにメモリ１２とメモリコントローラ１４との間の単一線の使用を容易にし、さらに、メモリ１２への入力のための入力クロック信号及びメモリ１２からの出力のためのフィードバッククロック信号の双方を生成する。異なるプロセッサ１６の１つがメモリ１２にアクセスした場合、その各プロセッサクロック信号がクロック回路１５によって使用され、入力及びフィードバッククロック信号を生成する。例示的な実施の形態においては、プロセッサ１６のうちの各１つが、それ自身のプロセッサクロック信号を生成し、これらプロセッサクロック信号は、各それぞれのプロセッサのためのクロック回路１５への入力として使用される。

メモリ１２は、ストローブを生成しないメモリ装置を有する。したがって、メモリ１２からデータを読み出す時に、クロック信号は、メモリ１２からのデータを読み出す特定のプロセッサのクロックへ読まれるデータと同期するために生成されなければならない。ストローブを生成しないメモリ装置の例は、擬似スタティックランダムアクセスメモリ（ＰＳＲＡＭ）、バーストメモリ、ＮＯＲフラッシュメモリ、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）及び単一データレートＳＤＲＡＭ（ＳＤＲ−ＳＤＲＡＭ）を含む。

図２は、本開示の実施の形態に従ったクロック回路１５を示す回路図である。クロック回路１５は他の種類のシステムにおいても使用されることができるが、クロック回路１５は図１のシステム１０におけるその使用のコンテクストにおいて述べられる。図２に示されるように、クロック回路１５は、入力ユニット２２及び出力ユニット２４を含む。入力ユニット２２は、メモリ１２への書き込み動作のための入力クロック信号を生成する。一方、出力ユニット２４はメモリ１２からの読み込み動作のためのフィードバッククロック信号を生成する。このように、出力ユニット２４は、読み込み及び書き込み動作の双方のために使用されるプロセッサ１６の特定の１つによって提供されるクロック信号入力を許可する。特に、出力ユニット２４はフィードバッククロック信号を読み込み動作において使用するためのプロセッサへ供給する。入力ユニット２２及び出力ユニット２４は、クロック回路１５の理解を助けるためにラベル付けされているが、これらコンポーネントは、クロック回路１５を具体化する際には集積化することが可能である。

クロック回路１５は、レジスタエレメント３４と直列のドライバ３２を有し、このドライバは例えば、オン−ダイターミネーション（ＯＤＴ）トランジスタである。レジスタエレメント３４は、約２５オームの抵抗で定義することができるが、他の抵抗値は、他の実施の形態で定義することが可能である。ドライバ３２への入力は、システムバス１８を介して現在メモリ１２にアクセスしているプロセッサ１６のうちの特定の１つからのプロセッサクロック信号である。レジスタエレメント３４の出力は、メモリへの入力のための入力クロック信号を有する。したがって、プロセッサ１６のうちの特定の１つがデータをメモリ１２に書き込む場合、レジスタエレメント３４の出力は、プロセッサ１６の内の特定の一つからの書き込み動作に同期するために、メモリコントローラ１４によって使用された入力クロック信号を有する。

この開示によれば、レジスタエレメント３４の出力はメモリコントローラ１４とメモリ１２との間の線３５を介してメモリ１２へ送られる。クロック回路１５は、線３５がメモリコントローラ１４とメモリ１２との間のクロック信号線のみであることを許容し、これにより、入力及びフィードバッククロック信号のための分離した線の必要性を避けている。

クロック回路１５は、さらに、受信器３８と直列のＲＣフィルタ３６を含む。受信器３８の出力は、メモリからの出力のためのフィードバッククロック信号を有する。従って、プロセッサ１６のうちの特定の１つがメモリ１２からデータを読み込むときに、受信器３８の出力は、読み出し動作が１つのプロセッサと同期するように、メモリコントローラ１４によって使用されたクロック信号を有する。ＲＣフィルタ３６は、プログラマブルＲＣフィルタを有するが、この開示は、この観点に限定される必要はない。

重要なことは、ＲＣフィルタ３６への入力は、入力ユニット２２のドライバ３２とレジスタエレメント３４との間でタップされていることである。レジスタエレメント３４の前でＲＣフィルタ３６への入力を定義することによって、この入力の電圧は線３５上の電圧に関連して増加する。これは、受信器３８がアクシデントでトリップしないことを保証する助ける。言い換えれば、レジスタエレメント３４の前でＲＣフィルタ３６への入力を定義することによって、アクシデントの機会及び受信器３８の望まれない動作を低減することができる。受信器３８は、例えば、受信器３８への入力電圧がその電圧閾を交差した場合に、トリップする可能性がある。

例えば、Ｖ_ＤＤがドライバ３２の供給電圧を定義し、受信器３８がＶ_ＤＤの１／２でトリップするようにプログラムされ、ＲＣフィルタ３６への入力が線３５から外された場合に、受信器３８が、アクシデントでトリップされる。この所望しない受信器３８の動作を避けるために、ＲＣフィルタ３６への入力はレジスタエレメント３４の前に置かれ、すなわち、ドライバ３２及びレジスタエレメント３４との間に設けられる。例示的には、ドライバ３２は２５オームドライバであり、レジスタエレメント３４は２５オームＯＤＴレジスタを有する。受信器３８は、容量性負荷を提供し、抵抗性負荷ではない高インピーダンス受信器を有する。

ＲＣフィルタ３６は、いずれの種類のＲＣフィルタを含むことが可能であり、プログラムであってもプログラマブルでなくとも良い。ＲＣフィルタの１つの例は、キャパシタ４４と並列のプログラマブルレジスタ４２を含むプログラマブルフィルタを有する。さらに、いくつかのケースでは、寄生用は適切なＲＣフィルタを作り出すのに十分であり、ここでのケースでは、キャパシタ４４が寄生容量で構成されている。この場合、追加的なキャパシタエレメントが、未だＲＣフィルタを実現している間に取り除くことが出来る限りにおいて簡略化される。寄生容量は、例えば、受信器３８における電界効果トランジスタ（ＦＥＴｓ）のゲートに、ダイオードあるいは電子スタティック放電（ＥＳＤ）を提供するコンポーネントによって生成される。金属経路も少しのキャパシタンスに寄与する。

ＲＣフィルタ３６の主目的は、受信器３８を信号の無単調(non-monotonic)リンギング或いは反射のいずれからも分離することにある。抵抗のプログラマビリティ及び／又はＲＣフィルタ３６のキャパシタンスは、分離のレベル及び必要とされるダンパニング(dampening)の調整を可能にするためにも設けられる。この場合、ＲＣフィルタ３６はシステム１０における実際のパラメータに基づいてプログラムされる。加えて、プログラマビリティは遅れを調整するための実用的な手段をも提供する。言い換えれば、主目的は、信号の無単調(non-monotonic)リンギング或いは反射のいずれからも受信器３８を分離するのに対して、プログラマビリティを介する遅れを調整する性能は、ＲＣフィルタの製品によって実用的なものとすることができる。

メモリコントローラ１４が移動メモリインターフェイスである場合には、取得可能なダンパニング／分離に到達するためのＲＣフィルタによって必要とされる抵抗及びキャパシタンスの量はメモリ１２のデータレートに都合よく関連する。したがって、データレートが速すぎる場合、ＲＣフィルタ３６の追加は経路をそのようなデータレートで通過することを不能にする。この場合においては、ダンパニングは性能の損失なしに到達することができない。必要とされるダンパニングは、一般的に、プロセッサ１２の特定の一つからメモリ１２までの長さに関連する。移動インターフェイスの場合においては、この距離は、一般的に、十分に短く、データレートは、こににおいて述べられるスキームを可能にするのに十分に遅い。例示的な方法では、通信用途において、プロセッサ１６のうちの特定の１つからメモリ１２への距離は、おおよそ０．５インチと２．５インチとの間（おおよそ１．２７ｃｍと６．３５ｃｍとの間）の距離である。移動用途におけるデータレートは、約５０−１３３メガヘルツの間である。回路は、さらに、遅いレートで動作可能であり、１５０メガヘルツ以上のレートで実行することは難しい。したがって、この開示は、具体的には、約１５０メガヘルツよりも低いメモリ１２のデータレートで、移動用途において最も実用的な回路を意図する。

図２がプログラマブルＲＣフィルタ３６を示しているのに対して、抵抗のプログラマビリティは、いくつかのケースにおいては必要とされないことに留意すべきである。したがって、固定された抵抗は十分であり、このケースにおいては、トランジスタ（図３に示されているように）は、抵抗を実現する必要はない。代わりに、ポリレジスタ或いは拡散レジスタなどの抵抗を実現するために回路１５はオンチップ方法の多数を使用することができる。さらに、他のケースにおいては、プログラマブルキャパシタンスも使用されることができる。

図２に示された例においては、プログラマブルレジスタ４２は、並列のトランジスタの組を有する。プログラマブルレジスタ４２は並列のトランジスタの組を有する。トランジスタは、金属酸化半導体（ＭＯＳ）トランジスタを有し、プログラマブル値は遅れの目的のためのプログラマブルレジスタ４２における抵抗を定義するために使用されるトランジスタの数を定義する。例えば、トランジスタは、並列に配列された相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを有し、この場合において、プログラマブル値はどの位の数のトランジスタが”オン”にされ、どのくらいの数のトランジスタが”オフ”であるかを定義する。プログラマブル値は、メモリコントローラ１４の設計者のベンダーによって選択され、出力クロック信号の送れのための適切な量を導入するためにクロック回路のＲＣフィルタ３６を調整する。この場合において、ＲＣフィルタ３６は遅れの所望量が、プログラマブルレジスタ４２における抵抗を定義するために使用されたトランジスタの数の選択によってプログラムされたプログラマブルＲＣフィルタを有する。

当然、他の種類のプログラマブルフィルタが本開示の技術に一致するように使用されても良い。言い換えれば、択一的な実施の形態においては、ＲＣフィルタ３６は受信器３８を信号におけるいずれの無単調リンギング或いは反射から分離し、出力クロック信号を定義するための効率的な再クロッキング(re-clocking)のために必要とされる遅れを導入するための異なる種類のＲＣフィルタを有する。さらに、キャパシタ４４は、プログラマブルキャパシタの組によっても定義されることができ、この場合においては、遅れの所望量のＲＣフィルタ３６における所望レベルのキャパシタンスの選択によってプログラム（影響）されている。上述のように、しかしながら、ＲＣフィルタ３６の実現はキャパシタ４４についての寄生容量及びレジスタ４２のために並列なプログラムで選択可能なＭＯＳトランジスタの組に関連することによって簡略化される。

例によれば、レジスタ４２の抵抗は約５００オームから１０キロオームの範囲である。レジスタ４２における抵抗に依存して、キャパシタ４４のキャパシタンスは約１００フェムトファラッド（ｆＦ）から１ペタファラッド（ｐＦ）の範囲である。これら値の範囲は、しかしながら、概略であり、ＲＣフィルタ３６における実際の抵抗及びキャパシタンスの値は、他の実施の形態においては変化する。

クロック回路１５は、ストローブを発生しないメモリのために使用された他のソリューションに関連する簡略化されたクロッキングソリューションを提供することができる。例えば、図２において示されるクロック回路１５の実現は、より簡略化され、パーソナルコンピュータ環境のために共通に使用される遅れロックループ（ＤＬＬ）よりも実質的に少ない電力を得る。クロック化路１５は、さらに、簡略化され、移動用途において使用されるＤＬＬ技術よりも実質的に少ない電力を得る。この場合においては、ＤＬＬは周期的に、電力保護のためのスリープモードにスイッチする。

クロック回路１５は、さらに、それ自体が非常に実用的である。クロック回路は、例えば、温度のような外部要因の結果のような遅れ変化に敏感であるからである。この回路は、さらに、負荷に対して敏感であるので、負荷のどんな変化をも自動的に補償する。クロック回路１５は、他の技術よりもより遅れに対して敏感である。それは、遅れがしばしばオンチッププログラマブル遅れセルによってはトラックされないからである。クロック回路１５は、さらに、回路１５の入力及び出力内の負荷及び変化に対して敏感である。

クロック回路１５は、ドライバの出力経路及び受信器の入力経路を通過する遅れのような入力／出力遅れに具体的に応答することができる。この重要性は、オンチップ回路／プログラマブル遅れがＩ／Ｏ回路を十分にトラックすることができないことにある。さらに、クロック回路における主要部分はプロセス、電圧及び温度変化上で変化する。幸運にも。クロック回路１５は、メモリ１２へのクロック及びメモリ１２から戻るデータの遅れをトラックする。ドライバ３２における出力経路を通した遅れは、メモリへのクロックによって見られ、クロック回路１５は自動的に受信器３８へフィードバックされる前と同じ経路をトラックする。受信３８の入力経路を通した遅れは、メモリから戻るデータによって見られ、クロック回路１５は、フィードバック経路が同じ経路を通してループするときをトラックする。

クロック回路の入力及び出力の双方のためのメモリへの共通線を使用することによる本質的な不利益は、入力及び出力クロック信号を生成する線が敏感な反射になるということである。この場合においては、入力経路からの反射は、出力経路における受信器の所望しないトリッピングを引き起こす。しかしながら、この問題は、回路１５への入力を反射におけるリンギングに対して、単調にし、敏感ではなくなるようにフィルタリングすることによって対処することができる。さらに、レジスタエレメント３４は、上述の受信器３８のトリッピング電圧であるいずれの約Ｖ_DD／２の反射からの入力経路を分離することができる。したがって、入力をレジスタエレメント３４の前の出力クロック回路への入力をタッピングすることによって、約Ｖ_DD／２の反射は受信器３８からシールドされる。もし望むのであれば、回路１５への入力フィルタ（図示せず）は、必要ないずれのダンピングを使用することができ、これは回路１５を通る線の長さ及びドライバ３２の出力インピーダンスに依存する。

図３はプログラマブルレジスタ５０の一実施形態を示す回路図であり、図２のプログラマブルレジスタに相当する。この場合においては、レジスタ５０は、並列の複数のＭＯＳトランジスタ５１Ａ−５１Ｃを有している。トランジスタ５１Ａ−５１Ｃは、まとめてトランジスタ５１として言及されている。制御信号（ラベル付けされたfb_cnt(0), fb_cnt(1)及びfb_cnt(n))は、トランジスタの各々がオン或いはオフされているかを定義する。"fb_cnt"制御信号は"feed-back count"を表わし、レジスタ５０がＲＣフィルタにおいて使用されている場合には、遅れの増加を提供する。プログラマブル値は、どのトランジスタ５１がオンであり、どのトランジスタがオフであるかを定義するために、各"fb_cnt"信号を定義する。プログラマブル値によって定義される選択は、レジスタ５０の抵抗を定義し、従って（図２を再度参照すると）、ＲＣフィルタ３６によって提供される遅れを定義する。メモリコントローラ１４のベンダー、プログラマー、設計者などは、プログラマブル値を選択し、プロセッサクロック入力に関連するフィードバッククロック信号についての所望の遅れ量を定義する。

図４は、本開示にしたがったクロック信号生成技術を示すフローチャートである。図４に示しように、プロセッサ１６のうちの１つがその各プロセッサクロック信号をメモリコントローラ１４（６１）に送る。プロセッサがデータをメモリ１２へ入力している場合には（６２の”ｙｅｓ”）、クロック回路１５はレジスタエレメント３４（６３）に直列のドライバ３２を介して入力クロック信号を生成する。この場合においては、入力クロック信号は線３５を介してメモリ１２へ供給される。

一方、データが各プロセッサへのメモリ１２からの出力である場合（６４の”ｙｅｓ”）、クロック回路１５はフィードバッククロック信号を生成する（６５）。特に、クロック回路１５はプログラマブルＲＣフィルタ３６及び受信器３８を通して入力を通過させることにより、フィードバッククロック信号を生成する。この場合において、プログラマブルＲＣフィルタへの入力は、ドライバ３２とレジスタエレメント３４との間でタップされる（６５）。プロセスは、特定の１つのプロセッサ１６がデータをメモリ１２に書き込み、或いはメモリ１２からデータを読み出すときに繰り返される。しかしながら、他の１つのプロセッサ１６がメモ地１２にアクセスする場合（６６のｙｅｓ）、プロセスはメモリコントローラ１４への入力としての各プロセッサのクロック信号を使用することを繰り返す（６１）。

発明の種々の実施の形態が述べられた。特に、クロック回路のメモリコントローラにおける使用について述べられた。記述されたクロック回路は、ストローブを発生しないメモリに対する読み出し及び書き込みのための総合的なクロッキングのソリューションを提供する。加えて、述べられたクロック回路は、いくつかの他の利点を提供し、複雑性の少ない実現を含み、クロッキング目的のためのメモリとメモリコントローラとの間の単一線の使用及び受信器の予期しないトリッピングの回避を提供する。

それにもかかわらず、記述された回路は、他のコンテクストにおいて使用されることができる。言い換えれば、図１のシステム１０は、クロック回路１５が使用されている例示的な１つの環境のみを示している。さらに、クロック回路１５は、この開示に従う他の種類のプログラマブルフィルタ或いはプログラマブルではないＲＣフィルタを使用することができる。これら及び他の実施の形態は、以下の請求の範囲の観点の範囲内にある。

図１は、本開示の実施の形態に従ったシステムを示すブロック図である。 図２は、本開示の実施の形態に従ったクロック回路を示す回路図である。 図３は、本開示に従ったクロック回路において使用されることが可能なプログラマブルレジスタの実施の形態を示す回路図である。 図４は、この開示に従ったクロック信号生成技術を示すフローチャートである。

Claims (31)

1. メモリコントローラのためのクロック回路において、
   メモリへの入力のための入力クロック信号を生成するレジスタエレメントに直列のドライバと、
   前記メモリからの出力のためのフィードバッククロック信号を生成する受信器に直列のレジスタキャパシタ（ＲＣ）フィルタとを具備し、前記ＲＣフィルタへの入力は、前記ドライバと前記レジスタエレメントとの間にタップされているクロック回路。
2. 前記レジスタエレメントは、オン−ダイターミネーション（ＯＤＴ:on-die termination）レジスタである請求項１のクロック回路。
3. 前記ＲＣフィルタは、プログラマブルＲＣフィルタを有する請求項１記載のクロック回路。
4. 前記プログラマブルＲＣフィルタは、キャパシタに並列なプログラマブルレジスタを有する請求項３記載のクロック回路。
5. 前記キャパシタは、寄生容量で構成される請求項４記載のクロック回路。
6. 前記プログラマブルレジスタは、並列のトランジスタの組を有し、プログラマブル値は、遅れ目的のプログラマブルレジスタによって使用された多くのトランジスタを決定する請求項４記載のクロック回路。
7. 前記メモリはストローブを生成しないメモリを有する請求項１記載のクロック回路。
8. 前記メモリは、擬似スタティックランダムアクセスメモリ（ＰＳＲＡＭ）、バーストメモリ、ＮＯＲフラッシュメモリ、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）及び単一データレートＳＤＲＡＭ（ＳＤＲ−ＳＤＲＡＭ）のうちのいずれか１つである請求項７記載のクロック回路。
9. 前記ドライバへの入力は、メモリに結合されたプロセッサからのプロセッサクロック信号を有する請求項１記載のクロック回路。
10. メモリと、
    メモリへのアクセスを制御するためのメモリコントローラとを具備し、
    前記メモリコントローラは、メモリへの入力のための入力クロック信号を生成するレジスタエレメントに直列のドライバと、前記メモリからの出力のためのフィードバッククロック信号を生成する受信器に直列のレジスタキャパシタ（ＲＣ）フィルタとを有するクロック回路を具備し、前記ＲＣフィルタへの入力は、前記ドライバと前記レジスタエレメントとの間にタップされているシステム。
11. 単一のピンがクロック回路を前記メモリに接続し、前記ピンはレジスタエレメントの出力を有する請求項１０記載のシステム。
12. システムバスを介して、前記メモリコントローラに接続されている複数のプロセッサをさらに具備し、前記プロセッサはメモリへのアクセスを有する請求項１０記載のシステム。
13. プロセッサの内の特定の１つからのプロセッサクロック信号はドライバへの入力を定義する請求項１２記載のシステム。
14. 前記レジスタエレメントは、オン−ダイターミネーション（ＯＤＴ）レジスタである請求項１０記載のシステム。
15. 前記ＲＣフィルタは、プログラマブルＲＣフィルタを有する請求項１０記載のシステム。
16. 前記プログラマブルＲＣフィルタは、キャパシタに並列なプログラマブルレジスタを有する請求項１５記載のシステム。
17. 前記キャパシタは、寄生容量で構成される請求項１６記載のシステム。
18. 前記プログラマブルレジスタは、並列のトランジスタの組を有し、プログラマブル値は、遅れ目的のプログラマブルレジスタによって使用された多くのトランジスタを決定する請求項１６記載のシステム。
19. 前記メモリはストローブを生成しないメモリを有する請求項１０記載のシステム。
20. 前記メモリは、擬似スタティックランダムアクセスメモリ（ＰＳＲＡＭ）、バーストメモリ、ＮＯＲフラッシュメモリ、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）及び単一データレートＳＤＲＡＭ（ＳＤＲ−ＳＤＲＡＭ）のうちの１つを有する請求項１９記載のシステム。
21. クロック信号回路のドライバ及びレジスタを通して、プロセッサからのプロセッサクロック信号を通過させることにより、メモリへの入力のための入力クロック信号を生成し、
    前記クロック信号回路のレジスタキャパシタ（ＲＣ）フィルタ及び受信器を通して、入力を通過させることにより、前記メモリからの出力のためのフィードバッククロック信号を生成し、前記ＲＣフィルタへの入力は、前記クロック信号回路の前記ドライバと前記レジスタエレメントとの間にタップされている方法。
22. 単一のピンがクロック回路を前記メモリに接続し、前記ピンはレジスタエレメントの出力を有する請求項２１記載の方法。
23. 複数のプロセッサがシステムバスを介して前記メモリコントローラに接続し、前記プロセッサはメモリへのアクセスを有する請求項２１記載の方法。
24. プロセッサの内の特定の１つからのプロセッサクロック信号はドライバへの入力を定義する請求項２３記載の方法。
25. 前記レジスタエレメントは、オン−ダイターミネーション（ＯＤＴ）レジスタである請求項２１記載の方法。
26. 前記ＲＣフィルタは、プログラマブルＲＣフィルタを有する請求項２１記載の方法。
27. 前記プログラマブルＲＣフィルタは、キャパシタに並列なプログラマブルレジスタを有する請求項２６記載の方法。
28. 前記キャパシタは、寄生容量で構成される請求項２７記載の方法。
29. 前記プログラマブルレジスタは、並列のトランジスタの組を有し、プログラマブル値は、遅れ目的のプログラマブルレジスタによって使用された多くのトランジスタを決定する請求項２７記載の方法。
30. 前記メモリはストローブを生成しないメモリを有する請求項２１記載の方法。
31. 前記メモリは、擬似スタティックランダムアクセスメモリ（ＰＳＲＡＭ）、バーストメモリ、ＮＯＲフラッシュメモリ、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）及び単一データレートＳＤＲＡＭ（ＳＤＲ−ＳＤＲＡＭ）のうちの１つを有する請求項３０記載の方法。

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