CN101356514A - 用于不产生选通脉冲的存储器的时钟信号产生技术 - Google Patents

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Abstract

本发明描述了一种用于存储器控制器的时钟电路。所述电路使用处理器时钟信号来产生用于在存储器的写操作过程中所用的输入时钟信号，或者产生用于在存储器的读操作过程中所用的反馈时钟信号。该电路特别适合于其中包括不产生选通脉冲的存储器的移动无线设备。该时钟电路可以包括与电阻器元件串联的驱动器、以及与接收器串联的电阻－电容(RC)滤波器，所述电阻器元件产生被输入到存储器的输入时钟信号，而所述接收器产生从存储器输出的反馈时钟信号，其中所述RC滤波器的输入连接在所述驱动器和所述电阻器元件之间。

Description

用于不产生选通脉冲的存储器的时钟信号产生技术
相关申请的交叉引用
本申请要求2005年11月10日提交的美国临时申请号60/735,421的权益。
技术领域
本发明涉及电子存储器，并且更具体地，涉及由存储器控制器执行的时钟信号产生技术。
背景技术
在计算机环境中，使用数字存储器来存储数据。在某些情况下，各种不同的处理器可能访问同一存储器。例如，不同的处理器可以经由系统总线耦合到共享存储器上。在给定时间上仅有一个处理器可以经由系统总线访问该存储器。总线控制器对访问总线进行仲裁并相应地对业务进行路由。
在本发明中，术语“处理器”通常指的是可以访问存储器以例如将数据存储到存储器或者从存储器取回数据的任何设备。处理器的例子包括通用微处理器，诸如专用集成电路(ASIC)之类的专用处理器，调制解调器(MODEM)，中央处理单元，数字信号处理器(DSP)，现场可编程门阵列(FPGA)，或者可处理来自存储器的数据的任何设备。因此，正如在本发明中所使用的那样，术语“处理器”广义上指的是可以将数据写到存储器中或者从存储器取回数据的任何设备、模块或单元。
为了访问存储器，需要时钟信号。时钟信号通常是随着系统时钟的每个周期而切换以便在系统的不同单元或处理器之间提供同步的信号。在将数据从处理器写到存储器中时，该处理器一般将它的时钟信号发送到存储器控制器中，在将数据写到存储器中时，存储器控制器使用该时钟信号来将存储器与处理器同步。然而，在从存储器取回数据给处理器时，时钟信号的产生更加复杂。
一些存储设备在外部线路上将时钟信号从存储器提供给处理器。在外部线路上从存储器发送的时钟信号通常称作“选通脉冲”。遗憾的是，与在从存储器取回数据给处理器时使用来自处理器的时钟信号的存储器相比，产生选通脉冲的存储器更加复杂。
在从存储器取回数据的过程中，当存储器控制器使用处理器的时钟信号时，延迟变成极为重要的因素。在这种情况下，输入的存储器访问信号的飞行时间、存储器的访问时间、以及从存储器发送数据到存储器控制器的飞行时间全部都增加了延迟，这损害了时钟信号的精度。如果数据不能被正确地时钟控制，那么在从存储器读数据时会出现错误。
典型地，存储器控制器对数据进行“重新时钟控制”，以试图解决由飞行时间和访问时间引入的延迟，从而确保数据被正确地时钟控制。然而，数据的精确时钟控制非常困难，并且处理器之间的差异、飞行时间、外部因素(例如，温度变化)、以及其它变量都可以加重这些困难。
发明内容
总体来说，本发明描述了一种用于存储器控制器的时钟电路。所述电路使用处理器时钟信号来产生在对存储器进行写操作的过程中所用的输入时钟信号，或者产生在对存储器进行读操作的过程中所用的反馈时钟信号。利用这种方式，该电路提供了一种适用于不产生选通脉冲的存储器(即，无选通脉冲的存储器)的时钟控制方案。该电路还有助于使用位于存储器和存储器控制器之间的单条线路来进行时钟控制目的。所述电路和技术对于无线移动应用而言尤其有用。
在一个实施例中，本发明描述了一种用于存储器控制器的时钟电路。该时钟电路包括与电阻器元件串联的驱动器、以及与接收器串联的电阻-电容(RC)滤波器，所述电阻器元件产生被输入到存储器的输入时钟信号，而所述接收器产生从存储器输出的反馈时钟信号，其中所述RC滤波器的输入连接在所述驱动器和所述电阻器元件之间。
在另一个实施例中，本发明描述了一种系统，该系统包括存储器以及用于控制访问所述存储器的存储器控制器。所述存储器控制器包括时钟电路，该时钟电路包括与电阻器元件串联的驱动器、以及与接收器串联的RC滤波器，所述电阻器元件产生被输入到存储器的输入时钟信号，而所述接收器产生从存储器输出的反馈时钟信号，其中所述RC滤波器的输入连接在所述驱动器和所述电阻器元件之间。
在另一个实施例中，本发明描述了一种方法，该方法包括通过使处理器的处理器时钟信号经过时钟信号电路的驱动器和电阻器元件来产生被输入到存储器的输入时钟信号，以及通过使输入经过时钟信号电路的RC滤波器和接收器来产生从存储器输出的反馈时钟信号，其中RC滤波器的输入连接在时钟信号电路的驱动器和电阻器元件之间。
本发明的一个或多个实施例的细节将在下面的附图和说明书中得到阐明。通过说明书、附图和权利要求，其它特征、目的和优点将变得显而易见。
附图说明
图1的方框图示出了根据本发明实施例的系统；
图2的电路图示出了根据本发明实施例的时钟电路；
图3的电路图示出了可编程电阻器的一个实施例，其可以应用在根据本发明的时钟电路中；以及
图4的流程图示出了根据本发明的时钟信号产生技术。
具体实施方式
图1的方框图示出了根据本发明实施例的系统10。如图1所示，系统10包括存储器12和存储器控制器14，该存储器控制器14控制存储器12的访问。多个处理器16A-16C(统称为处理器16)经由系统总线18耦合到存储器控制器14上。利用这种方式，处理器16共享存储器12。例如，在给定的时间上仅有一个处理器16能够经由系统总线18访问存储器12。总线控制器(未示出)对访问系统总线进行仲裁，并相应地对业务进行路由。因此，任何一个处理器16都可以访问存储器12。
如上所述，正如本发明中所定义的那样，术语“处理器”指的是任何能够访问存储器以将数据存储到存储器或者从存储器取回数据的设备。处理器16的例子包括通用微处理器，诸如专用集成电路(ASIC)之类的专用处理器，调制解调器(MODEM)，中央处理单元，数字信号处理器(DSP)，现场可编程门阵列(FPGA)，或者可处理来自存储器的数据的任何设备。典型地，每个处理器16相对于另一个处理器16都包括不同类型的处理器。例如，处理器16A包括DSP，而处理器16B包括MODEM。例如，DSP和MODEM可以一起应用在对本发明有用的各种设备中，例如移动无线通信设备以及无线电话。系统10包括至少两个能够访问存储器12的处理器，虽然可以使用任意数量的处理器。
存储器控制器14包括时钟电路15，该时钟电路15使用来自一个处理器16的处理器时钟信号来产生输入时钟信号和反馈时钟信号。在存储器12的写操作过程中使用输入时钟信号，而在存储器12的读操作过程中使用反馈时钟信号。时钟电路15使用正在访问存储器12的一个给定处理器16的相应处理器时钟信号，以便产生输入时钟信号或者反馈时钟信号。所述时钟电路15有助于使用位于存储器12和存储器控制器14之间的单条线路来进行时钟控制目的，还产生了被输入到存储器12的输入时钟信号以及从存储器12输出的反馈时钟信号。如果不同的一个处理器16访问处理器12，那么时钟电路15使用它的相应处理器时钟信号来产生输入时钟信号和反馈时钟信号。在示意性实施例中，每一个处理器16产生其自身的处理器时钟信号，并且将这些处理器时钟信号用作每个相应处理器的时钟电路15的输入。
存储器12可以包括不产生选通脉冲的存储设备。因此，当从存储器12读取数据时，必须产生时钟信号，以使得要被读取的数据与从存储器12读取数据的给定处理器的时钟同步。不产生选通脉冲的存储设备的例子包括伪静态随机存取存储器(PSRAM)，突发存储器(burst memory)，或NOR型闪速存储器，同步动态随机存取存储器(SDRAM)，以及单数据速率SDRAM(SDR-SDRAM)。
图2的电路图示出了根据本发明实施例的时钟电路15。将针对其在图1的系统10中的应用来描述时钟电路15，尽管时钟电路15也可以应用在其它类型的系统中。如图2所示，时钟电路15包括输入单元22和输出单元24。输入单元22为存储器12的写操作产生输入时钟信号，而输出单元24为存储器12的读操作产生反馈时钟信号。利用这种方式，输出单元24允许由一个给定处理器16提供的时钟信号输入既可用于读操作也可用于写操作。具体而言，输出单元24提供处理器在读操作中使用的反馈时钟信号。尽管在时钟电路15的实现方式中可以对输入单元22和输出单元24进行集成，但是将这些部件进行标记，有助于理解时钟电路15。
时钟电路15包括与电阻器元件34串联的驱动器32，该电阻器元件34例如是内建核心的终结(on-die termination，ODT)电阻器。可以将电阻器元件34限定成大约是25欧姆的电阻，尽管对于其它实施例可以将其限定成其它电阻。驱动器32的输入是从当前经由系统总线18访问存储器12的一个给定处理器16而来的处理器时钟信号。电阻器元件34的输出包括被输入到存储器的输入时钟信号。因此，当一个给定的处理器16将数据写到存储器12中时，电阻器元件34的输出包括供存储器控制器14使用的输入时钟信号，以同步一个处理器16的写操作。
根据本发明，将电阻器元件34的输出经由存储器控制器14和存储器12之间的线路35发送到存储器12。时钟电路15允许线路35是存储器控制器14和存储器12之间的唯一时钟信号线路，从而避免了需要分别用于输入时钟信号和反馈时钟信号的单独线路。
时钟电路15还包括与接收器38串联的RC滤波器36。接收器38的输出包括从存储器输出的反馈时钟信号。因此，当一个给定的处理器16从存储器12读取数据时，接收器38的输出包括供存储器控制器14使用的时钟信号，以同步一个处理器16的读操作。RC滤波器36可以包括可编程RC滤波器，尽管本发明并不一定仅限于此。
重要的是，RC滤波器36的输入连接在输入单元22的驱动器32和电阻器元件34之间。通过将RC滤波器36的输入限定在电阻器元件34之前，RC滤波器36的这个输入的电压会随着线路35上的电压的增加而增加。这有助于确保接收器38不会被意外地触发。换言之，通过将RC滤波器36的输入限定在电阻器元件34之前，可以减少接收器38发生意外启动以及非期望启动的机会。例如，当接收器38的输入电压超过其电压阈值时，可以触发该接收器38。
例如，如果VDD限定了驱动器32的供电电压，并且接收器38被编程为在1/2VDD时触发，那么在RC滤波器36的输入从线路35上获取的情况下接收器38可能被意外地触发。为了避免接收器38的这种非期望的启动，在电阻器元件34之前，即在驱动器32和电阻器元件34之间，获取RC滤波器36的输入。举例来说，驱动器32可以包括25欧姆的驱动器，电阻器元件34可以包括25欧姆的ODT电阻器。接收器38可以包括高阻抗接收器，该高阻抗接收器提供电容性负载而非电阻性负载。
RC滤波器36可以包括任何类型的RC滤波器，并且RC滤波器36可以是可编程的或者不可编程的。在一个例子中，RC滤波器36包括可编程滤波器，该可编程滤波器包括与电容器44并联的可编程电阻器42。此外，在某些情况下，寄生电容足以形成合适的RC滤波器，在该情况下，电容器44由寄生电容构成。在这种情况下，简化了实现方式，以至于可以省略附加的电容器元件，同时依旧实现了RC滤波器。例如，寄生电容可以由接收器38中的场效应晶体管(FET)的栅极、二极管或者任何提供静电放电(ESD)的部件产生。金属布线也贡献了少量电容。
RC滤波器36的首要目的是将接收器38与信号中的任何非单调振铃或者反射隔离。还可以为RC滤波器36的电阻和/或电容提供可编程性，以便允许调节到所需要的隔离水平和阻尼水平。在这种情况下，可以基于系统10中的实际参数来编程RC滤波器36。另外，可编程性还提供了调节延迟的有效手段。换言之，利用可编程性调节延迟的能力可以是RC滤波器的有益副效果，而主要目的是将接收器38与信号中的任何非单调振铃或者反射隔离。
如果存储器控制器14是移动存储器接口，那么RC滤波器36为获得可接受的阻尼/隔离所需要的电阻和电容的量将方便地与存储器12的数据速率相关。这样，如果数据速率过快，那么增加RC滤波器36可以使得路径无法通过这种数据速率。在这种情况下，在不牺牲性能的前提下不能获得阻尼。所需要的阻尼通常与从一个给定处理器16到存储器12的线路的长度有关。在移动接口的情况下，该距离一般足够短并且数据速率慢到足以允许本文所述的方案。举例来说，在移动应用中，从一个给定处理器16到存储器12的距离可以在大约0.5到2.5英尺之间(约1.27到6.35厘米之间)。移动应用中的数据速率可以大约在50-133兆赫兹之间。该电路甚至还可以在更低的速率下工作，但是该电路难以在150兆赫兹之上的速率下执行。因此，本发明特别期望该电路在存储器12的数据速率小于约150兆赫兹的移动应用中最有益。
应该注意，尽管图2示出了可编程RC滤波器36，但是在某些情况下电阻的可编程性不是必须的。因此，固定电阻就可以满足需要，并且，在这种情况下，晶体管(例如图3所示)不需要实现该电阻。作为替代，电路15可以使用大量的芯片上方法(on-chip method)来实现该电阻，例如多晶硅电阻器或者扩散电阻器。同样地，在其它情况下，也可以使用可编程电容。
在图2所示的例子中，可编程电阻器42包括一组并联的晶体管。晶体管可以包括金属氧化物半导体(MOS)晶体管，并且可以使用可编程值来确定用于限定可编程电阻器42的电阻的晶体管的数量，以用于延迟目的。例如，晶体管可以包括并联排列的互补金属氧化物半导体(CMOS)晶体管，其中可编程值限定了多少个晶体管“导通”以及多少个晶体管“关断”。该可编程值可以由存储器控制器14的设计者的厂家来选择，以调谐时钟电路15的RC滤波器36，以便为输出时钟信号引入合适的延迟量。在这种情况下，RC滤波器36包括可编程RC滤波器，其中通过选择用于限定可编程电阻器42的电阻的晶体管数量来编程所期望的延迟量。
当然，还可以以与本发明的教导相一致的方式来使用其它类型的可编程滤波器。换言之，在可替换实施例中，RC滤波器36可以包括不同类型的RC滤波器，以将接收器38与信号中的任何非单调振铃或者反射隔离，并且引入进行有效重新时钟控制所需要的延迟，从而限定输出时钟信号。此外，电容器44还可以由一组可编程电容器来限定，在该情况下，通过选择RC滤波器36的期望电容值来编程(或者实现)期望的延迟量。然而，如上所述，可以通过依赖电容器44的寄生电容以及用于电阻器42的一组可编程选择的并联MOS晶体管来简化RC滤波器36的实现方式。
举例来说，电阻器42的电阻可以在大约500欧姆到10千欧姆的范围内。取决于电阻器42的电阻，电容器44的电容可以在大约100飞法(fF)到1皮法(pF)的范围内。然而，值的这些范围是近似的，并且在其它实施例中，RC滤波器36的电阻和电容的实际值可能发生变化。
相对于不产生选通脉冲的存储器所采用的其它方案相比，时钟电路15提供了一种简化的时钟控制方案。例如，与普遍用于个人计算机环境的延迟锁定环(DLL)技术相比，图2所示的时钟电路15的实现方式更简单，并且实质上汲取更少的功率。与用于移动场合的DLL技术相比，时钟电路15还可以更加简单，并且实质上汲取更少的功率，其中该DLL周期性地切换到睡眠模式以便节省功率。
时钟电路15还在以下方面非常有用：它对延迟变化非常敏感，该延迟变化例如是诸如温度等外部因素的结果。由于该电路对负载敏感，因此该电路还可以自动补偿负载的任何变化。与其它技术相比，时钟电路15对延迟更加敏感，这是因为延迟通常不是由芯片上的可编程延迟单元跟踪的。时钟电路15还可以对负载以及电路15的输入和输出的变化敏感。
具体而言，时钟电路15对输入/输出延迟进行响应，该输入/输出延迟例如是通过驱动器中的输出路径的延迟以及通过接收器中的输入路径的延迟。重要之处在于，芯片上的电路/可编程延迟不能很好地跟踪I/O电路。同样地，时钟电路中的延迟的主要部分可以随过程、电压和温度变化而改变。幸运的是，时钟电路15对去往存储器12的时钟的延迟以及从存储器12返回数据的延迟进行跟踪。去往存储器的时钟经历了通过驱动器32中的输出路径的延迟，并且在它反馈到接收器38之前时钟电路15自动跟踪相同的路径。从存储器返回的数据经历了通过接收器38中的输入路径的延迟，并且时钟电路15跟踪反馈路径何时通过相同的路径形成回路。
将去往存储器的公共线路用于输入时钟控制电路和输出时钟控制电路两者的一个潜在缺陷在于：产生输入时钟信号和输出时钟信号的线路可能变得对反射敏感。在这种情况下，来自输入路径的反射可能引起输出路径中的接收器的非期望触发。然而，这个问题可以通过对到达电路15的输入进行滤波以使其对反射中的振铃单调和不敏感来解决。同样地，电阻器元件34可以将输入路径与VDD/2附近的任何反射相隔离，如上所述，VDD/2可以是接收器38的触发电压。因此，通过将输出时钟电路的输入连接在电阻器元件34之前，可以为接收器38屏蔽VDD/2附近的反射。如果需要，还可以使用电路15的输入滤波器(未示出)来获得任何必要的阻尼，这取决于通过电路15的线路的长度和驱动器32的输出阻抗。
图3的电路图示出了可编程电阻器50的一个实施例，该可编程电阻器50对应于图2的可编程电阻器42。在这种情况下，电阻器50包括并联的多个MOS晶体管51A-51C。将这些晶体管51A-51C统称为晶体管51。控制信号(标记为fb_cnt(0)、fb_cnt(1)以及fb_cnt(n))限定了每个相应晶体管是导通还是关断。如果在RC滤波器中使用电阻器50，那么“fb_cnt”控制信号代表“反馈计数”，并且可以提供延迟增量。可编程值限定了相应的“fb_cnt”信号，以便限定晶体管51中的哪一个导通和哪一个关断。由可编程值限定的这种选择可以限定电阻器50的电阻，并由此(再次参考图2)可以限定由RC滤波器36提供的延迟。存储器控制器14的厂家、编程人员、设计人员等可以选择可编程值来限定反馈时钟信号相对于处理器时钟输入的期望延迟量。
图4的流程图示出了根据本发明的时钟信号产生技术。如图4所示，一个处理器16将它的相应处理器时钟信号发送到存储器控制器14(61)。如果处理器正在将数据输入到存储器12(62的分支：“是”)，那么时钟电路15经由与电阻器元件34串联的驱动器32产生输入时钟信号(63)。在这种情况下，将输入时钟信号经由线路35提供给存储器12。
另一方面，如果数据正从存储器12输出到相应的处理器(64的分支：“是”)，那么时钟电路15产生反馈时钟信号(65)。具体而言，时钟电路15通过使输入经过可编程RC滤波器36和接收器38来产生反馈时钟信号，其中可编程RC滤波器36的输入连接在驱动器32和电阻器元件34之间(65)。无论何时一个给定的处理器16将数据写到存储器12或者从存储器12读取数据，就重复该过程。然而，如果另一个处理器16访问存储器12(66的分支：“是”)，那么使用相应处理器的时钟信号作为存储器控制器14的输入来重复该过程(61)。
已经描述了本发明的各个实施例。具体而言，已经描述了供存储器控制器使用的时钟电路。所述时钟电路为不产生选通脉冲的存储器的读和写提供了全面的时钟控制方案。另外，所述时钟电路具有其它几个优点，包括：低复杂性的实现方式，使用位于存储器和存储器控制器之间的单条线路来进行时钟控制目的、以及避免了接收器的无意触发。
然而，所述电路还可以应用在其它环境中。换言之，图1的系统10仅仅是可以使用时钟电路15的一个示意性环境。同样地，根据本发明，时钟电路15可以使用其它类型的可编程滤波器或者不可编程的RC滤波器。这些实施例和其它实施例都落入了下列权利要求的保护范围内。

Claims (31)

1、一种用于存储器控制器的时钟电路，所述时钟电路包括：
与电阻器元件串联的驱动器，该电阻器元件产生被输入到存储器的输入时钟信号；以及
与接收器串联的电阻-电容(RC)滤波器，该接收器产生从所述存储器输出的反馈时钟信号，其中所述RC滤波器的输入连接在所述驱动器和所述电阻器元件之间。
2、如权利要求1所述的时钟电路，其中所述电阻器元件包括内建核心的终结(ODT)电阻器。
3、如权利要求1所述的时钟电路，其中所述RC滤波器包括可编程RC滤波器。
4、如权利要求3所述的时钟电路，其中所述可编程RC滤波器包括与电容器并联的可编程电阻器。
5、如权利要求4所述的时钟电路，其中所述电容器由寄生电容构成。
6、如权利要求4所述的时钟电路，其中所述可编程电阻器包括一组并联的晶体管，其中可编程值确定了由所述可编程电阻器用于延迟目的而使用的晶体管的数量。
7、如权利要求1所述的时钟电路，其中所述存储器包括不产生选通脉冲的存储器。
8、如权利要求7所述的时钟电路，其中所述存储器包括伪静态随机存取存储器(PSRAM)、突发存储器、NOR型闪速存储器、同步动态随机存取存储器(SDRAM)以及单数据速率SDRAM(SDR-SDRAM)中的一个。
9、如权利要求1所述的时钟电路，其中所述驱动器的输入包括处理器时钟信号，该处理器时钟信号来自耦合到所述存储器的处理器。
10、一种系统，包括：
存储器；以及
存储器控制器，其控制访问所述存储器，其中所述存储器控制器包括时钟电路，该时钟电路包括与电阻器元件串联的驱动器、以及与接收器串联的电阻-电容(RC)滤波器，该电阻器元件产生被输入到所述存储器的输入时钟信号，而该接收器产生从所述存储器输出的反馈时钟信号，其中所述RC滤波器的输入连接在所述驱动器和所述电阻器元件之间。
11、如权利要求10所述的系统，其中单个引脚将所述时钟电路连接到所述存储器，所述引脚包括所述电阻器元件的输出端。
12、如权利要求10所述的系统，还包括多个经由系统总线耦合到所述存储器控制器的处理器，其中这些处理器访问所述存储器。
13、如权利要求12所述的系统，其中来自一个给定所述处理器的处理器时钟信号被定义成所述驱动器的输入。
14、如权利要求10所述的系统，其中所述电阻器元件包括内建核心的终结(ODT)电阻器。
15、如权利要求10所述的系统，其中所述RC滤波器包括可编程RC滤波器。
16、如权利要求15所述的系统，其中所述可编程RC滤波器包括与电容器并联的可编程电阻器。
17、如权利要求16所述的系统，其中所述电容器由寄生电容构成。
18、如权利要求16所述的系统，其中所述可编程电阻器包括一组并联的晶体管，其中可编程值确定了由所述可编程电阻器用于延迟目的而使用的晶体管的数量。
19、如权利要求10所述的系统，其中所述存储器包括不产生选通脉冲的存储器。
20、如权利要求19所述的系统，其中所述存储器包括伪静态随机存取存储器(PSRAM)、突发存储器、NOR型闪速存储器、同步动态随机存取存储器(SDRAM)以及单数据速率SDRAM(SDR-SDRAM)中的一个。
21、一种方法，包括：
通过使处理器的处理器时钟信号经过时钟信号电路的驱动器和电阻器元件来产生被输入到存储器的输入时钟信号；以及
通过使输入经过所述时钟信号电路的电阻-电容(RC)滤波器和接收器来产生从所述存储器输出的反馈时钟信号，其中所述RC滤波器的所述输入连接在所述时钟信号电路的所述驱动器和所述电阻器元件之间。
22、如权利要求21所述的方法，其中单个引脚将所述时钟电路连接到所述存储器，所述引脚包括所述电阻器元件的输出端。
23、如权利要求21所述的方法，其中多个处理器经由系统总线耦合到所述存储器控制器，其中所述处理器访问所述存储器。
24、如权利要求23所述的方法，其中来自一个给定所述处理器的处理器时钟信号被定义成所述驱动器的输入。
25、如权利要求21所述的方法，其中所述电阻器元件包括内建核心的终结(ODT)电阻器。
26、如权利要求21所述的方法，其中所述RC滤波器包括可编程RC滤波器。
27、如权利要求26所述的方法，其中所述可编程RC滤波器包括与电容器并联的可编程电阻器。
28、如权利要求27所述的方法，其中所述电容器由寄生电容构成。
29、如权利要求27所述的方法，其中所述可编程电阻器包括一组并联的晶体管，其中可编程值确定了由所述可编程电阻器用于延迟目的而使用的晶体管的数量。
30、如权利要求21所述的方法，其中所述存储器包括不产生选通脉冲的存储器。
31、如权利要求30所述的方法，其中所述存储器包括伪静态随机存取存储器(PSRAM)、突发存储器、NOR型闪速存储器、同步动态随机存取存储器(SDRAM)以及单数据速率SDRAM(SDR-SDRAM)中的一个。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101937706A (zh) * 2009-06-29 2011-01-05 Arm有限公司 数据存储单元的辅助写入操作

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5092770B2 (ja) * 2008-01-29 2012-12-05 富士通セミコンダクター株式会社 位相ロックループ回路及び遅延ロックループ回路
US8045356B2 (en) * 2009-02-27 2011-10-25 Micron Technology, Inc. Memory modules having daisy chain wiring configurations and filters
US9442186B2 (en) * 2013-05-13 2016-09-13 Microsoft Technology Licensing, Llc Interference reduction for TOF systems
US10462452B2 (en) 2016-03-16 2019-10-29 Microsoft Technology Licensing, Llc Synchronizing active illumination cameras

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3735277A (en) * 1971-05-27 1973-05-22 North American Rockwell Multiple phase clock generator circuit
US4835403A (en) * 1986-12-30 1989-05-30 Bell & Howell Company Clocked optical sensing apparatus
US4959557A (en) * 1989-05-18 1990-09-25 Compaq Computer Corporation Negative feedback circuit to control the duty cycle of a logic system clock
DE69115898T2 (de) 1991-07-20 1996-07-11 Ibm Quasisynchronen Informationsübertragung mit Phasenausgleichvorrichtung
US6130550A (en) * 1993-01-08 2000-10-10 Dynalogic Scaleable padframe interface circuit for FPGA yielding improved routability and faster chip layout
JPH06314217A (ja) * 1993-04-28 1994-11-08 Tokyo Electric Co Ltd 電子機器
US5479647A (en) 1993-11-12 1995-12-26 Intel Corporation Clock generation and distribution system for a memory controller with a CPU interface for synchronizing the CPU interface with a microprocessor external to the memory controller
JPH08221315A (ja) * 1995-02-15 1996-08-30 Hitachi Ltd 情報処理装置
JP3463727B2 (ja) * 1997-05-09 2003-11-05 株式会社アドバンテスト クロックパルス伝送回路
US6127865A (en) * 1997-05-23 2000-10-03 Altera Corporation Programmable logic device with logic signal delay compensated clock network
US6466491B2 (en) * 2000-05-19 2002-10-15 Fujitsu Limited Memory system and memory controller with reliable data latch operation
JP3783845B2 (ja) * 2001-05-09 2006-06-07 三菱電機株式会社 車載電子制御装置
CN1442980A (zh) * 2002-03-04 2003-09-17 赵达镐 网络交换装置及其操作方法
US6760261B2 (en) * 2002-09-25 2004-07-06 Infineon Technologies Ag DQS postamble noise suppression by forcing a minimum pulse length
US6980060B2 (en) * 2003-10-23 2005-12-27 International Business Machines Corporation Adaptive method and apparatus to control loop bandwidth of a phase lock loop
CA2575859A1 (en) * 2004-08-11 2006-02-23 Aureon Laboratories, Inc. Systems and methods for automated diagnosis and grading of tissue images
US7312646B2 (en) * 2005-05-13 2007-12-25 Packet Digital Method and apparatus for controlling switching transients
US7323946B2 (en) * 2005-10-20 2008-01-29 Honeywell International Inc. Lock detect circuit for a phase locked loop

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101937706A (zh) * 2009-06-29 2011-01-05 Arm有限公司 数据存储单元的辅助写入操作
CN101937706B (zh) * 2009-06-29 2015-06-10 Arm有限公司 数据存储单元的辅助写入操作

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