KR980012419A - 기판 트리거된 래터럴 npn을 이용한 집적 esd 보호 회로 - Google Patents

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Abstract

본 명세서에서는 ESD 보호 회로(100) 및 보호 방법에 관해 설명된다. 래터럴 npn트랜지스터(104)는 I/O 패드(110)와 접지(GND) 사이에 접속된다. 기판 바이어싱 회로(150)는 기판을 통해 전류를 흐르게하여 ESD 발생 중에 기판 저항에 걸리는 전압을 상승시킨다. 이러한 전압 상승에 따라 래터럴 npn(104)이 트리거하여 패도(110) 전압을 클램프하여 ESD 전류를 소산시키게 된다. 래터럴 npn(104)이 트리거하여 패도(110)전압을 클램프하여 ESD 전류를 소산시키게 된다. 래터럴 npn(104)은 ESD 전류 소산을 위한 주요 보호 장치이다.

Description

기판 트리거된 래터럴 NPN을 이용한 집적 ESD 보호 회로
본 발명은 일반적으로 반도체 장치 및 프로세스에 관한 것으로, 특히 CMOS 집적 회로에서 ESD 보호에 관한 것이다. 집적 회로(IC)들은 더욱 복잡해지면서 더욱 고밀도화됨에 따라서 규정 공급 전압이 떨어진다. 그런 까닭에 한때는 규정 전압이 5V 범위에 이어서 3.3V 범위에 있었지만, 오늘날의 IC 기술 수준에서는 규정 공급 전압은 대략 2.5V이다. 그러나 이러한 IC들은 3.3V 규정 공급 전압을 갖는 구형 IC로 설계된 시스템에서 작동하여야 한다. 그러므로 오늘날의 IC는 과도한 누설이나 영구적인 손상을 일으키지 않고 입/출력(I/O)핀에서 3.3V를 유지할 수 있지 않으면 안된다. 그러나 신형 IC에는 60Å 정도의 게이트 산화물(gate oxide)이 사용되기 때문에 시종속 유전체 파괴분석(time dependent dielectric breakdown analysis)에 기초한 게이트 산화물 마모에 관련한 신뢰성 문제가 야기될 가능성이 있다. 게다가 IC는 전원 인가 순서 독립적(power-up sequence independent)이지 않으면 안된다. 즉, 규정 공급 전압이 OV일 때 IC는 영구적인 손상이나 과도한 산화물 스트레싱(oxide stressing) 없이 I/O핀에서의 3.6V를 견디어낼 수 있어야 한다. 이러한 조건들은 정전 방전(electrostatic discharge; ESD) 보호 회로 설계에 커다란 제한을 가하고 있다. 게이트 산화물은 I/O 패드나 접지 사이에 집적 접속될 수 없다. 따라서 게이트 결합 NMOS 트랜지스터, 저전압 트리거 SCR(실리콘 제어 정류기), 및 게이트 결합 SCR과 같은 통상적인 ESD 보호 회로는 과거에 했었던 방식대로는 사용될 수 없다. I/O핀에서의 내부 회로와 접지 사이에 직접 게이트 산화물을 접속시키는 일을 피하게 할 수 있는 한가지 종래 기술은 변형 래터럴 SCR(MLSCR)인데, 이는 제 1도에 도시되어 있다. MLSCR(12)는 I/O핀(14)과 접지(GND)에 접속된다. 그러나 불행하게도, MLSCR의 트리거 전압(약 20V)은 게이트 다이오드(gated-diode) 접합의 항복 전압(통상 8V와 10V 사이)아나 게이트 산화물의 항복 전압(통상 약 12V ∼15V) 보다 더 높다. 따라서 내부 회로(16)가 손상되기 전에 MLSCR(12)의 애노드 전압이 SCR 트리거 레벨에 도달할 수 있도록 하기 위해서는 직렬 저항(R)이 필요하게 된다. I/O핀에서의 내부 회로와 접지 사이에 직접 게이트 산화물을 접속시키는 일을 피할 수 있게 하는 다른 ESD 보호 회로는 이중 다이오드(dual-diode) 회로인데, 이는 제 2도에 도시되어 있다. 제1 다이오드(20)는 I/O핀(14)과 공급 전압(Vcc) 사이에 접속되고, 제 2 다이오드(22)는 I/O핀(14)과 접지(GND) 사이에 접속된다. 그러나 이 회로는 초미세 장치들에서는 여러 가지 제한을 갖고 있다. 그 중 한가지는 역바이어스 n+/p 다이오드의 전압 클램핑 특성이다. 애벌런시 항복(avalanche breakdown)시의 역바이어스 다이오드의 온(on)-저항은 25오옴 이상이다. 이것은 대전류(high current) 클램핑 능력을 제한하게 된다. 따라서 내부 회로와 접지 사이에 게이트 산화물을 접속시키는 일을 피하게 할 수 있는 개선된 ESD 보호 회로가 필요하게 된다.
본 명세서에서는 본 발명에 따른 집적 회로용 ESD 보호 회로 및 보호 방법을 설명하고자 한다. 래터럴 npn 트랜지스터는 I/O 패드와 접지에 접속된다. 기판 바이어싱 회로가 구비되는데, 이는 ESD 발생시 기판 저항을 통해 전류가 흐를 수 있도록 한다. 이러한 전류 흐름에 따라 기판 저항에 걸리는 전압이 상승하여 래터럴 npn의 에미터-베이스 접합을 순방향 바이어스시켜 패터럴 npn을 트리거하게 된다. 패터럴 npn은 ESD 전류를 소산시키기 위한 주요 보호 소자이다. 본 발명의 잇점은 초미세 박막 산화물 CMOS 프로세스에서 다단전압(multi-voltage) 적용시의 개선된 ESD 보호 회로를 제공하는데 있다. 본 발명의 다른 잇점은 초미세 박막 산화물 CMOS 프로세스에서 전원 인가 순서에 무관한 다단 전압 적용시의 개선된 ESD 보호 회로를 제공하는데 있다. 본 발명의 또 다른 잇점은 초미세 박막 산화물 CMOS 프로세스에서 소요 면적을 더욱 작게 한 개선된 ESD보호 회로를 제공하는데 있다. 이들 및 기타 다른 잇점들은 도면과 관련한 본 발명의 상세한 설명으로부터 본 발명의 기술 분야의 통상의 전문가가 보아 자명하게 드러날 것이다. 도면에 있어서 도면 상에 나타난 동일 도면 부호나 기호들은 달리 표시하지 않는한 동일한 부분을 나타낸다.
제1도는 종래의 ESD 보호 회로의 계통도.
제2도는 종래의 다이오드 ESD보호 회로의 계통도.
제3도는 본 발명의 일 실시예에 따른 ESD 보호 장치의 부분 단면도/부분 계통도.
제4도는 다이오드열(diode string)을 가진 본 발명에 따른 ESD 보호 장치의 부분단면도/부분계통도.
제5도는 달링톤(Darlington) 회로를 포함하는 본 발명에 따른 ESD 보호 장치의 계통도.
제6도는 여러 가지 수직 npn 트랜지스터 이득에 대한 인가 전압 대 다이오드 수의 그래프도.
제7도는 역누설 전류 감소용 스너버(snubber) 회로를 포함하는 본 발명에 따른 ESD 보호 장치의 계통도.
제8도는 최대 클램프 전압은 증가시키면서 역누설 전류는 감소시키기 위해 달링툰 회로에 에미터 베이스 저항들을 포함하는 본 발명에 따른 ESD 보호장치의 계통도.
제9도는 달링톤 회로와 다수의 래터럴 npn 트랜지스터를 도시한 본 발명에 따른 ESD 보호장치의 계통도.
제10도는 본 발명에 따른 ESD 보호 장치의 예시적 배선도.
제11도는 본 발명에 따른 ESD 보호 장치의 바람직한 배선도.
제12도는 본 발명의 제 1 대안적 실시예의 계통도.
제13도는 본 발명의 제 2 대안적 실시예의 계통도.
* 도면의 주요 부분에 대한 부호의 설명
100 : ESD 보호 장치 102 : 기판층
104 : 래터럴 npn 트랜지스터 106, 108 : 확산영역
110 : I/O 패드 112 : 베이스
114 : 저항 116 : 다이오드
118 : n-웰 150 : 기판 바이어싱 회로
(바람직한 실시예들에 대한 상세한 설명)
본 발명에 따른 ESD 보호 장치(100)는 제 3도에 도시되어 있다. 래터럴 npn 트랜지스터(104)는 기판층(102)에 위치해 있다. 기판층(102)은, 에컨데 p+ 기판 상의 p-형 에피택셜층으로 구성된다. 래터럴 npn(104)은 2개의 n-형 화산 영역으로 구성되며 이 영역은 각각 에미터와 콜렉터이다. 확산 영역(106, 108)은 바람직하게는 설계 규칙상 허용된 최소 간격, 예컨대 0.7 마이크론 정도 서로 분리된다. 확산 영역(106)(에미터)은 접지에 접속되며, 확산 영역(108)(콜렉터)은 I/O 패드(110)에 접속된다. 베이스(112)는 기판(102)과 그 관련 저항(114)을 통해 접지에 접속된다. 기판 바이어싱 회로(150)는 ESD 발생 동안에 기판 저항(114)에 걸리는 전압을 상승시키는 많은 회로 중에서 임의의 것이 될 수 있다. 따라서 이 회로는 래터럴 npn(104)의 베이스 전압을 상승시켜 에미터-베이스 접합을 순방향 바이어스시켜 래터럴 npn(104)를 트리거한다. 패터럴 npn(104)는 패드(110) 전압을 5∼7V 정도로 고정시켜 ESD 전류를 소산시킨다. 따라서 내부 회로(109)가 보호된다. 제 3도에 도시된 실시예에서, 기판 바이어싱 회로(150)는 다이오드(116)로 구성된다. 다이오드(116)는 n-웰(118) 내의 p-형 확산 영역(117)으로 구성된다. p-형 확산 영역(117)은 I/O 패드(110)에 접속된다. 공급 전압(Vcc)는 n-형 확산 영역(120)을 통해 n-웰(118)에 접속된다. 그러므로 다이오드(116)는 고유의 수직 npn 트랜지스터(122)로 구성된다. 수직 pnp 트랜지스터(122)는 별개의 소자가 아니고 n-웰(118) 내에서 다이오드(116)에 저절로 짜맞추어진다. p-형 확산 영역(117)은 고유의 수직 pnp 트랜지스터(122)의 에미터를 형성하고, 베이스(124)는 n-웰(118) 저항(126)과 n-형 확산 영역(120)을 통해 공급 전압(Vcc)에 접속된다. 콜렉터(128)는 기판 저항(114)을 통해 접지(GND)에 접속된다. 본 발명의 잇점을 마스킹(masking) 단계를 추가하지 않고서도 본 발명을 CMOS 프로세스에 적용할 수 있다는 것이다. 당업자에게는 본 명세서를 참조하여 다른 대안적인 기판 바이어싱 회로도 가능함은 자명할 것이다. 다음, ESD 조건 하에서 상기 설명된 회로의 동작에 대해 설명한다. 동작의 첫단계에서 I/O 패드(110) 전압은 수직 pnp(122)의 턴온(turn-on) 전압에 도달한다. 이것은 0.8V 정도가될 수 있다. 그러면 ESD 전류가 수직pnp(122)를 통해 흐르기 시작한다. 이에 따라 기판 저항(114)에 걸리는 전압이 상승하고 따라서 래터럴npn(104)의 베이스 전압이 상승하게 된다. 2번째 동작 단계에서는 최종적으로 래터럴 npn(104)의 베이스 전압이 충분히 상승하여 에미터-베이스 접합을 순방향 바이어스시켜 npn 트랜지스터(104)를 트리거하게 된다. 패터럴 npn(104)의 클램핑 전압은 래터럴 필드 산화물 MOS 소자의 스냅백(snapback) 전압(즉, 5∼7V 정도)과 같다. 이때, 전류의 대부분이 래터럴 npn(104)를 통해 소산한다. 마지막 동작 단계에서는 n-형 확산 영역(106), 기판(102), n-웰(118), 및 p-형 확산 영역(117)에 의해 생성된 고유의 SCR(130)이 트리거하여 제 2 전압 클램프를 제공하게 된다. SCR(130)의 애노드(p-형 확산 영역(117)와 캐소드(n-형 확산영역(106) 사이의 간격(L)은 SCR(130)의 수지 전압을 결정한다. 이 유지 전압은 바람직하게는 번인(burn-in) 전압 이상으로서 개량형 CMOS 프로세스에서 약 4V의 가속 신뢰성 시험을 위한 것이다. 번인 전압은 예컨테 4∼5V 정도가 될 수 있다. SCR(130)은 또 수직 pnp 동작에 의해서도 트리거된다. p-기판(102)을 통한 콜렉터 전류는 기판(102) 접합으로의 캐소드(n-형 확산 영역(106)를 순방향 바이어스시켜 고유의 래터럴 npn(105)과 고유의 SCR(130)을 순차적으로 트리거할 수가 있다. SCR(130)은 바람직하게는 SCR이 일단 트리거하고 나면 전압이 4V 이상으로 클램프되도록 설계된다. 본 발명에 따른 ESD 보호 장치(100)는 박막 게이트 산화물을 포함하지 않기 때문에 다단 전압 동작과 관련한 게이트 산화물 보전 문제가 생기지 않는다. 다단 전압 동작은 I/O 패드(110) 전압이 공급 전압(Vcc)으로 설계된 것보다 더 높아질 수 있을 경우에 일어난다. 예컨데, 장치는 2∼5V 동작용으로 제조 되지만 동작에 있어서는 0내지 3.3V에 이르는 I/O 신호를 수신한다. 공급 전압(Vcc) 보다 더 큰 I/O 패드(110) 전압(즉, 2.5V 장치에 대해 3.3V)을 수신해도 보호 장치(100)에 스트레스를 주지 않는다. 더우기 ESD 보호 장치(100)는 전원 인가 순서에 무관하다. 즉, 장치(100)는 공급 전압(Vcc)가 OV에 있는 동안에 I/O 패드(110)에 고압 신호(즉, 3.3V)가 인가되어도 스트레스를 받지 않는다. 본 발명의 바람직한 실시예에서, 다이오드(116)는 실제로는 Vcc 이상인 입력 전압에 대해 패드의 클램핑 전압을 증가시키기 위해서 제 4도에 도시된 것과 같이 다이오드열(132)로 구성된다. 다이오드열(132)은 I/O 패드(110)와 공급 전압(Vcc) 사이에 접속된다. pn다이오드 (134)들은 지배적인 전류 흐름이 측선 흐름이라는 점에서 래터럴 소자들이다. 그러나 제 5도에 도시된 것과 상기에서 설명된 바와 같이, 래터럴 pn 다이오드는 실제로는 p-형 기판(102)을 콜렉터로 한 수직 pnp 트랜지스터(122)의 에미터-베이스 접합을 형성한다. 이것은 제 5도에 도시된 다단 pnp 달링톤 회로(142)를 구성한다. 제 5도는 4개의 고유 수직 pnp 트랜지스터(T1∼T4)를 갖는 4단 pnp 달링톤 회로(142)를 도시한 것이다. 달링톤 회로(142)의 에미터는 I/O 패드(110)에, 콜렉터는 기판(102)에, 그리고 베이스는 공급 전압(Vcc)에 접속된다. 달링톤 회로에 걸리는 전체 전압(VIN)은 제 5도에 도시된 pnp 트랜지스터 각각의 이득 β와 pnp 트랜지스터 각각의 베이스-에미터 접합에 걸리는 순방향 전압 강하(VD)를 고려하면 쉽게 결정된다. 제 1 트랜지스터(T1)에서의 전류(I1)은 다음과 같이 주어진다.
여기서, I0는 p+/n 접합에 흐르는 포하 전류이고, VD1은 베이스-에미터 접합에 걸리는 전압 강하이다. 마찬가지로, 제 2 트랜지스터(T2)에서의 전류(I2)도 다음과 같이 주어진다.
ΔV = (VD1- VD2)라 하면,
즉,
그리고, I1= (1 + β)I2이므로,
그러므로 n개의 트랜지스터열에 대해서는
임을 알수 있다.
이 식은 n≤VA/[kT1n(I1/I0)], 즉
VD1= VA/n일 때 성립한다. 여기서 주의해야 할 것은 해석을 단순화하기 위해서 β가 이 식에서의 전류에 독립적이라고 가정한 것이다. 상기 식은 수직 pnp의 β 때문에 각 다이오드에 걸리는 전압 강하가 같지 않을 것이라는 것과 특정한 n 이상에서는 더 이상 다이오드에 전류가 흐르지 않을 것이라는 점을 나타내어 준다. 직렬 연결시켜 사용할 수 있는 최대 다이오드 수는 pnp의 β에 의해 결정된다. VD1= 0.6V라 가정하면, β값 5, 10, 및 20에 대해서 최대 VA를 다이오드 수의 함수로서 표시한 그래프가 제 6도에 도시되어 있다. β 값 10에 대해서는 직선 다이오드열에 대한 최대 전압 클램프는 약 3.3V이고, β 값 5에 대해서는 11개 다이오드열일 때 최대전압 클램프는 4V이다. 최대 VA는 12개이상의 다이오드열일 때 생긴다. 주의할 점은 고이득 프로세스에서는 여러 가지 다른 단들의 에미터 영역이 동일할 필요가 없다는 것이다. Vcc에 가까운 단일수록 전류가 감소하기 때문에 이에 비례하여트랜지스터들은 더 작은 영역을 가질 수가 있다. 원한다면, 스너버 회로를 사용하여 정상 동작에서 Vcc와 패드 사이의 역누설 전류를 감소시킬 수가 있다. 예컨대, 제 7도에 도시된 바와 같이, 달링톤 회로(142)의 제 1단의 베이스와 최종단의 베이스 사이에 스너버 트랜지스터(144)를 둘 수 있다. 스너버 트랜지스터(144)의 목적은 제 1단의 베이스 전압을 공급 전압(Vcc) 이하인 한 개의 순방향 바이어스 다이오드의 베이스 전압으로 고정시키는 것이다. 이 스너버 트랜지스터는 I/O 패드(110) 전압이 공급 전압(Vcc)을 초과할 때까지 다른 pnp단들을 완충한다. 선택적으로, 제 8도에 도시된 바와 같이, 달링톤 회로(142)의 여러 다이오드들 사이에 피드-포워드(feed-forward) 저항들(R1∼R3)을 설치하여 패드의 클램핑 전압을 증가시켜 역누설 전류를 감수시킬 수 있다. 저항(R1∼R3)이 없으면, 달링톤 회로(142)의 제 1단이 대부분의 전류를 흘리게 되어 나머지 뒤에 있는 단들은 턴온될 수 없다. 저항(R1∼R3)은 달링톤 회로의 각 단에 나란하게 전류가 흐르게 하여 각단에 걸리는 전압 강하를 제어할 수가 있다. 각 단에 걸리는 전압 강하를 같게 하기 위해서는, n단에 대해서 저항들은 R, R/2, R/3, ... R/(n-1)로 비례한다. 예컨대, I/O 패드에서의 1mA 전류 한계와 2개 다이오드 마다 저항이 하나씩 달린 6개 다이오드열에 대해서는 R은 2kΩ이다. 도 9에 도시된 바와 같아. 래터럴 npn(104)은 다수의 래터럴 npn 트랜지스터(N1-N4)로 구성될 수도 있다. 각 래터럴 npn(N1-N4)의 베이스는 기판 저항(114)에 접속된다. 각 에미터는 접지(Vss)에, 각 콜렉터는 I/O 패드(110)에 접속된다. 본 발명의 예시적인 배선도가 도 10에 도시되어 있다. 도 10의 배선도에서는 4단 달링톤 회로를 가정한다. 그러나, 단수는 변화될 수 있음은 당업자에게 자명할 것이다. 래터럴 npn 트랜지스터(N1-N4)는 기판(102) 내의 n-형 확산 영역(106, 108)을 이용하여 형성된다. n-형 확산 영역(106, 108)은 서로 교대하여 접지(Vss)(n-형 확산 영역(106))와 I/O 패드(110)(n-형 확산 영역(108)에 접속된다. 확산 영역(106, 108) 간의 간격(L2)는 바람직하게는 설계 규칙상 허용된 최대치(즉, 0.7㎛ 정도이다. 다이오드(134)/pnp 트랜지스터(T1∼T4)는 각 웰 영역(118)에서 하나의 p-형 확산 영역(117)과 하나의 n-형 확산 영역(120)을 이용하여 별개의 웰 영역(118)에 각각 형성된다. 제 1 pnp 트랜지스터단(T1)의 p-영역(117)은 I/O 패드(110)에 접속된다. n-영역(120)은 제 2단(T2)의 p-영역(117)에 접속된다. 이어서 제 2단(T2)의 n-영역(120)은 제 3단(T3)의 p-영역(117)에 접속되는 등등하여 최종단(T4)까지 접속된다. 최종단(T4)의 n-영역(120)은 공급 전압(Vcc)에 접속된다. n-웰과 n-웰 간의 간격은 예컨대 5㎛ 정도가 될 수 있고, 제 1단의 p-형 확산 영역(117)과 이에 가장 가까운 n-형 확산 영역(106)사이의 간격(L1)은 3.5㎛ 정도가 될 수 있다. SCR(130)의 유지 전압을 결정하는 것은 바로 이 간격이다. 폭(W)은 70㎛ 정도가 될 수 있다. 본 발명의 잇점은 극히 작은 면적(즉, 초미세 -0.5μ 설계 규칙을 이용하여 대략 5000㎛)만 필요하다는 것이다. 예컨대, 도 10의 배선도는 5600㎛ 정도의 면적을 차지하게 된다. 본 발명에 따른 수직 pnp 트리거 ESD 보호 회로의 바람직한 배선도는 도11에 도시되어 있다. 래터럴 npn 트랜지스터(104)는 기판(102) 내의 n-형 확산 영역(106, 108)을 이용하여 형성된다. n-형 확산 영역(106, 108)은 서로 교대하여 접지(Vss) (n-형 확산 영역(106)와 I/O 패드(110)(n-형 확산 영역(108)에 접속된다. 확산 영역(106, 108)들 간의 간격(L2)은 바람직하게는 설계 규칙상 허용된 최대치(즉, 0.7㎛ 정도)이다. 확산 폭(D1, D2) 각각이 3㎛ 정도이다. 2개 다이오드/수직 pnp 트랜지스터(122)는 2개의 p-형 확산 영역(117)과 한 개의 n-형 확산 영역(120)을 이용하여 웰 영역(118)에 형성된다. p-영역(117)은 I/O 패드(110)에 접속된다. n-영역(120)은 Vcc에 접속된다. p- 및 n-확산 영역(117)과 이에 가장 가까운 n-형 확산 영역(106) 사이의 간격(L1)은 3.5㎛ 정도가 될 수 있다. SCR(130)의 유지 전압을 결정하는 것은 바로 이 간격이다. 폭(W)은 70㎛ 정도가 될 수 있다. 제 12도는 본 발명에 따른 래터럴 npn(104)를 트리거하기 위한 제1 대안적 기판 바이어싱 회로를 도시한 것이다. 도 12도는 본 발명에 따른 래터럴 npn(104)를 트리거하기 위한 제1 대안적 기판 바이어싱 회로를 도시한 것이다. 도 12의 실시예에서, 기판 바이어싱 회로(150)는 게이트(158)와 n-웰(152) 내의 p-형 소오스/드레인 영역(154, 156)으로 이루어진 래터럴 PMOS 트랜지스터(162)를 포함한다. 소오스/드레인 영역(154)은 패드(110)에, 소오스/드레인 영역(156)은 기판 (102) 내에 직접 위치한 p-형 확산 영역(160)에 접속된다. 게이트(158)는 PMOS 트랜지스터(162)가 ESD 발생 동안에 전류를 흐르게 하도록 접속된다. 전류가 PMOS 트랜지스터(162)를 통해 p-형 확산 영역(160)으로 흐름에 따라 기판 저항(114)에 걸리는 전압이 증가한다. 그러면 상술한 방식으로 동작을 계속한다. 래터럴 npn 트랜지스터(104)는 기판 저항(114)에 걸리는 전압 증가 때문에 트리거하고 패드(110) 전압을 클램프하여 ESD 전류를 소산시킨다. 도 13은 본 발명에 따른 래터럴 npn(104)을 트리거하기 위한 제 2 대안적 기판 바이어싱 회로를 도시한 것이다. 도 13의 실시예에서, 기판 바이어싱 회로(150)는 n-형 소오스/드레인 영역(164, 166)과 게이트(168)로 이루어진 래터럴 NMOS 트랜지스터(170)를 포함한다. 소오스/드레인 영역(168)은 기판(102) 내에 직접 위치한 p-형 확산 영역(160)에 접속된다. 게이트(168)는 NMOS 트랜지스터(170)과 ESD 발생 동안에 전류를 흐르게 하도록 접속된다. NMOS 트랜지스터(170)를 통해 p-형 확산 영역(160)으로 전류가 흐름에 따라서 기판 저항(114)에 걸리는 전압은 증가한다. 그러면 상술한 방식으로 동작을 계속한다. 래터럴 npn 트랜지스터(104)는 기판 저항(114)에 걸리는 전압 증가 때문에 트리거하고 패드(110) 전압을 클램프하여 ESD 전류를 소산시킨다. 지금까지 예시적인 실시예들을 참조로 본 발명을 설명하였지만, 이러한 설명은 제한적 의미로 해석되어서는 안된다. 본 발명의 이러한 예시적인 실시예들은 물론 기타 다른 실시예들의 여러 가지 변경이나 조합도 가능함은 본 발명의 설명을 참조하여 당업자에게 자명할 것이다. 그러므로 첨부된 특허 청구의 범위는 그러한 변경이나 실시예들을 포괄하고 있음을 알아야 한다.

Claims (23)

  1. 기판에 형성된 ESD 보호 회로에 있어서, 상기 기판을 베이스로 제공하는 래터럴 npn. 트랜지스터; 및 ESD 발생 동안에 기판 저항에 걸리는 전압을 증가시켜서 상기 래터럴 npn 트랜지스터를 트리거하기 위한 기판 바이어싱 회로를 포함하는 것을 특징으로 하는 ESD 보호 회로.
  2. 제1항에 있어서, 상기 기판 바이어싱 회로가 고유 수직 pnp 트랜지스터를 포함하는 다이오드를 포함하되, 상기 기판 저항을 통해 상기 패터럴 npn을 트리거하기 위해 상기 고유 수직 pnp 트랜지스터의 콜렉터가 상기 래터럴 npn 트랜지스터의 베이스에 접속된 것을 특징으로 하는 ESD 보호 회로.
  3. 제2항에 있어서, 상기 다이오드가, 웰 영역 내에 위치하여 입/출력 패드에 접속된 p-형 확산 영역; 및 상기 웰 영역 내에 위치하여 공급 전압에 접속된 n-형 확산 영역을 포함하는 것을 특징으로 하는 ESD 보호 회로.
  4. 제3항에 있어서, 상기 p-형 확산 영역, 상기 웰 영역, 상기 기판, 및 상기 래터럴 npn 트랜지스터의 에미터 영역으로 구성된 고유 실리콘 제어 정류기(SCR)를 더 포함하는 것을 특징으로 하는 ESD 보호 회로.
  5. 제1항에 있어서, 상기 래터럴 npn 트랜지스터가 접지 전위에 접속된 에미터와 입/출력 패드에 접속된 콜렉터를 포함하는 것을 특징으로 하는 ESD 보호 회로.
  6. 제2항에 있어서, 상기 다이오드가 입/출력 패드와 공급 전압 사이에 접속된 달링톤 다이오드열을 포함하는 것을 특징으로 하는 ESD 보호 회로.
  7. 제6항에 있어서, 상기 래터럴 npn이 다수의 npn 트랜지스터를 포함하되, 상기 다수의 npn 트랜지스터 각각은 상기 입/출력 패드에 접속된 콜렉터, 접지 전위에 접속된 에미터, 및 상기 기판 내의 고유 저항을 통해 상기 접지 전위에 접속된 베이스를 갖는 것을 특징으로 하는 ESD 보호 회로.
  8. 제6항에 있어서, 누설 감소를 위해 상기 달링톤 다이오드열과 나란하게 접속된 역방향 다이오드를 더 포함하는 것을 특징으로 하는 ESD 보호 회로.
  9. 제6항에 있어서, 상기 달링톤 다이오드열에서 적어도 하나 이상의 다이오드의 에미터와 베이스 사이에 접속된 적어도 하나 이상의 저항을 더 포함하는 것을 특징으로 하는 ESD 보호 회로.
  10. 제6항에 있어서, 상기 달링톤 다이오드열에서 다이오드 수가 2개 내지 12개인 것을 특징으로 하는 ESD 보호 회로.
  11. 제1항에 있어서, 상기 기판 바이어싱 회로가, 웰 영역에 위치하여 입/출력 패드에 접속된 PMOS 트랜지스터; 및 기판에 위치하여 상기 PMOS 트랜지스터에 접속된 p-형 확산 영역을 포함하는 것을 특징으로 하는 ESD 보호 회로.
  12. 제1항에 있어서, 상기 기판 바이어싱 회로가, 입/출력 패드에 접속된 NMOS 트랜지스터; 및 기판에 위치하여 상기 NMOS 트랜지스터에 접속된 p-형 확산 영역을 포함하는 것을 특징으로 하는 ESD 보호 회로.
  13. 기판에 위치한 ESD 보호 회로에 있어서, 각각의 저공급 전압에 접속된 확산 에미터 영역과 입/출력 패드에 접속된 확산 콜렉터 영역을 갖되, 상기 기판이 베이스를 형성하는 다수의 래터럴 npn 트랜지스터; 및 상기 입/출력 패드와 고공급 전압 사이의 달링톤 회로에 접속되되, 상기 다수의 래터럴 npn 트랜지스터를 트리거하기 위해 각각이 각자의 콜렉터를 형성하는 기판을 갖는 고유 수직 pnp 트랜지스터를 포함하는 다수의 pn 다이오드를 포함하는 것을 특징으로 하는 ESD 보호 회로.
  14. 제13항에 있어서, 상기 다수의 pn 다이오드 각각이, 상기 기판에 위치하여 상기 고유 수직 pnp 트랜지스터의 베이스 영역을 형성하는 n-형 웰 영역과; 상기 n-형 웰 영역 내에 위치하여 상기 고유 수직 pnp 트랜지스터의 상기 베이스 영역에로의 접속을 제공하기 위한 n-형 확산 영역; 및 n-형 웰 영역 내에 위치하여 상기 고유 수직 pnp 트랜지스터의 에미터 영역을 형성하는 p-형 확산 영역을 포함하는 것을 특징으로 하는 ESD 보호 회로.
  15. 제14항에 있어서, 상기 다수의 pn 다이오드 중 어느 하나의 상기 p-형 확산 영역과 상기 웰 영역, 상기 기판, 및 상기 다수의 래터럴 npn 트랜지스터 중 어느 하나의 확산 에미터 영역으로 구성된 적어도 하나 이상의 고유 실리콘 제어 정류기(SCR)를 더 포함하는 것을 특징으로 하는 ESD 보호 회로.
  16. 제13항에 있어서, 상기 다수의 pn 다이오드와 나란하게 접속된 역방향 다이오드를 더 포함하는 것을 특징으로 하는 ESD 보호 회로.
  17. 제13항에 있어서, 상기 다수의 pn 다이오드의 상기 pn 다이오드에 흐르는 전류의 균형을 맞추고 혼합 전압 동작에 대한 클램프 전압을 증가시키기 위해 상기 다수의 pn 다이오드 중 적어도 하나 이상의 다이오드의 상기 n-형 확산 영역과 상기 p-형 확산 영역 사이에 접속된 적어도 하나 이상의 저항을 더 포함하는 것을 특징으로 하는 ESD 보호 회로.
  18. 입/출력 패드에서의 내부 회로의 ESD 보호 방법에 있어서, 고유 수직 pnp 트랜지스터를 갖는 적어도 하나 이상의 pn 다이오드를 상기 입/출력 패드에 접속하는 단계와; 적어도 하나 이상의 래터럴 npn 트랜지스터를 저공급 전압과 상기 입/출력 패드에 접속하는 단계와; 상기 적어도 하나 이상의 npn 트랜지스터의 베이스 전압 레벨을 증가시키기 위해 상기 고유 수직 pnp 트랜지스터를 통해 ESD 전류를 도통시키는 단계; 및 상기 적어도 하나 이상의 npn 트랜지스터의 상기 베이스 전압 레벨이 베이스-에미터 순방향 바이어스 전압에 도달할 때 상기 적어도 하나 이상의 래터럴 npn 트랜지스터를 트리거하는 단계를 포함하되, 기판이 상기 적어도 하나 이상의 피터럴 npn 트랜지스터의 베이스와 상기 고유 수직 pnp 트랜지스터의 콜렉터를 형성하는 것을 특징으로 하는 ESD 보호 회로.
  19. 제18항에 있어서, 적어도 하나 이상의 pn 다이오드와 상기 적어도 하나 이상의 npn 트랜지스터로 구성된 ESD 조건 하에서 고유 실리콘 제어 정류기(SCR)를 트리거하는 단계를 더 포함하는 것을 특징으로 하는 ESD 보호 방법.
  20. 제19항에 있어서, 상기 SCR이 상기 입/출력 패드의 전압 레벨을 4.5V 정도로 클램프하는 것을 특징으로 하는 ESD 보호 방법.
  21. 제19항에 있어서, SCR의 유지 전압이 가변적인 것을 특징으로 하는 ESD 보호 방법.
  22. 제18항에 있어서, ESD 전류 도통 단계가 상기 입/출력 패드의 전압 레벨이 0.8V 정도에 도달할 때에 일어나는 것을 특징으로 하는 ESD 보호 방법.
  23. 제18항에 있어서, 상기 적어도 하나 이상의 패터럴 npn 트랜지스터가 상기 입/출력 패드의 전압 레벨을 5∼7V 정도로 클램프시키는 것을 특징으로 하는 ESD 보호 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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