TW383483B - Integrated ESD protection circuit using a substrate triggered lateral NPN - Google Patents

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Description

專利申請案第85110666號 ROC Patent Appln. No. 85110666 修正之中文說明書第2頁一附件丄 B7 Pagp_3 of thf> rhin^c^ 17,¾¾^ A7 (民國88年10月丨J日送呈） 五、發明說明（2 ) (Submitted on October |S . 1999) MLSCR12連接於丨/〇腳14及接地GND之間·。不幸的是’ MLSCR的觸發電壓(約2〇V)高於柵極一二極體氧化物接點的 崩潰電壓(約8V及10V之間），或柵極氧化物接點的崩潰電壓 (典型爲丨2-15V)。因此’需有一串電阻R而使MLSCR12的陽 極電壓致能，至而內電路16破壞之前達到SCR觸發準位。 另一可防止柵極氧化物直接連接於1/0腳內電路及接地 間的ESD保護電路爲雙二極體電路，如圖2所示。第一二極 體20連接於1/0腳Η及供應電壓Vcc之間’且第二二極體22 連接於I/O腳14及接地GND之間。但是’此電路限用於次微 米裝置中。一反相偏壓n+/p二極體之電壓箝位特性爲一項限 制。在雪崩（avalanche)崩潰中反相偏壓觸發的開路電阻大於 25ohm。此限制了高電流箝位的能力。結果，必須要有改進 的ESD保護電路，即可避免將柵極氧化物連接於內電路及接 地間。 發明槪述 本文說明一種用於體積電路的ESD保護的電路及方法。 一側肉npn電晶體連接於1/0墊片及接地之間。提供基片偏壓 階段，此使得在ESD事件期間電流經基片電阻導通。此又跨 基片電阻的電壓上升，且前向偏壓側向npn電晶體的射極-基 極接點，因此觸發側向npn電晶體。側向npn電晶體爲用於 排放ESD電流的主要保護裝置。 本發明的優點爲對次微米，薄氧化物CMOS處理中的多 -2 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮） -----------.裝--------tr. (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部中央標準局員工消費合作杜印製 A7 B7 _ 五、發明説明（1 ) ' 發明領域 本發明之領域涵蓋半導體裝置及處理’尤其是<=!]^08積 體電路中ESD保護。 發明背景 積體電路(1C)的結構日益複雜，且愈形緊密’而使額定 供應電壓下降。即原來額定電壓範圍爲5V，後降爲3.3V ’ 今日的1C已降至約2.5V。但是這些1C必須在舊型具3..3V額 定供應電壓的1C中操作。因此今日的1C，希望能在輸出/輸 入(I/O)腳處維持3.3V的電壓，而沒有漏電流或永久損壞。 .但因爲60埃的柵極氧化物用於新1C，有可能產生信賴度的 問題，其與基於時間相關的絕緣崩潰分析之柵極氧化物磨 穿有關。另外預期1C將與電源開啓序列無關。即當供應電 壓在0V時，1C之I/O腳必須能容忍3.6V的電壓，而不會產生 永久破壞或額外的氧化物壓力。 · 這些要求限制了靜電放電(ESD)保護電路之設計。柵極 氧化物無法直接連接在I/O墊片及接地之間。因此，典型的 ESD保護電路，如柵極耦合nM〇S電晶體，低電壓觸發 SCR(矽控整流器)及柵極耦合SCR無法如以往一般使用。一 .種已知的技術可防止將柵極氧化物連接於口。腳的內電路及 修改之側向SCR(MLSCR)的接地之間，如圖1所示。 ;紙張肅用中國國家 (請先閲讀背面之注意事項再填寫本1) --束------------ 專利申請案第85110666號 ROC Patent Appln. No. 85110666 修正之中文說明書第2頁一附件丄 B7 Pagp_3 of thf> rhin^c^ 17,¾¾^ A7 (民國88年10月丨J日送呈） 五、發明說明（2 ) (Submitted on October |S . 1999) MLSCR12連接於丨/〇腳14及接地GND之間·。不幸的是’ MLSCR的觸發電壓(約2〇V)高於柵極一二極體氧化物接點的 崩潰電壓(約8V及10V之間），或柵極氧化物接點的崩潰電壓 (典型爲丨2-15V)。因此’需有一串電阻R而使MLSCR12的陽 極電壓致能，至而內電路16破壞之前達到SCR觸發準位。 另一可防止柵極氧化物直接連接於1/0腳內電路及接地 間的ESD保護電路爲雙二極體電路，如圖2所示。第一二極 體20連接於1/0腳Η及供應電壓Vcc之間’且第二二極體22 連接於I/O腳14及接地GND之間。但是’此電路限用於次微 米裝置中。一反相偏壓n+/p二極體之電壓箝位特性爲一項限 制。在雪崩（avalanche)崩潰中反相偏壓觸發的開路電阻大於 25ohm。此限制了高電流箝位的能力。結果，必須要有改進 的ESD保護電路，即可避免將柵極氧化物連接於內電路及接 地間。 發明槪述 本文說明一種用於體積電路的ESD保護的電路及方法。 一側肉npn電晶體連接於1/0墊片及接地之間。提供基片偏壓 階段，此使得在ESD事件期間電流經基片電阻導通。此又跨 基片電阻的電壓上升，且前向偏壓側向npn電晶體的射極-基 極接點，因此觸發側向npn電晶體。側向npn電晶體爲用於 排放ESD電流的主要保護裝置。 本發明的優點爲對次微米，薄氧化物CMOS處理中的多 -2 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮） -----------.裝--------tr. (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部中央標车局員工消費合作社印製 A7 B7 五、發明説明（3) 電壓應用，提供改進的ESD保護。 本發明的另一優點爲對多電壓應用提供改進的ESD保 護’其與次微米，薄氧化物CMOS處理的電源開啓序列有 關。 本發明的另一優點爲提供改進的ESD^i護，其在次微 米’薄氧化物CMOS處理中所需的區域較少。 參考本說明書及附圖可瞭解本發明的優點。 圖式簡述： 在各-中： 圖1爲習知技術中ESD保護'電路的示意圖； 圖2爲習知技術中雙二極體ESD保護電路的示意圖； 圖3爲本發明實施例中ESD保護裝置之部份截面/部份示 意圖； 圖4爲具一二極體串之本發明中ESD保護裝置之部份截 面/部份示意圖； ， 圖5爲包含Darlington電路之本發明的ESD保護裝置之示 意圖； · 圖6爲用於不同本質πρη電晶體增益之供應電壓對二極 體數的關係圖; 圖7爲包含用於減低反相漏電流之緩衝(snubber)電路之 本發明的ESD保護裝置之示意圖； 圖8爲本發明ESD保護裝置之示意圖，該裝置包含在 -3 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐〉 ---- ----------訂 r.rF 一 (請先閲讀背面之注意事項再场¾..本頁) A7 ______ B7 ______ 五、發明説明（4 )
Darlington電路中的射極基極電阻，用於增加最大箝位電壓 且降低反相漏電流； 圖9爲本發明ESD保護裝置的示意圖’其示一Darlington 電路及多個側向npn電晶體； 圖10爲本發明ESD保護裝置的典型佈局顧； 圖11爲本發明ESD保護裝置的較佳佈局圖； 圖12爲本.螯里第一另一實施例的示意圖；以及 圖1發明第二另一實施例的示意圖。 如圖中邊有明，在不同圖中相同的數字及符號表示 相同的元件。 較佳實施例說明 本發明的ESD保護裝置示於圖3中。一側向npn電晶體 104位在基片層1〇2中。基片層102可如包含〜p型外延層(在 P+基片上）。側向體104包含兩η型擴散區106，ι〇8 作爲對應的射極及集極型擴散區106，108最好爲設計規 格上所允許的最小間隔分開，如0.7微米。η型擴散區1〇6(射 極)連接接地，且η型擴散區108(集極)連接I/O墊片110。基極 112經基片102連接接地，及其相關電阻114。 基片偏壓電路〗50可爲在ESD事件期間，使跨基片電阻 II1的電壓上升之多個電路中的任一電路。此使側向npn電 晶體射極之電壓前向偏壓射極-基極接點且觸發npn電晶體 104 ° npn電晶體〗〇4夾住墊片110的電壓至約5-7伏的電壓， 本紙張尺度適用中國國家標準 (CNS ) A4規格（210X297公釐） 1 經濟部中央標準局員工消費合作杜印製 A7 B7 五、發明説明（5 ). 且釋放ESD電流。因此，可保護內部電路。 在圖3之實施例中的基片偏壓電路150包含二極體160。 二極體160包含一P型擴散區117，此P型擴散區117位在η井 118內。Ρ型擴散區117連接I/O墊片110。供應電壓Vcc經η型 擴散區120連接η井118。因此二極體116包含本質垂直ρηρ電 晶體122。垂直ρηρ電晶體122並不爲一離散電路，而是自動 內建於η井118內的二極體16中。ρ型擴散區117形成本質垂 直ρηρ電晶體122的射極，且基極124經η井118，電阻126及η 型擴散區120連接供應電壓。集極128經基片電阻114連接接 地GND。本發明的優點爲其可用於CMOS處理，而不需其他 ♦ 加罩多驟。另外.，基片偏壓電路爲本行之熟工參考規格即 可了解者。 下文說明在ESD狀態下上述電路之操作。在操作的第一 階段中，在I/O墊片110處的電壓可使垂直ρηρ電晶體122之電 壓開啓·。其大小約爲0.8V。當開始導通時，ESD電流經過垂 直ρηρ電晶體122。此使跨基片電阻114的電壓上升，且亦使 側向ηρη電晶體104之基極處的電壓上子。操作的第二階段 中，最後側向ηρη電晶體104基極處的電壓上-面;極-基 極接點前向偏.壓，觸發npn電晶體104。側體104 的箝位電壓與側向場效氧化物MOS裝置之突然彈回 (snapback)電壓相崗（即約5-7伏）。此時，大部份的電流經側 向npn電晶體104排出。在操作的最後階段，爲η型擴散區 106產生的本質SCRU0，η井118及^^區117觸發，提供 第二電壓箝位(voltage clamping)。fcRl3〇'之陽極(Ρ型擴散區 5 - (請先聞讀背面之注意事項再填寫本頁)一 \τ' 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） A7 ____ B7 _ 1 丨 五、發明説明（6 ). 1Π)及陰極(η型擴散區106)間的間隔決定SCR130的維持電 壓。此最好大於內建電壓，在用於在前進的CMOS處理中加 快約4V的可信度測，試。內部電壓的大小如約4.5V。亦可由 pnp電晶體觸發SCR130。流過P基片102的集極電流可使陰極 (η型擴散區106)能令基片102進行前向偏壓觸發一本質側向 ρηρ電晶體105，且然後觸發本質SCR130。SCR130最好能使 得當SCR130觸發時，電壓箝位可大於4V。 因爲本發明的ESD保護裝置100不包含一薄柵極氧化 物，因此沒有與多電壓操作有關的柵極氧化物整體問題。 當在I/O墊片110的電壓可高於供應電壓Vcc之設計時，發生 多電i操作問題。例如，操作電壓爲2.5V的裝置操作時 可接收〇至3.3V的I/O信號。在I/O墊片110處接收比供應電壓 Vcc(即用於2.5V裝置爲3.3V)還高的電壓不會使保護裝置110 受壓抑。而且，ESD保護裝置100與電力啓動序列無關。即 當高壓信號(即3.3V)加在I/O墊片110上，而供應電壓Vcc仍 爲0V，則裝置100爲會受壓抑。 在本發明的較佳實施例中，二極體116實曝上包含如圖 4所示的二極體串132，以對於大於Vcc的輸入電壓增加在 I/O墊片處的箝位電壓。二極體串132連接於I/O墊片110及供 應電壓Vcc之間。pn二極體134爲側向元件，其中主電流爲 側向電流。但是，如圖5所示及上文所述，側向pn二極體實 際上形成本質ρηρ電晶體122的射極-基極接點。且p型基片 102作爲集極。此如圖5所示產生多階段pnp Dadington電路 142。圖5示第四階段pnp Darlington電路142，其具四個本質 —6 ~ < 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作杜印製 A7 B7 五、發明説明（7 ) 垂直pnp電晶體T1-T4。Darlington電路142的射極連接I/O墊 片110，集極爲基片102，且基極連接供應電壓Vcc。 可由增益#，前向電壓降VD(跨各pnp電晶體之基極-射 極接點)簡單地決定跨Darlington電路之總電壓VIN，如圖5所 示。 在第一電晶體T1之電流Ιι爲 Ii=I〇exp(qVDi/KT) 1〇爲跨p+/n接點的飽合電流，且VD1爲跨基極_射極接點 的電壓降。同樣地在第二電晶體T2中的 電流12爲： I2=I〇exp(qVD2/KT) 令ΔνκντΜ-νΜ)則 I1/I2=exp(qAV/KT) 或 AV=(KT/q)ln(I1/I2) AV=(KT/q)ln(H^) 因爲1^(1 + ^3)12。因此爲了η電晶體串 ·
ViN^nV^- [n(n-l)/2](KT/q)ln(l + yS ) 對於nSVA/tkTInA/I。)]此方法式有效，其中v
Di〜va/]i。 須知在此式中爲了簡化分析假設Θ與電流無關 此式指出因爲垂直pnp電晶體的y5値，跨各〜疏 '''''懷體的蕾 壓降不必相等，.且在某一η値之外，沒有任何二極體^ 可有效串連的二極體數爲ρηρ電晶體的/3値所決定@流。 VDI=〇.6V ’當召=5，10，20時，圖6示最大箱位够假叹 电壓約爲 7 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210Χ297公釐） ---^ 卜||‘、 (請先閲讀背面之注意事項再秩«'本頁) 11 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（8) 3.3V ’且;S=5時，應用11個二極體串可得到4V箝位。當:ϋ 極體串數ηρη電晶體12個二極體時，可得到最大VA。 須知在高增益程序中，不同階段的射極區可不相同。 因爲在階段靠近Vcc中電流下降。這些電晶體可具有比例較 小的區域。 如需要，可使用緩衝(snubber)輸入/輸出墊片以降低Vcc 及正常操作中墊片間的反向漏電流。例如，一緩衝電晶體 144可放在Darlington電路142的第一階段及最後階段的基極 間，如圖7所示者。使用緩衝電晶體144的目的在於箝位在 第一階段基極處的電壓而使一前向偏壓二極體的電壓低於 供應-壓乂“。此使其他pnp階段遲緩，直到在I/O墊片110 中的_壓超過供應電壓Vcc爲止。 選擇前向饋入電阻R1-R3可放在如圖8所示之Darlington 電路142的不同二極體之間以增加至墊片的箝位電壓且減少 反向漏電流。電阻R1:R3由確定接近Vcc的電晶體已打開而 增加箝位電壓。另外，沒有電阻R1“R3，Darlington電路142 的第一階段攜帶大部份電流，且往後的階段可不打開。電 阻R1-R3使電流可在各Dadington電路階段中平行流動。且 控制跨各階段的電壓降。對跨各階段的等電壓降，對η階段 而言’各電阻的比例爲R，R/2，R/3，..卫/(11-1)。例如，對 在I/O墊片110處的電流限制，且含一電阻跨兩二極體的6個 二極體串，R爲2Ω。 如圖9所示，側向ηρη電晶體104可包含多個側向ηρη電 日曰體Νΐ-Ν4。各側向ηρη電晶體Ν1-Ν4之基極連接基片電阻 _______ — 8 ~ 本紙張跋賴中1|_轉（CNS )〜規格（21QX297公禁） (請先閲讀背面之注意事項再妒:%本頁) ,11 訂 I ^ I #·· 經濟部中央標準局員工消費合作社印製 Α7 Β7 五、發明説明（9 ) 114。各射極連接接地(Vss)，且各集極連接I/O墊片110。 本發明的典型佈局見於圖10中。圖10的佈局假設爲一 第四階Darlington電路。但是，精於此行者應知階段數可改 變。使用η型擴散區106，108在基片102內形成側向npn電晶 體N1-N4。η型擴散區106及108在連接接地Vss(n型擴散區 106)處及I/O墊片110(n型擴散區108)之間交替。在型擴散區 106，108間的間隔最好是設計規則所允許的最小値(約0.7微 米）。各擴散D1及D2約0.3微米。 二極體134/pnp電晶體T1-T4各在分開的井區118中的一η 型擴散區120上形成。第一ρ即電晶體階段Τ1之ρ型擴散區 117連^1/0墊片110。η型擴散區120連接第二階段Τ2之ρ型擴 散區117。然後，第二階段Τ2之η型擴散區120連接第三階段 之Ρ型擴散區117，等等，直到最後階段Τ4爲止。最後階段 Τ4的η型擴散區120連接供應電壓Vcc。且η井至井間的間隔 爲守恆區之最小間隔，例如3微米。ρ及η型擴散區寬D3可爲 約5微米，且第一階段之ρ型擴散區117及最近之η型擴散區 106間的間隔1^1約爲3.5微米。決定8〇11130之谔持電壓者即 爲此間隔。寬度W約70微米。本發明的優點爲只需一小區域 (如使用0.5//設計規則約5000微米)。例如，圖10的佈局產 生約5600微米大小的區域。 圖11示本發明垂直ρηρ觸發ESD保護電路之較佳佈局。 使用η型擴散區106，108在基片102內形成側向npn電晶體 104。在連接接地Vss(n型擴散區106)及I/O墊片110(η型擴散 區108)間，η型擴散區106，108交替。擴散區106，108間的 一 9 一 ' (請先閲讀背面之注意事項再接"本頁}
IT I ^ I ^/ Mel 本纸張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 經濟部中央標準局員工消費合作社印製 A7 B7 玉、發明说明(：10) 間隔l2最好爲設計準則所允許之最小値（約〇·7微米）。各擴 散寬度D1，D2的大小約0.3微米。在井區108處，使用p型擴 散區117及一 η型擴散區120形成而二極體/垂直pnp電晶體 122。p區117連接I/O墊片110。η區120連接Vcc ° p及η型擴 散區寬D3可大小約爲5微米，且ρ型擴散區117及最近η型擴 散區106之間的間隔1；1約爲3.5微米。決定3€幻30之保持電 壓者即爲此間隔。寬度W的大小約爲70微米。 圖12示本發’明中觸發側向ηρη電晶體104之第一交替基 片偏壓電路。在圖12的實施例中，基片偏壓電路15〇包含一 側向pMOS電晶體162，此pMOS電晶體162包含在η井152中 的ρ型源極/漏極區154，156及柵極區158。源極/漏極區154 連接墊片110，i源極/漏極區156連接ρ型擴散區160，此區 直接位在基片102內。連接栅極158使pMOS電晶體.162在ESD 事件間導通電流。當電流經pMOS電晶體162導通且流至ρ型 擴散區160時，跨基片電阻114的電壓增加。然後，進行上 述操作。由於跨基片電阻114之電壓增加，側向npn電晶體 104觸發，而I/O墊片110之電壓夾緊，且釋出ESD電流。 圖13示本發明中用於觸發側向npn電晶體1〇4之第二交 替基片偏壓電路。在圖12的實施例中，基片偏壓電路150包 含一側向NMOS電晶體170，此NMOS電晶體170包含η型源 極/漏極區164，166及柵極168。源極/漏極區164連接I/O墊 片110，且源極/漏極區166連接ρ型擴散區160，Ρ型擴散區 160直接位在基片102內。連接柵極168，使得在ESD事件期 間，NMOS電晶體170導通電流。當電流經NMOS電晶體170 __ - 1 〇- ' 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） — -------------訂 — ^-----^ , - v v (請'先閲讀背面之注意事項再r"本頁) A7 B7 五、發明説明（1彳） 導通且至p型擴散區丨6〇時，跨基片電阻114的電壓增加。然 後依上述方式持續操作。由於跨基片電砠114的電壓增加， 側向npri電晶體1〇4觸發’且1/0墊片110處的電壓箝位’且排 出ESD電流。 已應用上述實施例說明本發明，但上述說明並非用於 限制本發明。精於本技術者可對說明實施例加以修改及組 合。所以下列申請專利範圍係用於涵蓋本發明的修改例或 實施例。 .(請先閲讀背面之注意事項再铲¾本頁) -• 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家檩準（CNS ) A4規格（210X297公釐）

Claims (1)

  1. A8 B8 C8 D8 六、申請專利範圍 專利申請案第85110666號 ROC Patent Appln. No. 85110666 修正之申請專利範圍中文本二附件备 Amended Claims in Chinese-Encl. Π f；r： (民國88年10月设日送呈）W? (Submitted on October \2 .1999) 1-—種在一基片中形成的ESD保護電路，包含： —側向ripn電晶體，其中該基片作爲一基極；及 一基片偏壓電路，可經由在ESD事件期間增加跨基片電 阻之電壓而觸發該側向npn電晶體。 2. 如申請專利範圍第1項之ESD保護電路，其中該基片 偏壓電路包含一二極體，此二極體包含一本質垂直pup電晶 體，其中該本質垂直pnp電晶體的集極連接該側向pup電晶 體之基極，以經該基片電阻觸發該側向npn電晶體。 3. 如申.請專利範圍第2項之ESD保護電路，其中該二極 體包含··. 一P型擴散區，.位在一井區內，且連接一輸入/輸出墊 片；以及 一η型擴散區，位在該井區內，且連接至一供應電壓。 4. 如.申請專利範圍第3項之ESD保護電路，更包含一本 質矽控整流器(SCR)，由該側向npn電晶體的ρ型擴散區，井 區，基片及射極區形成。 ' 5. 如申請專利範圍第1項之ESD保護電路，其中該側向 npn電晶體包含一射極，此射極連接接地電位，及一集極連 接至一輸入/輸出墊片。 .- 6. 如申請專利範圍第2項之ESD保護電路，其中該二極 體包含一二極體的.dadington串，其連接於一丨/0墊片及一供 應電壓之間。 請 先 閲 意 事 項 再 % % 本 頁 經濟部智慧財t局員工消費合作社印製 -12 A8 B8 C8 D8 六、申請專利範圍 專利申請案第85110666號 ROC Patent Appln. No. 85110666 修正之申請專利範圍中文本二附件备 Amended Claims in Chinese-Encl. Π f；r： (民國88年10月设日送呈）W? (Submitted on October \2 .1999) 1-—種在一基片中形成的ESD保護電路，包含： —側向ripn電晶體，其中該基片作爲一基極；及 一基片偏壓電路，可經由在ESD事件期間增加跨基片電 阻之電壓而觸發該側向npn電晶體。 2. 如申請專利範圍第1項之ESD保護電路，其中該基片 偏壓電路包含一二極體，此二極體包含一本質垂直pup電晶 體，其中該本質垂直pnp電晶體的集極連接該側向pup電晶 體之基極，以經該基片電阻觸發該側向npn電晶體。 3. 如申.請專利範圍第2項之ESD保護電路，其中該二極 體包含··. 一P型擴散區，.位在一井區內，且連接一輸入/輸出墊 片；以及 一η型擴散區，位在該井區內，且連接至一供應電壓。 4. 如.申請專利範圍第3項之ESD保護電路，更包含一本 質矽控整流器(SCR)，由該側向npn電晶體的ρ型擴散區，井 區，基片及射極區形成。 ' 5. 如申請專利範圍第1項之ESD保護電路，其中該側向 npn電晶體包含一射極，此射極連接接地電位，及一集極連 接至一輸入/輸出墊片。 .- 6. 如申請專利範圍第2項之ESD保護電路，其中該二極 體包含一二極體的.dadington串，其連接於一丨/0墊片及一供 應電壓之間。 請 先 閲 意 事 項 再 % % 本 頁 經濟部智慧財t局員工消費合作社印製 -12 經濟部智慧財奏局員工消費合作钍印製 六、申請專利範圍 7·如申請專利範圍第6項之ESD保護電癌，其中該側向 npn霉晶體包含多個npn電晶體’各npn電晶體均具有—連接 該I/O墊片的集極，一連接至接地電位的射極，及經該基片 中本質基片的接地電位之基極。 8. 如申請專利範圍第6項之ESD保護電路，更包含—反 相二極體，與該二極體的Darlington串平行連接’以減少漏 電流。 9. 如申請專利範圍第6項之ESD保護電路，更包含至少 —電阻，連接於一射極及該二_極體之DariinSton串中至少一 二極體的基極之間。 10. 如申請專利範圍第6項之ESD保護電路，其中該二極 體的Darlington串包含2至12個二極體。 11. 如申請專利範圍第1項之ESD保護電路，其中該基片 偏壓電路包含： —pMOS電晶體，位在一井區內，且連接一輸入/輸出墊 片；以及 —位在基片中的P型擴散區，且比P型擴散區連接PMOS 電晶體。 12-如申請專利範圍第1項之ESD保護電路，其中該基片 _偏壓電路包含： 一連接一輸入/輸出墊片的NM0S電晶體；以及 ’一位在基片中的P型擴散區，且此P型擴散區連接NM.0S 電晶體。 Π.—種位在基片中的ESD保護電路，包含： -13 - (讀先閩讀背面之注意事項再填寫本頁) 81 III 1ϋ · 裝· if. 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部智慧財备局員工消費合作社印製 B8 C8 D8 六、申請專利範圍 多個側向ηρη電晶體，各pn電晶體具一連接低供應電壓 的擴散射極7及一連接一輸入/輸出塾片的擴散集極區，其 中該基片對#個側向npn電晶體均形成一基極；以及 多個連接Darlington電路之pn二極體，該Darlington電路 位在該輸入/輸出墊片及一高供應電壓間，其中該多個Pn — 極體均包含一本質垂直pnp電晶體，其基片形成各垂直pnp 電晶體之集極，以觸發該多個側向npn電晶體。 14. 如申請專利範圍第13項之ESD保護電路，其中該多 個pn二極體中各二極體均包含： 一位在該基片的η型井區，該型井區形成該本質垂直 pnp電晶體之基極區； —位在該η型井區內的η型擴散區用於提供至該本質垂 直pnp電晶體之基極區的連接；以及 一位在該η型井區內的p型擴散區，此P型擴散區形成該 本質垂直pnp電晶體的射極區。 15. 如申請專利範圍第14項之ESD保護電路，更包含至 少一本質矽控整流器(SCR)，由該多個PN二極體之一二極體 的該P型擴散區及該并區，該基片，及多個側向nPn電晶體 中之一電晶體的擴散射極區形成。 16. 如申請專利範圍第13項之ESD保護電路’更包含一 併連該多個二極體的反相二極體° Π.如申請專利範圍第丨3項之ESD保護電路，更包含至 少一電阻’連接於誇多個Pn二極體中至少一二極體之該0型 擴散區及該P型擴散區之間’用於平衡該多個pn二極體之該 -14 - (請先閲讀背面之注意事項再填寫本頁) II-----^-------T-----1.7I-^----0-----.--^------II.-I 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） 683483 βΙ C8 , 、 D8 ___ 六、申請專利範圍 ρη二極體，且用於增加混合電壓操作的f#位電壓（clamp voltage) 〇 (請先聞讀背面之注意事項再填寫本頁) 18. —種在輸入/輸出墊片處用於內電路之ESD保護的方 法，包含下列步驟：'· 連接具一本質垂直pnp電晶體之至少一pn二極體至該輸 入/輸出墊片； 連接至少一側向ηριι電晶體至一低供應電壓及該輸入/輸 出墊片處，其中一基片形成該至少一側向ηρη電晶體之基極 及該本質垂直pnp電晶體的集極； 導通經該本質垂直pnp電晶體的ESD電流以增加該至少 一ηριι電晶體之基極的電壓準位；以及 \ 當在該至少一 ηρη電晶體之基極的電壓準位到達基極一 射極前向偏壓電壓時，觸發該至少一側向ηριι電晶體。 19..如申請專利範圍第18項之方法，更包含下 列步驟：在ESD狀況下觸發本質矽控整流器(SCR)，此本質 矽控整流器(SCR)包含至少一 ΡΝ二極體及該至少一側向ηρη 電晶體。 ' 經濟部智慧財备局員工消費合作社印製 20. 如申請專利範圍第1 9項之方法，其中(該 SCR箝位（clamp)輸入/輸出墊片處之電壓準位，其値約 4.5V。 21. 如申請專利範圍第19項之方法，其中SCR 的維持電壓(ho丨dingv〇ltage)爲可調整者。 22. 如申請專利範圍第18項之方法，其中當至 該輸入/輸出墊片之電壓準位約〇·8ν時，發生導通ESD電流 -15 - 本紙張尺度逍用中國國家標準（CNS ) A4規格（210X297公釐） S8S483 il D8 ' 六、申請專利範圍 步驟。 23.如申請專利範圍第18項之方法，其中該至 少一側向npn電晶體箝位該輸入/輸出墊片處的電壓準位，其 値約爲5-7V。 (請先閱讀背¾之注意事項再填寫本頁) 經濟部智慧財4:局員工消費合作社印製 -16 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
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