KR20050108140A - 반도체 소자 및 이를 이용한 반도체 회로 - Google Patents

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KR20050108140A
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Abstract

본 발명은 반도체 소자 및 이를 이용한 반도체 회로에 관한 것으로, 불순물 확산 우물이 형성된 반도체 기판과, 상기 반도체 기판 상부의 소정 영역에 적층된 게이트 산화막 및 게이트 전극과, 상기 게이트 전극 양측의 상기 불순물 확산 우물내에 형성된 드레인 영역 및 소오스 영역과, 상기 불순물 확산 우물 내에 상기 소오스 영역와 소정 거리 이격되어 형성된 픽업 영역과, 상기 소오스 영역 및 상기 픽업 영역 사이에 형성된 불순물 확산 영역을 포함하되, 상기 소오스 영역과 상기 픽업 영역이 연결되도록 하고, 상기 게이트 전극과 상기 불순물 확산 영역이 연결되도록 하여 상기 불순물 확산 영역과 불순물 확산 우물 및 소오스 영역 사이에 바이폴라 트랜지스터가 형성되도록 함으로써 정전기에 의한 게이트 산화막 손상을 줄일 수 있어 정전기 방전에 의한 반도체 제품 불량률을 현저히 감소시킬 수 있고, 반도체 집적회로의 고집적화에 따른 게이트 산화막 두께 감소 추세에 효과적으로 대응할 수 있는 반도체 소자 및 이를 이용한 반도체 회로가 제시된다.

Description

반도체 소자 및 이를 이용한 반도체 회로{Semiconductor device and semiconductor circuit using the same}
본 발명은 반도체 소자 및 이를 이용한 반도체 회로에 관한 것으로, 특히 정전기 방전(Electro Static Discharge: 이하, " ESD"라 함)에 의한 과도 전류로부터 게이트 산화막을 보호할 수 있는 반도체 소자 및 이를 이용한 반도체 회로에 관한 것이다.
대전된 인체나 기계에 반도체 집적회로가 접촉하면 인체나 기계에 대전되어 있던 정전기가 집적회로의 외부 핀 및 입출력 패드를 통해 반도체 내부로 방전되면서 큰 에너지를 가진 과도 전류파가 반도체 내부 회로에 큰 손상을 가할 수 있다. 또한, 반도체 회로 내부에 대전되어 있던 정전기가 기계의 접촉으로 인해 기계를 통해 흘러나오면서 회로에 손상을 입히기도 한다. 이러한 정전기 현상에 대한 반도체 소자의 대응력을 테스트하는데 있어서 각 경우에 나타나는 현상을 모사한 표준 모델을 이용하는데, 인체와 기계에 의한 정전기 방전에 대한 소자의 대응력은 각각 HBM(Human Body Model), MM(Machine Model)을 이용하여 테스트하며, 반도체 회로 내부에 대전된 전하의 방전에 대한 대응력은 CDM(Charged Device Model)을 이용하여 테스트한다. 대부분의 반도체 집적회로는 이러한 손상으로부터 주요 회로를 보호하기 위해 입출력 패드와 반도체 내부 회로 사이에 정전기 보호 회로를 설치한다. 정전기 보호 회로의 동작에 관해서는 "A. Amerasekera and C. Duvvury, ESD in Silicon Integrated Circuits, 2nd Edition, Wiley(2002)"에 상세히 설명되어 있다.
도 1은 종래의 ESD 회로가 적용된 입출력 회로의 회로도이다.
제 1 파워 라인(Vddi)과 제 1 그라운드 라인(Vssi) 사이에 접속된 입력 버퍼(130)는 외부에서 입출력 패드(102)를 통해 입력된 신호를 내부 회로(132)에 전달한다. 내부 회로(132)에서 생성된 신호는 일정한 경로를 통해 버퍼 구동 회로(114 및 116)에 전달된 후 구동 회로(114 및 116)에 의해 구동되는 출력 버퍼(112)를 통해 입출력 패드(102)를 거쳐 외부로 전달된다. 도 1에 도시된 바와 같이 출력 버퍼(112)와 이를 구동하는 구동 회로(114 및 116)는 상호간의 노이즈에 의한 영향을 최소화하기 위해 전원을 별도로 사용하는 경우가 많다. 도 1의 예에서 출력 버퍼(112)는 제 3 파워 라인(Vddq)과 제 3 그라운드 라인(Vssq)을 사용하지만, 구동 회로(114 및 116)는 제 2 파워 라인(Vdd)과 제 2 그라운드 라인(Vss)을 사용한다. 입출력 패드(102)에 직접 연결된 ESD 보호 회로(104 및 106)는 저항(120), NMOS 트랜지스터(122)와 함께 입력 버퍼(130), 출력 버퍼(112) 및 내부 회로(132)를 정전기 과도 전류로부터 보호하는 기능을 수행한다.
상기와 같은 종래의 입출력 회로는 구동 회로(114 및 116)의 제 2 그라운드 라인(Vss)에 대전되어 있다가 입출력 패드(102)로 방전되는 CDM 테스트의 경우 제 2 그라운드 라인(Vss)에 대전된 전하는 I1, I2로 표시된 바와 같이 출력 버퍼(112)를 구성하는 트랜지스터(108 및 110)의 게이트와 게이트 산화막을 통해 소오스로 나온 후 ESD 보호 회로(104 및 106)을 통해 입출력 패드(102)로 방전된다. 그런데, 이 과정에서 트랜지스터(108 및 110)의 게이트 산화막이 파괴되는 문제가 발생된다. 이 과정을 좀더 상세히 설명하기 위해 도 2(a)에 종래의 NMOS 트랜지스터 구조를 나타내었다.
도 2(a)에서 도시된 바와 같이 p형 반도체 기판(210)내에 p형 불순물 확산 우물(220)이 형성되고, 전체 상부에 게이트 산화막(230) 및 게이트 전극(240)이 형성된다. 그리고, 게이트 전극(240) 양측의 불순물 확산 우물(220)내에 n형 드레인 영역(250) 및 소오스 영역(260)이 형성되며, 불순물 확산 우물(220)안의 트랜지스터 주변으로 p+ 픽업 영역(270)이 형성된다. 그리고, 소오스 영역(260)과 p형 픽업 영역(270)은 그라운드 라인(GND)에 접속된다. 이러한 연결 방식의 NMOS 트랜지스터의 개략도를 도 2(b)에 도시하였다.
그런데, 제 2 그라운드 라인(Vss)에 대전되어 있던 전하가 출력 버퍼 NMOS 트랜지스터의 게이트 전극(240)에 도달하면 절연체인 게이트 산화막(230)으로 인하여 더 이상 흘러가지 못하고 게이트 전극(240)에 점점 쌓이게 되면서 게이트 캐패시터 작용에 의해 소오스 영역(260)과 기판 표면(280)에는 반대 극성이면서 같은 양의 전하가 쌓이게 된다. 게이트 산화막(230) 양단에 쌓이는 전하가 많아지면 게이트 산화막(230) 양단에 걸리는 전압이 증가하게 되고, 이 전압이 게이트 산화막(230) 파괴 전압을 넘게 되면 게이트 산화막(230)이 파괴되면서 이를 통하여 CDM 전류가 흘러가게 된다. 즉, 정전기 과도 전류가 게이트 산화막(230)을 우회할 수 있는 경로가 없어 게이트 산화막(230)이 파괴되는 것이다. 이러한 불량은 노이즈 최소화를 위해 서로 다른 파워 라인을 사용하는 구동 회로들 사이에서 많이 발생하는 문제이다. 이를 방지하기 위해 제 3 그라운드 라인(Vssq)과 제 2 그라운드 라인(Vss), 제 3 파워 라인(Vddq)과 제 2 그라운드 라인(Vss) 사이에 전원 클램프 소자를 설치하여 제 2 그라운드 라인(Vss)에 대전된 전하가 출력 버퍼 트랜지스터를 거치지 않고 입출력 패드로 방전되는 경로를 만들어 줄 수 있으나, 이 경우에도 클램프 배치를 효율적으로 하지 않으면 이 경로가 아닌 I1 또는 I2를 통해 정전기 방전이 일어나면서 게이트 산화막을 파괴할 수 있다.
도 1에 도시된 종래의 입출력 회로의 또다른 문제점은 입력 버퍼 NMOS 트랜지스터(126)과 보호 소자인 NMOS 트랜지스터(122)가 서로 떨어져 있고 이들의 소오스가 메탈라인으로 연결되어 있어 그라운드 라인이 길어지면 그라운드 라인의 저항(124)이 커질 수 있다는 점이다. 제 1 그라운드 라인(Vssi)에 대전되어 있던 CDM 전하가 입출력 패드(102)로 방전되는 과정에서는 CDM 전류의 진폭이 커서 10A 이상인 경우도 적지 않으며, 따라서 그라운드 라인 저항(128)이 수 Ω 수준이면 IR 전압 강하로 인하여 입력 버퍼 NMOS 트랜지스터(126)의 게이트 전극와 소오스 영역 사이에는 수십 V 수준의 전압이 걸려 게이트 산화막을 파괴할 수 있다. 현재 반도체 집적회로의 고집적화와 함께 게이트 산화막 두께도 갈수록 얇아지고 있어 게이트 산화막 손상이 ESD 불량의 가장 큰 요인으로 부상하고 있다. 도 1, 2와 같은 종래 구조로 향후 반도체 회로 고집적화에 대응하는데는 한계가 있으며, 따라서 ESD로 인한 게이트 산화막 손상을 획기적으로 감소시킬 수 있는 새로운 트랜지스터 구조 및 회로가 필요하다.
본 발명의 목적은 ESD에 의한 게이트 산화막의 손상을 방지할 수 있어 제품 불량률을 줄일 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 ESD 보호 회로가 적용되는 반도체 집적회로에서 입출력 버퍼에 사용되는 반도체 소자의 게이트 산화막의 손상을 방지할 수 있어 제품의 불량률을 줄일 수 있는 반도체 회로를 제공하는데 있다.
본 발명에 따른 반도체 소자는 불순물 확산 우물이 형성된 반도체 기판과, 상기 반도체 기판 상부의 소정 영역에 적층된 게이트 산화막 및 게이트 전극과, 상기 게이트 전극 양측의 상기 불순물 확산 우물내에 형성된 드레인 영역 및 소오스 영역과, 상기 불순물 확산 우물 내에 상기 소오스 영역와 소정 거리 이격되어 형성된 픽업 영역과, 상기 소오스 영역 및 상기 픽업 영역 사이에 형성된 불순물 확산 영역을 포함하되, 상기 소오스 영역과 상기 픽업 영역이 연결되도록 하고, 상기 게이트 전극과 상기 불순물 확산 영역이 연결되도록 하여 상기 불순물 확산 영역과 불순물 확산 우물 및 소오스 영역 사이에 바이폴라 트랜지스터가 형성된다.
상기 소오스 영역와 상기 픽업 영역은 그라운드 라인에 연결되고, 상기 게이트 전극과 상기 불순물 확산 영역은 반도체 회로에 연결된다.
상기 소오스 영역과 상기 픽업 영역은 파워 라인에 연결되고, 상기 게이트 전극과 상기 불순물 확산 영역은 반도체 회로에 연결된다.
상기 불순물 확산 영역은 1018도판트/㎤ 정도의 불순물 농도로 형성한다.
상기 불순물 확산 영역과 상기 픽업 영역 사이에 형성된 저농도 불순물 확산 영역을 더 포함한다.
상기 불순물 확산 영역과 상기 픽업 영역 사이에 형성된 절연층을 더 포함한다.
상기 소오스 영역과 상기 불순물 확산 영역 사이의 상기 반도체 기판 상부에 형성된 게이트 전극을 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시 예를 상세히 설명하기로 한다.
도 3(a)는 본 발명의 일 실시 예에 따른 ESD 보호 회로가 적용되는 입출력 회로에 입출력 버퍼로 사용되는 NMOS 트랜지스터의 단면도이고, 도 3(b)는 이의 개략도이다.
도 3(a)를 참조하면, 불순물 농도가 1019도판트/㎤ 정도인 p형 반도체 기판(310)내에 1017∼1019도판트/㎤ 정도인 p형 불순물 확산 우물(320)을 형성한다. 불순물 확산 우물(320)이 형성된 반도체 기판(310) 상부의 소정 영역에 게이트 산화막(330) 및 게이트 전극(340)를 형성하고, 게이트 전극(340) 양측의 불순물 확산 우물(310)내에 불순물 농도가 1020∼1022도판트/㎤ 정도인 n형 드레인 영역(350) 및 소오스 영역(360)을 형성한다. 불순물 확산 우물(310)안의 트랜지스터 주변으로 p형 픽업 영역(370)을 형성한다. 그리고, 소오스 영역(360)과 p형 픽업 영역(370) 사이에 소오스 영역(360)과 인접하여 1020∼1022도판트/㎤ 정도의 n형 불순물 확산 영역(380)을 형성한다. 다음으로 소오스 영역(360)과 p형 픽업 영역(370)을 도선으로 연결하고, 게이트 전극(340)과 n형 불순물 확산 영역(380)을 도선으로 연결한다. 이렇게 하면 n형 불순물 확산 영역(380)과 p형 불순물 확산 우물(320), 소오스 영역(360)에 의해 게이트 전극(340)와 소오스 영역(360) 사이에 기생 npn 바이폴라 트랜지스터(390)가 구성된다. n형 불순물 확산 영역(380)과 p형 불순물 확산 우물(320)로 구성된 np 접합의 역방향 브레이크다운 전압(Vbr)은 n형과 p형 영역중 불순물 농도가 낮은 p형 불순물 확산 우물(320)의 농도에 의해 결정되며, 1017∼1019도판트/㎤ 정도의 p형 불순물 확산 우물(320)의 경우 브레이크다운 전압(Vbr)은 6∼15V 정도이다. 고전압용이 아닌 반도체 회로에서 전원 전압(Vdd)은 5V 이하이며, 신호 전압은 0∼Vdd 범위에서 동작한다. 이러한 신호 전압이 NMOS 트랜지스터의 게이트 전극(340)에 인가되면 np 접합에는 0∼Vdd의 역방향 바이어스가 걸리지만, 이는 6V 수준인 브레이크다운 전압(Vbr)에 비해 낮으므로 기생 바이폴라 동작이 촉발되지 않아 신호는 정상적으로 처리된다. 그러나, 정전기 과도 전류 등으로 인하여 게이트 전극에 브레이크다운 전압(Vbr) 이상의 양전압이 인가되거나 -Vbr 이하의 음전압이 인가되면 npn 바이폴라 동작이 촉발되고 이를 통하여 과도 전류가 그라운드로 빠져 나가므로 게이트 산화막은 안전하게 보호된다.
상기 기생 npn 바이폴라 동작을 좀더 자세히 설명하면, n형 불순물 확산 영역(380)과 소오스 영역(360) 사이에 브레이크다운 전압(Vbr) 이상의 전압이 인가되면 n형 불순물 확산 영역(380)과 p형 불순물 확산 우물(320) 사이의 np 접합에서 애벌런치 브레이크 다운(Avalanche breakdown)이 발생되어 정공들이 n형 불순물 확산 영역(380)로부터 p형 불순물 확산 우물(320)로 주입된다. 주입된 정공들은 기판을 통과하여 p+ 픽업 영역(370)을 거쳐 그라운드로 빠져 나가고, 홀 전류로 인하여 p형 불순물 확산 우물(320)과 소오스 영역(360) 사이에는 홀 전류와 기판 저항(Rsub)의 곱에 해당하는 전압차가 발생한다. 이 전압차가 pn 접합 순방향 동작 전압(약 0.7V) 이상이 되면 p형 불순물 확산 우물(320)과 소오스 영역(360) 사이에 홀과 전자의 전도가 일어나면서 전자는 소오스 영역(360), p형 불순물 확산 우물(320) 및 n형 불순물 확산 영역(380)로 빠져나가고 정공은 반대 방향으로 그라운드로 빠져나가는 기생 npn 바이폴라 동작이 촉발되어 ESD 과도 전류가 그라운드로 빠져나간다. 기생 바이폴라 동작이 신속하게 일어나기 위해서는 기판 저항(Rsub)이 크고 n형 불순물 확산 영역(380)과 소오스 영역(360) 사이의 거리는 짧을수록 좋다. 앞서 언급한 것처럼 정공 전류와 기판 저항(Rsub)의 곱이 0.7V 이상되어야 바이폴라 동작이 촉발되므로 기판 저항(Rsub)이 클수록 유리하다. 또한 전자나 정공이 전도되기 위하여 통과해야 하는 n형 불순물 확산 영역(380)과 소오스 영역(360) 사이의 거리는 짧을수록 유리하므로, 이 거리는 설계 규칙에서 허용하는 최소 거리로 하는 것이 바람직하다. 마지막으로 정전기 과도 전류가 n형 불순물 확산 영역(380)에서 소오스 영역(360)으로 흐를 때 n형 불순물 확산 영역(380)의 면적이 너무 좁으면 전류 밀도가 증가하여 n형 불순물 확산 영역(380)과 p형 불순물 확산 우물(320) 사이의 접합이 파괴될 수 있다. 이를 방지하기 위하여 n형 불순물 확산 영역(380)의 너비와 길이는 소오스 영역(360)과 비슷한 수준으로 형성할 필요가 있다.
도 4(a)는 본 발명의 일 실시 예에 따른 ESD 보호 회로가 적용되는 입출력 회로에 입출력 버퍼로 사용되는 PMOS 트랜지스터의 단면도이고, 도 4(b)는 이의 개략도이다.
도 4(a)를 참조하면, p형 반도체 기판(410)내에 n형 불순물 확산 우물(420)을 형성한 후 전체 구조 상부에 게이트 산화막(430) 및 게이트 전극(440)를 형성한다. 게이트 전극(440) 양측의 n형 불순물 확산 우물(420)내에 p형 드레인 영역(450) 및 소오스 영역(460)을 형성한다. 그리고, 불순물 확산 우물(420)안의 트랜지스터 주변으로 n형 픽업 영역(470)을 형성한다. 이러한 일반적인 PMOS 트랜지스터 구조에 추가하여 소오스 영역(460)과 n형 픽업 영역(470) 사이에 소오스 영역(460)와 인접하여 1020∼1022도펀트/㎤ 정도의 p형 불순물 확산 영역(480)을 형성한다. 그리고, 소오스 영역(460)과 n형 픽업 영역(470)을 도선으로 연결하여 파워 라인(Vdd)과 연결하고, 게이트 전극(440)과 p형 불순물 확산 영역(480)을 도선으로 연결한다. p형 불순물 확산 영역(480)과 n형 불순물 확산 우물(420), 소오스 영역(460)에 의해 게이트 전극(440)과 소오스 영역(460) 사이에 기생 pnp 바이폴라 트랜지스터(490)가 구성된다. p형 불순물 확산 영역(480)과 n형 불순물 확산 우물(420)로 이루어진 pn 접합의 역방향 브레이트다운 전압(Vbr) 역시 6∼15V 수준이다. PMOS 트랜지스터의 소오스 영역은 파워 라인(Vdd)에 연결되어 있으므로, 0∼Vdd의 신호 전압이 PMOS 트랜지스터의 게이트에 인가되면 pn 접합에는 브레이크다운 전압(Vbr) 이하의 역방향 바이어스가 걸리므로 신호는 게이트 전극에 정상적으로 인가된다. 그러나, 정전기 과도 전류로 인하여 게이트 전극에 브레이크다운 전압(Vbr) 이상이 걸리거나 -Vbr 이하의 음전압이 인가되는 경우에는 pnp 바이폴라 동작이 촉발되어 과도 전류가 소오스를 거쳐 그라운드로 빠져 나가므로 게이트 산화막은 보호된다.
도 5는 본 발명의 일 실시 예에 따른 NMOS 트랜지스터 및 PMOS 트랜지스터를 입출력 버퍼에 적용한 입출력 회로의 회로도이다.
그라운드 라인(Vss)으로부터 입출력 패드(502)로의 CDM 양전하 방전이 일어나는 경우 그라운드 라인(Vss)에 대전되어 있던 양전하가 출력 버퍼(512)를 구성하는 NMOS 트랜지스터(508)와 PMOS 트랜지스터(510)의 게이트로 밀려 들어간다. 양전하가 트랜지스터의 게이트에 쌓임에 따라 소오스 영역과 채널에 같은 양의 음전하가 쌓이고 게이트 전극과 소오스 영역 사이의 전압이 상승한다. PMOS 트랜지스터 (510) 및 NMOS 트랜지스터(508)의 게이트-소오스 전압이 브레이크다운 전압(Vbr) 이상으로 상승하면 기생 바이폴라 트랜지스터가 작동하므로 전하는 각 트랜지스터의 게이트 산화막을 우회하여 기판 및 ESD 보호 회로(504 및 506)를 통해 입출력 패드(502)로 빠져 나간다. CDM 음전하 방전시에도 유사한 바이폴라 작용을 통해 그라운드 라인(Vss)의 음전하가 게이트 산화막을 통과하지 않고 입출력 패드(502)로 방전되므로 게이트 산화막의 파괴가 방지된다. 그러나, 종래의 트랜지스터 구조에서는 게이트 전극과 소오스 영역 사이에 우회로가 없으므로 정전기 과도 전류가 게이트 산화막을 통과하여 소오스 영역으로 흐르면서 게이트 산화막을 파괴하게 되었다. 또한, 본 발명의 소자 구조를 사용하면 ESD 발생시 정전기 과도 전류가 저항(524)를 통해 흐르면서 유도되는 전압 강하로 인하여 입력 버퍼 NMOS 트랜지스터(526)의 게이트 산화막이 손상되는 현상도 방지할 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 NMOS 트랜지스터의 단면도로서, 소오스 영역(660)에 인접한 n형 불순물 확산 영역(680)과 p형 픽업 영역(670) 사이에 1018 도판트/㎤ 이하의 저농도 n형 불순물 확산 영역(690)을 형성하여 n형 불순물 확산 영역(680)과 p형 픽업 영역(670) 사이의 기판 저항(Rsub)을 증가시킴으로써 ESD 발생시 기생 바이폴라(691) 동작이 신속히 촉발되도록 하는 구조이다.
도 7은 본 발명의 다른 실시 예에 따른 NMOS 트랜지스터의 단면도로서, 소오스 영역(760)에 인접한 n형 불순물 확산 영역(780)과 p형 픽업 영역(770) 사이에 절연 물질(790)을 매립함으로써 n형 불순물 확산 영역(780)과 p형 픽업 영역(770) 사이의 기판 저항(Rsub)을 증가시키는 구조이다. 절연 물질(790)은 예를들어 트렌치를 형성한 후 산화막을 매립하는 소자 분리막을 포함한다.
도 8은 본 발명의 다른 실시 예에 따른 NMOS 트랜지스터의 단면도로서, 소오스 영역(860)과 그에 인접한 n형 불순물 확산 영역(880) 사이의 반도체 기판(810) 상부에 제 2 게이트 산화막(835) 및 게이트 전극(845)을 형성하는 구조이다.
도 9는 본 발명의 다른 실시 예에 따른 두개의 NMOS 트랜지스터가 하나의 드레인을 공유한 구조로서, 게이트 전극들(940 및 945)과 n형 불순물 확산 영역(980)을 연결하고 소오스 영역들(960 및 965)과 p형 픽업 영역(970)을 연결함으로써 게이트 전극와 소오스 사이에 n형 불순물 확산 영역(980)과 p형 불순물 확산 우물(920), 소오스 영역(960)으로 이루어진 기생 npn 바이폴라 트랜지스터가 형성되도록 하는 구조이다.
도 10은 다수의 트랜지스터가 드레인과 소오스를 공유하는 구조로서, n형 불순물 확산 영역과 p형 불순물 확산 우물, 소오스 영역으로 기생 npn 바이폴라 트랜지스터를 형성하고, 모든 게이트 전극을 묶어 n형 불순물 확산 영역에 모든 소오스 영역을 묶어 p형 픽업 영역에 각각 연결함으로써 게이트 전극과 소오스 영역 사이에 npn바이폴라 트랜지스터가 형성되도록 하는 구조이다.
상기 다른 실시 예는 NMOS 트랜지스터 구조만을 설명하였으나, PMOS 트랜지스터도 똑같이 적용할 수 있다.
상술한 바와 같이 본 발명에 의하면, 소오스 영역과 픽업 영역 사이에 소오스 영역과 인접하여 불순물 확산 영역을 형성한 후 소오스 영역과 픽업 영역을 도선으로 연결하고, 게이트 전극과 불순물 확산 영역을 도선으로 연결하여 불순물 확산 영역과 불순물 확산 우물, 소오스 영역에 의해 게이트 전극과 소오스 영역 사이에 기생 바이폴라 트랜지스터가 구성되는 MOS 트랜지스터가 형성된다. 이렇게 형성된 MOS 트랜지스터를 반도체 집적회로에 적용하면 종래의 MOS 트랜지스터를 사용하는 경우에 비해 정전기에 의한 게이트 산화막 손상을 획기적으로 줄일 수 있으므로 정전기 방전에 의한 반도체 제품 불량률을 현저히 감소시킬 수 있으며 현재 급속히 진행되고 있는 반도체 집적회로의 고집적화에 따른 게이트 산화막 두께 감소 추세에 효과적으로 대응할 수 있다. 또한, 기존의 MOS 트랜지스터 제조 공정에 추가 부담이 거의 없이 본 발명에서 제시한 소자 구조를 제조할 수 있는 장점이 있다.
도 1은 종래의 정전기 방전 보호 회로가 적용된 입출력 회로의 회로도;
도 2는 종래의 입출력 버퍼에 사용되는 NMOS 트랜지스터의 단면도;
도 3은 본 발명의 일 실시 예에 따른 입출력 버퍼로 사용되는 NMOS 트랜지스터의 단면도;
도 4는 본 발명의 일 실시 예에 따른 입출력 버퍼로 사용되는 PMOS 트랜지스터의 단면도;
도 5는 본 발명의 일 실시 예에 따른 MOS 트랜지스터가 입출력 버퍼로 사용된 정전기 방전 보호 소자가 적용되는 입출력 회로의 회로도; 및
도 6 내지 도 10은 본 발명의 다른 실시 예에 따른 NMOS 트랜지스터의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
310 및 410 : 반도체 기판 320 및 420 : 불순물 확산 우물
330 및 430 : 게이트 산화막 340 및 440 : 게이트 전극
350 및 450 : 드레인 영역 360 및 460 : 소오스 영역
370 및 470 : 픽업 영역 380 및 480 : 불순물 확산 영역
390 및 490 : 기생 바이폴라 트랜지스터
Rsub : 기판 저항

Claims (10)

  1. 불순물 확산 우물이 형성된 반도체 기판;
    상기 반도체 기판 상부의 소정 영역에 적층된 게이트 산화막 및 게이트 전극;
    상기 게이트 전극 양측의 상기 불순물 확산 우물내에 형성된 드레인 영역 및 소오스 영역;
    상기 불순물 확산 우물 내에 상기 소오스 영역와 소정 거리 이격되어 형성된 픽업 영역; 및
    상기 소오스 영역 및 상기 픽업 영역 사이에 형성된 불순물 확산 영역을 포함하되,
    상기 소오스 영역과 상기 픽업 영역이 연결되도록 하고, 상기 게이트 전극과 상기 불순물 확산 영역이 연결되도록 하여 상기 불순물 확산 영역과 상기 불순물 확산 우물 및 상기 소오스 영역 사이에 바이폴라 트랜지스터가 형성되는 반도체 소자.
  2. 제 1 항에 있어서, 상기 소오스 영역와 상기 픽업 영역은 그라운드 라인에 연결되고, 상기 게이트 전극과 상기 불순물 확산 영역은 반도체 회로에 연결된 반도체 소자.
  3. 제 1 항에 있어서, 상기 소오스 영역과 상기 픽업 영역은 파워 라인에 연결되고, 상기 게이트 전극과 상기 불순물 확산 영역은 반도체 회로에 연결된 반도체 소자.
  4. 제 1 항에 있어서, 상기 불순물 확산 영역은 1018도판트/㎤ 정도의 불순물 농도로 형성하는 반도체 소자.
  5. 제 1 항에 있어서, 상기 불순물 확산 영역과 상기 픽업 영역 사이에 형성된 저농도 불순물 확산 영역을 더 포함하는 반도체 소자.
  6. 제 1 항에 있어서, 상기 불순물 확산 영역과 상기 픽업 영역 사이에 형성된 절연층을 더 포함하는 반도체 소자.
  7. 제 1 항에 있어서, 상기 소오스 영역과 상기 불순물 확산 영역 사이의 상기 반도체 기판 상부에 형성된 게이트 전극을 더 포함하는 반도체 소자.
  8. 반도체 기판내에 형성된 p형 불순물 확산 우물;
    상기 반도체 기판 상부의 소정 영역에 적층된 게이트 산화막 및 게이트 전극;
    상기 게이트 전극 양측의 상기 p형 불순물 확산 우물내에 형성된 n형 드레인 영역 및 n형 소오스 영역;
    상기 p형 불순물 확산 우물 내에 상기 n형 소오스 영역과 소정 간격 이격되어 형성된 p형 픽업 영역; 및
    상기 n형 소오스 영역과 상기 p형 픽업 영역 사이에 형성된 n형 불순물 확산 영역을 포함하되,
    상기 n형 소오스 영역과 상기 p형 픽업 영역이 연결되도록 하고, 상기 게이트 전극과 상기 n형 불순물 확산 영역이 연결되도록 하여 상기 n형 불순물 확산 영역과 상기 p형 불순물 확산 우물 및 상기 n형 소오스 영역 사이에 npn 바이폴라 트랜지스터가 형성되는 반도체 소자.
  9. 반도체 기판내에 형성된 n형 불순물 확산 우물;
    상기 반도체 기판 상부의 소정 영역에 적층된 게이트 산화막 및 게이트 전극;
    상기 게이트 전극 양측의 상기 n형 불순물 확산 우물내에 형성된 p형 드레인 영역 및 p형 소오스 영역;
    상기 n형 불순물 확산 우물 내에 상기 p형 소오스 영역과 소정 간격 이격되도록 형성된 n형 픽업 영역; 및
    상기 p형 소오스 영역과 상기 n형 픽업 영역 사이에 형성된 p형 불순물 확산 영역을 포함하되,
    상기 p형 소오스 영역과 상기 n형 픽업 영역이 연결되도록 하고, 상기 게이트 전극과 상기 p형 불순물 확산 영역이 연결되도록 하여 상기 p형 불순물 확산 영역과 상기 n형 불순물 확산 우물 및 상기 p형 소오스 영역 사이에 pnp 바이폴라 트랜지스터가 형성되는 반도체 소자.
  10. 외부에서 입출력 패드를 통해 입력되는 신호를 내부 회로로 전달하기 위한 입력 버퍼;
    상기 내부 회로에서 생성된 신호를 입출력 패드로 전달하기 위한 출력 버퍼; 및
    상기 입출력 패드와 연결되어 정전기 과도 전류로부터 상기 입력 버퍼, 출력 버퍼 및 상기 내부 회로를 보호하기 위한 정전기 방전 보호 회로를 포함하되,
    상기 입력 버퍼 및 상기 출력 버퍼는 청구항 8항 기재의 제 1 반도체 소자와 청구항 9항 기재의 제 2 반도체 소자를 이용하여 구성하는 반도체 회로.
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