JP3297548B2 - Ｓｏｉ半導体集積回路装置の製造方法 - Google Patents
Ｓｏｉ半導体集積回路装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ基板上に作製し
たＭＯＳ型半導体集積回路を高安定化するＳＯＩ半導体
集積回路装置の製造方法に関するものである。
たＭＯＳ型半導体集積回路を高安定化するＳＯＩ半導体
集積回路装置の製造方法に関するものである。
【０００２】
【従来の技術】ＳＯＩ基板上に形成した典型的なＭＯＳ
型電界効果トランジスタの断面構造を図５に示す。個々
のトランジスタを絶縁層上の薄いシリコン層内に形成し
ており、各トランジスタ間は完全に絶縁分離されてい
る。この結果、α線によるソフトエラー率が低減でき、
ｎチャネルＭＯＳとｐチャネルＭＯＳの両者を用いた相
補型ＭＯＳ構成において、ラッチアップを完全に防止で
きるという特徴がある。また、ＭＯＳ構成のソース１１
とドレイン１２の各層の下が絶縁層１４であり、ＰＮ接
合面積が小さいためにソース層１１とドレイン層１２の
寄生容量が低減できるという特徴もある。このような特
徴のために、ＳＯＩ基板上に形成されるＭＯＳ型半導体
集積回路は将来の高性能集積回路の候補として注目され
ている。
型電界効果トランジスタの断面構造を図５に示す。個々
のトランジスタを絶縁層上の薄いシリコン層内に形成し
ており、各トランジスタ間は完全に絶縁分離されてい
る。この結果、α線によるソフトエラー率が低減でき、
ｎチャネルＭＯＳとｐチャネルＭＯＳの両者を用いた相
補型ＭＯＳ構成において、ラッチアップを完全に防止で
きるという特徴がある。また、ＭＯＳ構成のソース１１
とドレイン１２の各層の下が絶縁層１４であり、ＰＮ接
合面積が小さいためにソース層１１とドレイン層１２の
寄生容量が低減できるという特徴もある。このような特
徴のために、ＳＯＩ基板上に形成されるＭＯＳ型半導体
集積回路は将来の高性能集積回路の候補として注目され
ている。
【０００３】通常、この種のＭＯＳ型電界効果トランジ
スタを含む集積回路の製造においては、配線工程が終了
した後に水素を含む雰囲気中で４００〜４５０℃の熱処
理（いわゆるポストメタライゼーションアニール）を行
い、ゲート酸化膜とシリコン界面の界面準位密度を低減
させて、トランジスタ特性を安定かつ高性能化する。し
かし、この種のトランジスタには寄生バイポーラトラン
ジスタ動作という寄生効果が現れる場合があり、閾値電
圧の低下やオフ電流の増大をもたらすなどの問題点があ
る。寄生バイポーラトランジスタ効果を図６を用いて説
明する。ＭＯＳトランジスタが動作して、チャネルを通
しソース２１からドレイン２２に電子が流れる。ドレイ
ン２２付近には高電界領域が存在するために、上記電子
は電界からエネルギーを得て高エネルギー電子となり、
インパクトイオン化現象を起こして電子・正孔対を発生
させる。発生した電子２６は電界方向にしたがってドレ
イン２２方向に流れ、正孔２７はソース２１方向に流れ
る。この正孔２７は、ソース、チャネル、ドレインをそ
れぞれエミッタ、ベース、コレクタとみなした寄生バイ
ポーラトランジスタのベース電流となり、エミッタ（ソ
ース２１）からチャネルへの電子注入をもたらす。注入
された電子２８はコレクタ（ドレイン２２）へと流れ、
寄生バイポーラトランジスタが動作する。
スタを含む集積回路の製造においては、配線工程が終了
した後に水素を含む雰囲気中で４００〜４５０℃の熱処
理（いわゆるポストメタライゼーションアニール）を行
い、ゲート酸化膜とシリコン界面の界面準位密度を低減
させて、トランジスタ特性を安定かつ高性能化する。し
かし、この種のトランジスタには寄生バイポーラトラン
ジスタ動作という寄生効果が現れる場合があり、閾値電
圧の低下やオフ電流の増大をもたらすなどの問題点があ
る。寄生バイポーラトランジスタ効果を図６を用いて説
明する。ＭＯＳトランジスタが動作して、チャネルを通
しソース２１からドレイン２２に電子が流れる。ドレイ
ン２２付近には高電界領域が存在するために、上記電子
は電界からエネルギーを得て高エネルギー電子となり、
インパクトイオン化現象を起こして電子・正孔対を発生
させる。発生した電子２６は電界方向にしたがってドレ
イン２２方向に流れ、正孔２７はソース２１方向に流れ
る。この正孔２７は、ソース、チャネル、ドレインをそ
れぞれエミッタ、ベース、コレクタとみなした寄生バイ
ポーラトランジスタのベース電流となり、エミッタ（ソ
ース２１）からチャネルへの電子注入をもたらす。注入
された電子２８はコレクタ（ドレイン２２）へと流れ、
寄生バイポーラトランジスタが動作する。
【０００４】このような寄生バイポーラトランジスタが
動作すると、ドレイン電流が、本来のＭＯＳトランジス
タ動作による電流と寄生バイポーラトランジスタ動作に
よる電流の和になる。図７にＳＯＩ基板上のＭＯＳトラ
ンジスタにおけるサブスレッショルド特性（ドレイン電
流のゲート電圧特性）を示すが、ドレイン電圧を増大さ
せるとドレイン付近の電界が増大し、寄生バイポーラト
ランジスタ効果が現れ、閾値電圧の低下とオフ電流の増
加が顕著になる。
動作すると、ドレイン電流が、本来のＭＯＳトランジス
タ動作による電流と寄生バイポーラトランジスタ動作に
よる電流の和になる。図７にＳＯＩ基板上のＭＯＳトラ
ンジスタにおけるサブスレッショルド特性（ドレイン電
流のゲート電圧特性）を示すが、ドレイン電圧を増大さ
せるとドレイン付近の電界が増大し、寄生バイポーラト
ランジスタ効果が現れ、閾値電圧の低下とオフ電流の増
加が顕著になる。
【０００５】
【発明が解決しようとする課題】上記のような閾値電圧
の急激な低下は集積回路の動作不良をもたらし、また、
オフ電流の増大は集積回路の待機時における消費電力を
増大させるという問題点を生じる。
の急激な低下は集積回路の動作不良をもたらし、また、
オフ電流の増大は集積回路の待機時における消費電力を
増大させるという問題点を生じる。
【０００６】本発明は、寄生バイポーラトランジスタ効
果を抑止して高安定なＭＯＳ型トランジスタを形成し
た、ＳＯＩ半導体集積回路装置の製造方法を得ることを
目的とする。
果を抑止して高安定なＭＯＳ型トランジスタを形成し
た、ＳＯＩ半導体集積回路装置の製造方法を得ることを
目的とする。
【０００７】
【課題を解決するための手段】上記目的は、ＳＯＩ基板
上に形成されたＭＯＳ型電界効果トランジスタを含むＳ
ＯＩ半導体集積回路の製造方法において、金属配線工程
の終了後に行う熱処理工程の後に、上記ＭＯＳ型電界効
果トランジスタのゲート電極下のゲート酸化膜とチャネ
ル層間の界面に、５×１０ １０ 〜２×１０ １１ ／cｍ ２
の界面準位を少なくとも一部に形成する工程を含み、上
記界面準位形成の工程は、イオン、電子、Ｘ線等のエネ
ルギー粒子照射を用いることによって達成される。
上に形成されたＭＯＳ型電界効果トランジスタを含むＳ
ＯＩ半導体集積回路の製造方法において、金属配線工程
の終了後に行う熱処理工程の後に、上記ＭＯＳ型電界効
果トランジスタのゲート電極下のゲート酸化膜とチャネ
ル層間の界面に、５×１０ １０ 〜２×１０ １１ ／cｍ ２
の界面準位を少なくとも一部に形成する工程を含み、上
記界面準位形成の工程は、イオン、電子、Ｘ線等のエネ
ルギー粒子照射を用いることによって達成される。
【０００８】また、ＳＯＩ基板上に形成されたＭＯＳ型
電界効果トランジスタを含むＳＯＩ半導体集積回路の製
造方法において、金属配線工程の終了後に行う熱処理工
程の後に、上記ＭＯＳ型電界効果トランジスタのゲート
電極下のゲート酸化膜とチャネル層間の界面に、５×１
０１０〜２×１０１１／cｍ２の界面準位を少なくとも
一部に形成する工程を含み、上記界面準位形成の工程
は、ゲート酸化膜中へのホットキャリア注入、ＦＮ注
入、アバランシェ注入等による電子または正孔の注入を
用いることによって達成される。
電界効果トランジスタを含むＳＯＩ半導体集積回路の製
造方法において、金属配線工程の終了後に行う熱処理工
程の後に、上記ＭＯＳ型電界効果トランジスタのゲート
電極下のゲート酸化膜とチャネル層間の界面に、５×１
０１０〜２×１０１１／cｍ２の界面準位を少なくとも
一部に形成する工程を含み、上記界面準位形成の工程
は、ゲート酸化膜中へのホットキャリア注入、ＦＮ注
入、アバランシェ注入等による電子または正孔の注入を
用いることによって達成される。
【０００９】また、ＳＯＩ基板上に形成されたＭＯＳ型
電界効果トランジスタを含むＳＯＩ半導体集積回路の製
造方法において、金属配線工程の終了後に行う熱処理工
程の後に、上記ＭＯＳ型電界効果トランジスタのゲート
電極下のゲート酸化膜とチャネル層間の界面に、５×１
０ １０ 〜２×１０ １１ ／cｍ ２ の界面準位を少なくとも
一部に形成する工程を含み、上記界面準位形成の工程
は、急熱冷却を用いることによって達成される。
電界効果トランジスタを含むＳＯＩ半導体集積回路の製
造方法において、金属配線工程の終了後に行う熱処理工
程の後に、上記ＭＯＳ型電界効果トランジスタのゲート
電極下のゲート酸化膜とチャネル層間の界面に、５×１
０ １０ 〜２×１０ １１ ／cｍ ２ の界面準位を少なくとも
一部に形成する工程を含み、上記界面準位形成の工程
は、急熱冷却を用いることによって達成される。
【００１０】
【作用】本発明は、ＳＯＩ基板上に形成されたＭＯＳ型
電界効果トランジスタを含む半導体集積回路装置の製造
方法において、上記ＭＯＳ型電界効果トランジスタのソ
ース層およびドレイン層とゲート電極とのオーバラップ
部分を含むゲート電極下の、ゲート酸化膜とチャネル半
導体間の界面に、５×１０１０〜２×１０１１／cｍ２
の界面準位を有する領域を少なくとも一部に設け、上記
界面準位領域を、金属配線工程終了後の熱処理工程を行
ったのちに、上記ＭＯＳ型電界効果トランジスタのゲー
ト電極下の、ゲート酸化膜と半導体層間の界面の一部に
イオン、電子、Ｘ線等のエネルギー粒子照射を用い、ま
たはゲート酸化膜中へのホットキャリア注入、ＦＮ注
入、アバランシェ注入等による電子または正孔の注入を
用い、あるいは急熱冷却を用いて設けるが、このように
ゲート電極下の界面準位を増加することによって、界面
準位を介してチャネル表面に形成される反転層電子と、
インパクトイオン化によりドレイン付近で発生する正孔
（ソース側に流れてきて寄生バイポーラトランジスタの
ベース電流になる）が再結合することによって、エミッ
タ（ソース）とベース（チャネル領域）との正の接合電
圧が低下するため、エミッタからベースへの電子注入が
抑制され、上記寄生バイポーラトランジスタ効果が抑止
される。したがって、閾値電圧の急激な低下を防ぎ、ま
た、オフ電流の増大を抑制することができる。
電界効果トランジスタを含む半導体集積回路装置の製造
方法において、上記ＭＯＳ型電界効果トランジスタのソ
ース層およびドレイン層とゲート電極とのオーバラップ
部分を含むゲート電極下の、ゲート酸化膜とチャネル半
導体間の界面に、５×１０１０〜２×１０１１／cｍ２
の界面準位を有する領域を少なくとも一部に設け、上記
界面準位領域を、金属配線工程終了後の熱処理工程を行
ったのちに、上記ＭＯＳ型電界効果トランジスタのゲー
ト電極下の、ゲート酸化膜と半導体層間の界面の一部に
イオン、電子、Ｘ線等のエネルギー粒子照射を用い、ま
たはゲート酸化膜中へのホットキャリア注入、ＦＮ注
入、アバランシェ注入等による電子または正孔の注入を
用い、あるいは急熱冷却を用いて設けるが、このように
ゲート電極下の界面準位を増加することによって、界面
準位を介してチャネル表面に形成される反転層電子と、
インパクトイオン化によりドレイン付近で発生する正孔
（ソース側に流れてきて寄生バイポーラトランジスタの
ベース電流になる）が再結合することによって、エミッ
タ（ソース）とベース（チャネル領域）との正の接合電
圧が低下するため、エミッタからベースへの電子注入が
抑制され、上記寄生バイポーラトランジスタ効果が抑止
される。したがって、閾値電圧の急激な低下を防ぎ、ま
た、オフ電流の増大を抑制することができる。
【００１１】
【実施例】つぎに本発明の実施例を図面とともに説明す
る。図１は本発明の第１実施例として、ＳＯＩ基板上の
ＭＯＳ型電界効果トランジスタにホットキャリアを注入
することにより発生する界面準位の位置を示す図、図２
は上記第１実施例における寄生バイポーラトランジスタ
効果の抑止を示す図、図３は本発明の第２実施例とし
て、ＭＯＳ型電界効果トランジスタにＦＮを注入するこ
とにより発生する界面準位の位置を示す図、図４は上記
第２実施例における寄生バイポーラトランジスタ効果の
抑止を示す図である。
る。図１は本発明の第１実施例として、ＳＯＩ基板上の
ＭＯＳ型電界効果トランジスタにホットキャリアを注入
することにより発生する界面準位の位置を示す図、図２
は上記第１実施例における寄生バイポーラトランジスタ
効果の抑止を示す図、図３は本発明の第２実施例とし
て、ＭＯＳ型電界効果トランジスタにＦＮを注入するこ
とにより発生する界面準位の位置を示す図、図４は上記
第２実施例における寄生バイポーラトランジスタ効果の
抑止を示す図である。
【００１２】第１実施例本発明の 第１実施例として、ＳＯＩ基板上のＭＯＳ型電
界効果トランジスタの界面準位が、ホットキャリアの注
入によりドレイン付近に形成された状態を図１に示す。
ドレイン４２付近の高電界領域で発生したホトキャリア
のごく一部がドレイン付近のゲート酸化膜４６中に注入
され、界面準位を発生させる。図２はホットキャリア注
入によって発生した界面準位により、寄生バイポーラト
ランジスタ効果が抑止されたことを示す図である。図２
はホットキャリアが注入されたドレインをソース端子と
して測定したサブスレッショルド特性であり、ホットキ
ャリア注入前後の特性変化を示している。測定ドレイン
電圧は０.１Ｖと２.０Ｖの２種類で行っている。ドレイ
ン電圧が０.１Ｖの場合には、ホットキャリア注入前後
で殆ど特性変化がなく、本来のＭＯＳ型トランジスタ電
流に対してはホットキャリア注入が殆ど影響していない
ことが判る。しかし、寄生バイポーラトランジスタ効果
が現れるようなドレイン電圧２.０Ｖでは、ホットキャ
リア注入後には寄生バイポーラトランジスタ効果が抑制
され、閾値電圧の低下やオフ電流の増大が抑制されてい
ることが判る。界面準位量の評価結果から、５×１０
１０〜２×１０１１／cｍ２の界面準位があれば、必要
にして十分な寄生バイポーラトランジスタ効果の抑制効
果があることが判明した。このように、本来のＭＯＳト
ランジスタ電流には殆ど影響しない程度の微量の界面準
位を生成させることによって、寄生バイポーラトランジ
スタ効果を抑制できることが判る。
界効果トランジスタの界面準位が、ホットキャリアの注
入によりドレイン付近に形成された状態を図１に示す。
ドレイン４２付近の高電界領域で発生したホトキャリア
のごく一部がドレイン付近のゲート酸化膜４６中に注入
され、界面準位を発生させる。図２はホットキャリア注
入によって発生した界面準位により、寄生バイポーラト
ランジスタ効果が抑止されたことを示す図である。図２
はホットキャリアが注入されたドレインをソース端子と
して測定したサブスレッショルド特性であり、ホットキ
ャリア注入前後の特性変化を示している。測定ドレイン
電圧は０.１Ｖと２.０Ｖの２種類で行っている。ドレイ
ン電圧が０.１Ｖの場合には、ホットキャリア注入前後
で殆ど特性変化がなく、本来のＭＯＳ型トランジスタ電
流に対してはホットキャリア注入が殆ど影響していない
ことが判る。しかし、寄生バイポーラトランジスタ効果
が現れるようなドレイン電圧２.０Ｖでは、ホットキャ
リア注入後には寄生バイポーラトランジスタ効果が抑制
され、閾値電圧の低下やオフ電流の増大が抑制されてい
ることが判る。界面準位量の評価結果から、５×１０
１０〜２×１０１１／cｍ２の界面準位があれば、必要
にして十分な寄生バイポーラトランジスタ効果の抑制効
果があることが判明した。このように、本来のＭＯＳト
ランジスタ電流には殆ど影響しない程度の微量の界面準
位を生成させることによって、寄生バイポーラトランジ
スタ効果を抑制できることが判る。
【００１３】ただし、寄生バイポーラトランジスタ効果
を抑制するには、界面準位の形成領域をドレイン側では
なくソース側に設定するのが効果的である。通常、デバ
イスを動作させているときに自然な形で生じるホットキ
ャリア効果では、ドレイン側にホットキャリアが注入さ
れ界面準位はドレイン付近に形成される。したがって、
ホットキャリア注入によって界面準位を形成するには、
ソース側にも故意に形成する必要がある。この種のホッ
トキャリアをドレイン側とソース側との両方に注入すれ
ば、対称的に寄生バイポーラトランジスタ効果を抑制す
ることができる。
を抑制するには、界面準位の形成領域をドレイン側では
なくソース側に設定するのが効果的である。通常、デバ
イスを動作させているときに自然な形で生じるホットキ
ャリア効果では、ドレイン側にホットキャリアが注入さ
れ界面準位はドレイン付近に形成される。したがって、
ホットキャリア注入によって界面準位を形成するには、
ソース側にも故意に形成する必要がある。この種のホッ
トキャリアをドレイン側とソース側との両方に注入すれ
ば、対称的に寄生バイポーラトランジスタ効果を抑制す
ることができる。
【００１４】第２実施例 本発明の第２実施例として、ＳＯＩ基板上のＭＯＳ型電
界効果トランジスタの界面準位を、ＦＮ注入を用いて発
生させた場合における、界面準位の発生位置を図３に示
す。ＦＮ注入は５〜６ＭＶ／cｍ以上の高電界をゲート
酸化膜に印加するとき、陰極側からゲート酸化膜内に流
れるトンネル電流の１種であるＦＮ電流を、ゲート酸化
膜中に流すことをいうが、上記のように高電界を印加す
るために、高エネルギの電子および正孔が生成される。
ＦＮ注入による界面準位の生成機構は、ゲート酸化膜の
膜厚によっても異なるとも考えられているが、上記ＦＮ
注入によって、チャネル上の酸化膜界面に界面準位が発
生すると考えられるため、ソース・ドレインの正・逆接
続で対称な寄生バイポーラトランジスタ効果に対する抑
制効果を得ることができる。図４はゲートに正電圧を印
加してＦＮ注入を行い、その注入前後のサブスレショル
ド特性を比較して示した図である。第１実施例と同様
に、ドレイン電圧０.１Ｖの場合にはＦＮ注入前後で殆
ど特性変化はなく、本来のＭＯＳ型トランジスタ電流に
対しては、上記ＦＮ注入が殆ど影響していないことが判
る。しかしながら、寄生バイポーラトランジスタ効果が
現れ得るようなドレイン電圧の１.９Ｖでは、ＦＮ注入
後において寄生バイポーラトランジスタ効果が抑制さ
れ、閾値電圧の低下やオフ電流の増大が抑制されている
ことが判る。このようにＦＮ注入によっても、本来のＭ
ＯＳ型トランジスタ電流に殆ど影響を与えない程度の微
量の界面準位生成によって、寄生バイポーラトランジス
タ効果を抑制できることが判る。
界効果トランジスタの界面準位を、ＦＮ注入を用いて発
生させた場合における、界面準位の発生位置を図３に示
す。ＦＮ注入は５〜６ＭＶ／cｍ以上の高電界をゲート
酸化膜に印加するとき、陰極側からゲート酸化膜内に流
れるトンネル電流の１種であるＦＮ電流を、ゲート酸化
膜中に流すことをいうが、上記のように高電界を印加す
るために、高エネルギの電子および正孔が生成される。
ＦＮ注入による界面準位の生成機構は、ゲート酸化膜の
膜厚によっても異なるとも考えられているが、上記ＦＮ
注入によって、チャネル上の酸化膜界面に界面準位が発
生すると考えられるため、ソース・ドレインの正・逆接
続で対称な寄生バイポーラトランジスタ効果に対する抑
制効果を得ることができる。図４はゲートに正電圧を印
加してＦＮ注入を行い、その注入前後のサブスレショル
ド特性を比較して示した図である。第１実施例と同様
に、ドレイン電圧０.１Ｖの場合にはＦＮ注入前後で殆
ど特性変化はなく、本来のＭＯＳ型トランジスタ電流に
対しては、上記ＦＮ注入が殆ど影響していないことが判
る。しかしながら、寄生バイポーラトランジスタ効果が
現れ得るようなドレイン電圧の１.９Ｖでは、ＦＮ注入
後において寄生バイポーラトランジスタ効果が抑制さ
れ、閾値電圧の低下やオフ電流の増大が抑制されている
ことが判る。このようにＦＮ注入によっても、本来のＭ
ＯＳ型トランジスタ電流に殆ど影響を与えない程度の微
量の界面準位生成によって、寄生バイポーラトランジス
タ効果を抑制できることが判る。
【００１５】上記のように、微量であって適量の界面準
位をＭＯＳ型電界効果トランジスタのゲート電極下に生
成させることにより、寄生バイポーラトランジスタ効果
を抑止することができる。上記のような界面準位の生成
は、上記各実施例に示したホットキャリアやＦＮ注入の
他に、イオン、電子、Ｘ線等のエネルギー粒子の照射
や、ゲート酸化膜中へのアバランシェ注入による電子ま
たは正孔の注入、あるいは、高温状態から急冷すること
によって、熱平衡状態と僅かに異なる原子配列を作り出
すために界面準位が形成されると考えられる、急熱冷却
法を用いることによっても可能である。
位をＭＯＳ型電界効果トランジスタのゲート電極下に生
成させることにより、寄生バイポーラトランジスタ効果
を抑止することができる。上記のような界面準位の生成
は、上記各実施例に示したホットキャリアやＦＮ注入の
他に、イオン、電子、Ｘ線等のエネルギー粒子の照射
や、ゲート酸化膜中へのアバランシェ注入による電子ま
たは正孔の注入、あるいは、高温状態から急冷すること
によって、熱平衡状態と僅かに異なる原子配列を作り出
すために界面準位が形成されると考えられる、急熱冷却
法を用いることによっても可能である。
【００１６】
【発明の効果】上記のように本発明によるＳＯＩ半導体
集積回路装置の製造方法は、ＳＯＩ基板上に形成された
ＭＯＳ型電界効果トランジスタを含むＳＯＩ半導体集積
回路装置において上記ＭＯＳ型電界効果トランジスタの
ソース層およびドレイン層と、ゲート電極とのオーバラ
ップ部分を含むゲート電極下の、ゲート酸化膜とチャネ
ル半導体間の界面に、５×１０１０〜２×１０１１／c
ｍ２の界面準位を有する領域を、少なくとも一部にイオ
ン、電子、Ｘ線等のエネルギー粒子照射を用い、または
ゲート酸化膜中へのホットキャリア注入、ＦＮ注入、ア
バランシェ注入等による電子または正孔の注入を用い、
あるいは急熱冷却を用いて設け、また、上記界面準位を
形成する工程を、金属配線工程終了後に行う熱処理工程
の後に行うことにより、寄生バイポーラトランジスタ効
果を抑止し、閾値電圧の低下やオフ電流の増大を抑制
し、高安定で待機時における消費電力を低減したＭＯＳ
型トランジスタを基板上に形成した、ＳＯＩ半導体集積
回路装置の製造方法を実現することができる。
集積回路装置の製造方法は、ＳＯＩ基板上に形成された
ＭＯＳ型電界効果トランジスタを含むＳＯＩ半導体集積
回路装置において上記ＭＯＳ型電界効果トランジスタの
ソース層およびドレイン層と、ゲート電極とのオーバラ
ップ部分を含むゲート電極下の、ゲート酸化膜とチャネ
ル半導体間の界面に、５×１０１０〜２×１０１１／c
ｍ２の界面準位を有する領域を、少なくとも一部にイオ
ン、電子、Ｘ線等のエネルギー粒子照射を用い、または
ゲート酸化膜中へのホットキャリア注入、ＦＮ注入、ア
バランシェ注入等による電子または正孔の注入を用い、
あるいは急熱冷却を用いて設け、また、上記界面準位を
形成する工程を、金属配線工程終了後に行う熱処理工程
の後に行うことにより、寄生バイポーラトランジスタ効
果を抑止し、閾値電圧の低下やオフ電流の増大を抑制
し、高安定で待機時における消費電力を低減したＭＯＳ
型トランジスタを基板上に形成した、ＳＯＩ半導体集積
回路装置の製造方法を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例として、ＭＯＳ型電界効果
トランジスタにホットキャリアを注入したことにより発
生する界面準位の位置を示す図である。
トランジスタにホットキャリアを注入したことにより発
生する界面準位の位置を示す図である。
【図２】上記第１実施例における寄生バイポーラトラン
ジスタ効果の抑止を示す図である。
ジスタ効果の抑止を示す図である。
【図３】本発明の第２実施例として、ＭＯＳ型電界効果
トランジスタにＦＮ注入を行うことにより発生する界面
準位の位置を示す図である。
トランジスタにＦＮ注入を行うことにより発生する界面
準位の位置を示す図である。
【図４】上記第２実施例における寄生バイポーラトラン
ジスタ効果の抑止を示す図である。
ジスタ効果の抑止を示す図である。
【図５】ＳＯＩ基板上に形成されたＭＯＳ型電界効果ト
ランジスタの断面構造を示す図である。
ランジスタの断面構造を示す図である。
【図６】寄生バイポーラトランジスタ効果の説明図であ
る。
る。
【図７】寄生バイポーラトランジスタ効果による閾値電
圧低下とオフ電流増大を示す図である。
圧低下とオフ電流増大を示す図である。
４１，６１…ソース ４２，６２…ドレイン ４３，６３…ゲート電極 ４５，６５…チャネル半導体 ４６，６６…ゲート酸化膜 ４７，６７…界面準位
Claims (3)
- 【請求項１】ＳＯＩ基板上に形成されたＭＯＳ型電界効
果トランジスタを含むＳＯＩ半導体集積回路の製造方法
において、金属配線工程の終了後に行う熱処理工程の後
に、上記ＭＯＳ型電界効果トランジスタのゲート電極下
のゲート酸化膜とチャネル層間の界面に、５×１０ １０
〜２×１０ １１ ／cｍ ２ の界面準位を少なくとも一部に
形成する工程を含み、 上記界面準位形成の工程は、イオン、電子、Ｘ線等のエ
ネルギー粒子照射を用いることを特徴とするＳＯＩ半導
体集積回路装置の製造方法。 - 【請求項２】ＳＯＩ基板上に形成されたＭＯＳ型電界効
果トランジスタを含むＳＯＩ半導体集積回路の製造方法
において、金属配線工程の終了後に行う熱処理工程の後
に、上記ＭＯＳ型電界効果トランジスタのゲート電極下
のゲート酸化膜とチャネル層間の界面に、５×１０１０
〜２×１０１１／cｍ２の界面準位を少なくとも一部に
形成する工程を含み、 上記界面準位形成の工程は、ゲート酸化膜中へのホット
キャリア注入、ＦＮ注入、アバランシェ注入等による電
子または正孔の注入を用いることを特徴とする ＳＯＩ半
導体集積回路装置の製造方法。 - 【請求項３】ＳＯＩ基板上に形成されたＭＯＳ型電界効
果トランジスタを含むＳＯＩ半導体集積回路の製造方法
において、金属配線工程の終了後に行う熱処理工程の後
に、上記ＭＯＳ型電界効果トランジスタのゲート電極下
のゲート酸化膜とチャネル層間の界面に、５×１０ １０
〜２×１０ １１ ／cｍ ２ の界面準位を少なくとも一部に
形成する工程を含み、 上記界面準位形成の工程は、急熱冷却を用いることを特
徴とする ＳＯＩ半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29931694A JP3297548B2 (ja) | 1994-12-02 | 1994-12-02 | Ｓｏｉ半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29931694A JP3297548B2 (ja) | 1994-12-02 | 1994-12-02 | Ｓｏｉ半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08162641A JPH08162641A (ja) | 1996-06-21 |
| JP3297548B2 true JP3297548B2 (ja) | 2002-07-02 |
Family
ID=17870966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29931694A Expired - Fee Related JP3297548B2 (ja) | 1994-12-02 | 1994-12-02 | Ｓｏｉ半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3297548B2 (ja) |
-
1994
- 1994-12-02 JP JP29931694A patent/JP3297548B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08162641A (ja) | 1996-06-21 |
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