CN1275810A - 稳定绝缘体基半导体器件的方法及绝缘体基半导体器件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 101
- 238000000034 method Methods 0.000 title claims abstract description 35
- 230000000087 stabilizing effect Effects 0.000 title abstract 2
- 239000012212 insulator Substances 0.000 title 1
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 238000009413 insulation Methods 0.000 claims description 23
- 239000010410 layer Substances 0.000 description 40
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 230000000694 effects Effects 0.000 description 13
- 239000012535 impurity Substances 0.000 description 8
- 230000002950 deficient Effects 0.000 description 7
- 239000002800 charge carrier Substances 0.000 description 3
- 230000005764 inhibitory process Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N argon Substances [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- -1 argon ion Chemical class 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 208000032750 Device leakage Diseases 0.000 description 1
- 208000035859 Drug effect increased Diseases 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 230000035755 proliferation Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
Abstract
一种稳定SOI半导体器件的方法,包括以下步骤:提供SOI半导体器件,该器件由包括支撑基片的SOI衬底、在支撑基片上形成的埋置绝缘膜、在埋置绝缘膜上形成的表面半导体层、形成在表面半导体层中的源/漏区、在源/漏区之间的表面半导体层上形成的栅极构成,栅绝缘膜介于栅极和表面半导体层之间;在支撑基片和源/漏区中的一个之间施加电应力,由此在半导体表面层一侧形成抵达埋置绝缘膜的后沟道,由此至少在所述源/漏区中的一个和埋置绝缘膜一侧中的表面半导体层之间的界面附近引入捕获电位。
Description
本发明涉及稳定SOI(绝缘体基半导体)的半导体器件的方法及由该方法稳定的SOI半导体器件。
随着便携器件的广泛应用，非常需要开发出能够用单个电池电源工作很长时间的LSI。而且，已进行了期望能高速工作并消耗较少电能的SOI-MOSFET的研究和开发。
通常，需要减少漏电流以实现较小的SOI-MOSFET功耗。在LSI级备用状态中消耗的电能大到几百μA，会导致严重的问题。
以短沟道SOI-NMOSFET为例，参考图10和11介绍在备用状态中它的基本工作原理。
在SOI-NMOSFET的备用状态中，例如，正电压施加到漏极4。因此，电子由源5提取并通过沟道11行进到漏极4。此时，电子行进穿过SOI-NMOSFET的细沟道11进入电场强度很高的漏极的附近，由此转变成高能状态。然后，到达漏极4的电子发生碰撞电离并产生电子-空穴对。由碰撞电离新产生的电子流入到漏极4内，而空穴12聚集在与源5相邻为低电位的表面硅层3的下部。
在所述备用状态中漏电流的模型显示在图11的等效电路中。根据图11，由碰撞电离造成的浮置体效应可以认为是产生泄漏电流(off-leak)的主要因素。
换句话说，由源5排放的电子变为电流Ich。电子在漏极4的附近以一定的概率发生碰撞电离，并由放大系数(M-1)放大，由此变为Ii(由碰撞电离产生的电子引起的电流)。另一方面，由漏极4排放的空穴堆积在本体13(表面硅层的下部)。堆积在本体13的空穴12升高了衬底电位Vbs，即产生浮置体效应。
当产生浮置体效应且衬底电位Vbs升高时，MOSFET的阈值电压Vth降低。由此，亚阈值电流更容易流过沟道11。
此外，当衬底电位Vbs升高时，寄生双极效应增加。即，在NMOSFET中，由源/漏区和两者之间的本体13形成NPN型双极结构。因此，本体电位的升高使电子更容易从源5中取出，由此增加了借助NPN双极晶体管的本体或基极流到漏极内的电流Ic。电流Ic和电流Ich一起流动，进一步增加了碰撞电离。由此，相对于泄漏电流，寄生双极效应变为正反馈的一个因素(在图11中，电流Ib为碰撞电离和寄生双极效应产生的空穴形成的电流，β为寄生双极效应的电流增益)。
通常，MOSFET的泄漏电流的特性如图12所示。
当漏和源之间的电压Vds很小时(区域I)，SOI-NMOSFET的阈值电压控制泄漏电流。
此外，当电压Vds增加很小时(区域II)，电压Vbs和反偏效应增加，变为泄漏电流的主要因素。总之，寄生双极效应会增加，会产生碰撞电离，进一步增加了泄漏电流(区域II)。
当电压Vds进一步增加时(区域III)，与由寄生双极效应引起的正反馈相关的碰撞电离具有更主要的作用，由此漏电流快速地增加。
由上所述，以上提到的减少漏电流的措施为：
1.增加阈值电压，
2.抑制寄生双极效应，以及
3.抑制碰撞电离。
通常，已有多种建议减少漏电流。例如，IEEE.SSDM.Tech.Dig.，pp627-630，1995已提出通过氩离子注入到本体内有意地在晶体内形成缺陷的方法。由这种方法引入的缺陷作为捕获电位，缩短载流子的生存时间，并为抑制寄生双极效应和减少漏电流作出贡献。
然而，在所述注入氩离子的方法中，在具有SOI结构的衬底的表面硅层内形成晶体缺陷，由此减少了载流子的迁移率和晶体管的驱动电流。此外，就工业实用而言，该方法存在问题，是由于它增加了制造工艺并增加了制造成本。
因此，尝试通过利用电应力引入捕获电位的技术已经提出(日本待审专利申请No.Hei 9(1997)-8259)。根据该技术，如图13所示，支撑衬底1保持在100到200℃的温度，栅极6、漏极4以及源5接地，正电压施加到支撑衬底1。由此，通过电应力将缺陷8引入到沟道区域7中。缺陷8作为载流子的捕获电位，导致备用状态中的漏电流减少。顺便提及，通过电荷轰击法可以检查由电应力形成的缺陷。
然而，在上面介绍的方法中，衬底必须加热到约200℃，施加电应力几小时。因此，效率很低并且工业上很难实现。此外，电应力也施加到前(front)沟道区域9。由此缺陷也形成在前沟道区域9内。因此，可能会降低晶体管的驱动电流。
根据本发明，提供一种稳定SOI半导体器件的方法，包括以下步骤：提供SOI半导体器件，该器件由包括支撑基片的SOI衬底、在支撑基片上形成的埋置绝缘膜、在埋置绝缘膜上形成的表面半导体层、形成在表面半导体层中的源/漏区、在源/漏区之间的表面半导体层上形成的栅极构成，栅绝缘膜介于栅极和表面半导体层之间；在支撑基片和源/漏区中的一个之间施加电应力，由此在半导体表面层一侧形成抵达埋置绝缘膜的后(back)沟道，由此至少在所述源/漏区中的一个和埋置绝缘膜一侧中的表面半导体层之间的界面附近引入捕获电位。
此外，本发明提供一种由以上的方法稳定的SOI半导体器件。
换句话说，本发明通过开发一种基于与存在以上问题的常规技术彻底不同的原理施加电应力的方法。由此，本发明提供一种稳定SOI半导体器件的有效方法，其中将捕获电位在短时间内(几秒到几百秒)仅引入到适当的位置，同时不升高衬底温度，还提供一种由该方法得到的半导体器件。
通过下文详细的说明，本申请的这些和其它目的将变得很显然。然而，应该理解说明本发明优选实施例的详细说明和具体例子仅用于示例，从所述详细的说明中，在本发明的精神和范围内的各种修改和变形对本领域的技术人员来说是显而易见的。
图1为SOI半导体器件主要部分的示意性剖面图，图示出稳定本发明的SOI半导体器件的方法；
图2示出了当偏置电压正向地施加到图1稳定的SOI半导体器件时SOI半导体器件主要部分的示意性剖面图；
图3示出了当偏置电压反向地施加到图1稳定的SOI半导体器件时SOI半导体器件主要部分的示意性剖面图；
图4示出了当偏置电压正向地施加到图1的SOI半导体器件时，漏电流随施加电应力的周期变化的曲线图；
图5示出了当偏置电压反向地施加到图1的SOI半导体器件时，漏电流随施加电应力的周期变化的曲线图；
图6示出了当偏置电压正向地施加到图1的SOI半导体器件时，漏电流随施加电应力的周期变化的曲线图；
图7示出了当偏置电压反向地施加到图1的SOI半导体器件时，漏电流随施加电应力的周期变化的曲线图；
图8为将图1所示的电应力施加到图1的SOI半导体器件之后，测量到的图2所示驱动电流的变化曲线图；
图9为将图1所示的电应力施加到图1的SOI半导体器件之后，测量到的图3所示驱动电流的变化曲线图；
图10示出了备用状态中常规短沟道SOI半导体器件的工作原理图；
图11示出了备用状态中图10的半导体器件中流动电流的等效电路图；
图12为半导体器件中漏电流的特性曲线；以及
图13为SOI半导体器件主要部分的示意性剖面图，图示出稳定SOI半导体器件的常规方法。
稳定本发明的SOI半导体器件的方法中使用的SOI半导体器件主要由SOI衬底构成，其中埋置绝缘膜和表面半导体层以此顺序层叠在支撑基片上，源/漏区形成在SOI衬底的表面半导体层中，栅电极形成在源/漏区之间的表面半导体层上，栅绝缘膜介于栅电极和表面半导体层之间。
这里，对SOI衬底没有特别的限定，只要它由通常使用的结构和厚度的材料形成。例如，BESOI和SIMOX(注氧隔离)半导体衬底。
作为支撑基片，可以使用多种基片，例如，硅、锗等的半导体基片，GaAs，InGaAs等的化合物半导体基片，蓝宝石、石英、玻璃、塑料等的绝缘基片。
埋置的绝缘膜可以为例如SiO2膜或SiN膜。可以根据设计的半导体器件的特性、施加到得到的半导体器件的电压大小等适当地调节埋置绝缘膜的厚度，但可以为例如50到500nm。
表面半导体层是作为有源层形成晶体管的薄半导体层，可以由如硅或锗等的半导体或者如GaAs或InGaAs等的化合物半导体薄膜形成。其中，优选硅的薄膜。考虑到要得到的半导体器件的特性，根据以下各种参数，例如晶体管的源/漏区的结深度、形成在表面半导体层表面上的沟道区深度以及杂质浓度，表面半导体层的厚度可以适当地调节到约30到200nm。以后将介绍这些参数。此外，表面半导体层提供有以后将介绍的源/漏区和沟道区。因此，适当地将表面半导体层中的杂质浓度(例如，如磷或砷等的N型杂质，或如硼等的P型杂质)设置为例如约1×1015到1×1018atom/cm3，以便浓度对应于要得到的半导体器件阈值。
在表面半导体层中形成的源/漏区优选形成具有等于表面半导体层厚度的结深度。不具体限定源/漏区中的杂质浓度为任何类型，可以为N型或P型。此外不具体限定杂质浓度。例如，N型杂质可以含有约1×1020到1×1021atom/cm3的数量。此外，源/漏区可以具有LDD结构。
不具体限定形成在源/漏区之间表面半导体层上的栅绝缘膜和栅电极，只要它们由半导体器件通常采用的厚度的材料制成。例如，栅绝缘膜可以由厚度约3到10nm的氧化硅膜、氮化硅膜或层叠膜制成。栅电极可以为厚度约150到300nm的多晶硅；如W、Ta、Ti以及Mo等的难熔金属的硅化物；由这些硅化物(例如，MoSi2和WSI2)和多晶硅组成的多晶硅硅化物；以及其它金属。此外，考虑到形成源/漏区的杂质的横向扩散，栅电极可以具有绝缘膜的侧壁间隔层。
使用以上介绍的SOI半导体器件，电应力施加在支撑基片和源/漏区中的一个之间。具体地，当为漏极接地的NMOS时，约1到5V(2.5到3.5V)的电压和约5到20V的电压分别施加到源和衬底。当源接地时，约1到5V(2.5到3.5V)的电压和约5到20V的电压分别施加到漏极和衬底。在源或漏极接地的情况中施加电应力时，约-0.1V到约-0.8V，即约-0.5V的电压施加到栅极，以将表面保持在轻微地堆积状态，以便不形成表面沟道。此外，当为漏极接地的PMOS时，约2.5到3.5V的电压和约-5到-20V的电压分别施加到源和衬底。当源接地时，约2.5到3.5V的电压和约-5到-20V的电压分别施加到漏极和衬底。类似于NMOS，在源或漏极接地的情况中施加电应力时，约-0.1V到约-0.8V，即约-0.5V的电压施加到栅极，以避免形成表面沟道。
为了施加以上介绍的电应力，衬底温度优选接近室温(约30℃)。然而在本发明的方法中，不需要严格地控制衬底温度，因为在本发明的方法中施加电应力不影响衬底温度增加。
施加电应力约几秒到几百秒，特别是约10秒到500秒。为了施加电应力，可以在以上介绍的时间周期施加一次或多次以上介绍的电压，或可以改变以上介绍的电压施加的图形施加电压。为了简化操作，优选在需要的时间周期仅施加一次需要的电压。
通过如上所述施加电应力之后，后沟道形成在表面半导体层一侧抵达埋置绝缘膜界，表面半导体层、埋置绝缘膜以及支撑基片可以分别作为有源层、栅绝缘膜以及栅电极。由此，捕获电位引入到至少源/漏区之一和埋置绝缘膜一侧上的表面半导体层之间的界面附近。
捕获电位可以引入到埋置绝缘膜一侧上的表面半导体层的整个表面。
在本发明的SOI半导体器件中，备用状态中的漏电流可以减少，是由于通过以上的方法捕获电位仅引入到需要的位置。此外，通过仅施加电应力，可以减少正向和反向漏电流。
下面参考附图详细地介绍稳定SOI半导体器件的方法和SOI半导体器件的一个例子。
如图1所示，使用的NMOSFET包括具有硅基片1的SOI衬底、形成在硅衬底1上约1000厚的埋置绝缘膜2和厚度约577的表面硅层3、形成在表面硅层3中的漏极4和源5，以及形成在表面硅层3上的栅电极6，栅绝缘膜介于两者之间。
NMOSFET的漏极4接地，2.5V和5.0V的电压分别施加到源5和衬底1。施加应力的周期设置为1到300秒。此时的衬底温度约20到30℃。因此，后沟道7形成在表面半导体层3一侧直到埋置绝缘膜2。由此，捕获电位8引入到埋置绝缘膜一侧的源5和表面半导体层3之间的界面。
在所述半导体器件中，通过施加通常的电压形成前沟道评估施加电应力的效果。针对正电压施加到漏极4和源5以及硅衬底1接地作为图2中所示的GND电位的正向偏置电压的情况，以及正电压施加到源5和漏极4以及硅衬底1接地作为图3中所示的GND电位的反向偏置电压的情况进行所述评估。
结果显示在图4和5中。
图4示出了在半导体器件中正向偏置状态下漏电流与施加在漏极和源之间的电压Vds之间的关系，其中施加电应力10，20，30，120以及300秒。随着施加电应力的时间周期的增加，与图12所示的相比，区域I和II中的漏电流降低。特别是，区域II中的漏电流显著降低。
图5示出了在半导体器件中反向偏置状态下漏电流与施加在漏和源之间的电压Vds之间的关系，其中施加电应力20，30，120以及300秒。随着施加电应力的时间周期的增加，与图4中显示的结果类似，可以观察到漏电流减少。
根据这些结果，图6和7示出了当分别施加正向和反向偏置电压时漏电流和电应力的施加周期之间的关系。
图6和7示出了在正向和反向偏置状态下可以分别观察到随着电应力的施加周期的增加，漏电流减少。
也就是，通常由备用状态下(栅电压为零)漏极和源之间施加的电压产生的碰撞电离升高本体电位。由于本体电位的增加，电子从源5注入到漏极4(双极效应)。然而在本发明中，如上所述施加电应力，将捕获电位8引入到源5和表面硅层3之间界面的下部分。捕获电位8作为正固定电荷并捕获注入的电子，由此减少了有效的注入电子的数量。无论正电压是否施加到漏极或源，由于该现象，在两种情况中电子都被捕获。因此，即使双向电压施加到实际电路，通过象本发明中的一样施加一次电应力可以有效地减少漏电流。
此外，分别确定单独地施加正向和反向偏置电压的情况中驱动电流的变化。然后，如图8和9所示，很难观察到驱动电流减少。这表明通过选择适当的电应力的施加条件，捕获电位仅引入到需要的位置，没有在表面硅层的前表面上产生任何缺陷。
此外，根据本发明，可以以简单的方法减少备用状态中的漏电流，因为不需要在施加电应力时加热衬底。
根据本发明的半导体器件中，包括具有支撑基片的SOI衬底、埋置绝缘膜、以及源/漏区形成其内的表面半导体层，埋置绝缘膜和表面半导体层形成在支撑基片上，栅电极形成在源/漏区之间的表面半导体层上，栅绝缘膜介于栅电极和表面半导体层之间，电应力施加在支撑基片和源/漏区中的一个，在表面半导体层一侧形成抵达埋置绝缘膜的后沟道，由此，捕获电位引入到至少源/漏区之一和埋置绝缘膜一侧上的表面半导体层之间的界面附近。因此，抑制了寄生双极效应，减小了阈值电压，并抑制了碰撞电离，通过简单、容易和实用的方法减少了备用状态中的漏电流，同时不降低驱动电流。
Claims (12)
1.一种稳定SOI半导体器件的方法，包括以下步骤：
提供SOI半导体器件，该器件由包括支撑基片的SOI衬底、在支撑基片上形成的埋置绝缘膜、在埋置绝缘膜上形成的表面半导体层、形成在表面半导体层中的源/漏区、在源/漏区之间的表面半导体层上形成的栅极构成，栅绝缘膜介于栅极和表面半导体层之间；
在支撑基片和源/漏区中的一个之间施加电应力，由此在表面半导体层一侧形成抵达埋置绝缘膜的后沟道，由此至少在所述源/漏区中的一个和埋置绝缘膜一侧的表面半导体层之间的界面附近引入捕获电位。
2.根据权利要求1的方法，其中调节施加电应力的时间周期，以便将捕获电位引入到表面半导体层的整个埋置绝缘膜侧。
3.根据权利要求1或2的方法，其中通过将源/漏区之一设置为地电位，另一个设置为正电位，施加电应力。
4.根据权利要求3的方法，其中正电位为1V到5V。
5.根据权利要求3的方法，其中通过进一步将支撑基片在N沟道半导体器件时设置为正电位或在P沟道半导体器件时设置为负电位来施加电应力。
6.根据权利要求5的方法，其中正电位为5V到20V，负电位为-5V到-20V。
7.根据权利要求3或5的方法，其中通过进一步在N沟道半导体器件时将栅极设置为正电位或在P沟道半导体器件时将栅极设置为负电位来施加电应力，以便不形成表面沟道。
8.根据权利要求5的方法，其中负电位为-0.1V到-0.8V，正电位为0.1到0.8V。
9.根据权利要求1的方法，其中施加电应力约几秒到几百秒。
10.根据权利要求9的方法，其中施加电应力约10秒到500秒。
11.由权利要求1的方法稳定的SOI半导体器件。
12.根据权利要求5的SOI半导体器件，其中施加电应力，由此形成单向后沟道并减少双向漏电流。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15212499A JP3454752B2 (ja) | 1999-05-31 | 1999-05-31 | Ｓｏｉ半導体装置の安定化方法及びｓｏｉ半導体装置 |
| JP152124/1999 | 1999-05-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1275810A true CN1275810A (zh) | 2000-12-06 |
| CN1154191C CN1154191C (zh) | 2004-06-16 |
Family
ID=15533597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB001053736A Expired - Fee Related CN1154191C (zh) | 1999-05-31 | 2000-03-31 | 稳定绝缘体基半导体器件的方法及绝缘体基半导体器件 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6194282B1 (zh) |
| EP (1) | EP1058319A3 (zh) |
| JP (1) | JP3454752B2 (zh) |
| KR (1) | KR100368030B1 (zh) |
| CN (1) | CN1154191C (zh) |
| TW (1) | TW492190B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100387122B1 (ko) * | 2000-09-15 | 2003-06-12 | 피티플러스(주) | 백 바이어스 효과를 갖는 다결정 실리콘 박막 트랜지스터의 제조 방법 |
| US6969618B2 (en) * | 2002-08-23 | 2005-11-29 | Micron Technology, Inc. | SOI device having increased reliability and reduced free floating body effects |
| US7166876B2 (en) * | 2004-04-28 | 2007-01-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOSFET with electrostatic discharge protection structure and method of fabrication |
| JP4316558B2 (ja) * | 2005-06-28 | 2009-08-19 | 三星モバイルディスプレイ株式會社 | 有機発光表示装置 |
| US11023955B1 (en) | 2019-09-27 | 2021-06-01 | Valyant AI, Inc. | Outside ordering system |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6129175A (ja) * | 1984-07-19 | 1986-02-10 | Toshiba Corp | 半導体装置及びその製造方法 |
| DE69328743T2 (de) * | 1992-03-30 | 2000-09-07 | Mitsubishi Electric Corp | Halbleiteranordnung |
| JP3284499B2 (ja) * | 1995-06-14 | 2002-05-20 | 日本電信電話株式会社 | Ｍｏｓ型集積回路の特性安定化方法および装置 |
-
1999
- 1999-05-31 JP JP15212499A patent/JP3454752B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-16 TW TW089102604A patent/TW492190B/zh not_active IP Right Cessation
- 2000-02-17 EP EP00301233A patent/EP1058319A3/en not_active Withdrawn
- 2000-02-23 US US09/511,116 patent/US6194282B1/en not_active Expired - Lifetime
- 2000-03-31 CN CNB001053736A patent/CN1154191C/zh not_active Expired - Fee Related
- 2000-05-16 KR KR10-2000-0026189A patent/KR100368030B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100368030B1 (ko) | 2003-01-15 |
| EP1058319A2 (en) | 2000-12-06 |
| JP2000340797A (ja) | 2000-12-08 |
| US6194282B1 (en) | 2001-02-27 |
| EP1058319A3 (en) | 2002-07-31 |
| CN1154191C (zh) | 2004-06-16 |
| TW492190B (en) | 2002-06-21 |
| JP3454752B2 (ja) | 2003-10-06 |
| KR20010014918A (ko) | 2001-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20040616 Termination date: 20160331 |