TWI778925B - 子字線驅動器及包括其的半導體記憶體裝置 - Google Patents

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TWI778925B
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元福淵
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金東建
柳明植
朴相昱
白寅碩
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Abstract

本發明提供一種子字線驅動器及包含其的半導體記憶體 裝置。子字線驅動器可包含字線上拉電晶體、字線下拉電晶體以及經組態以將字線維持在規定電壓位準的保持電晶體。子字線驅動器可包含:周邊主動區,位於基底上;第一周邊閘極電極,對應於周邊主動區上的字線下拉電晶體的閘極節點;第二周邊閘極電極,對應於周邊主動區上的保持電晶體的閘極節點;以及第一下部接觸件,耦接至周邊主動區的第一區。可將來自第一區的第一(VBB)電壓供應至保持電晶體的源極節點。

Description

子字線驅動器及包括其的半導體記憶體裝置
本揭露內容是關於半導體記憶體裝置,且特定而言,是關於包含經組態以驅動字線的子字線驅動器的半導體記憶體裝置。
[相關申請案的交叉參考]
本美國非臨時專利申請案主張2021年6月22日在韓國智慧財產局申請的韓國專利申請案第10-2021-0080765號的優先權,且以上確認的申請案的全部內容以引用的方式併入本文中。
隨著對高效能半導體記憶體裝置的需求持續增加,正在努力增加用於各種電子系統中的半導體記憶體裝置的容量及速度。對於作為揮發性記憶體裝置的典型實例的動態隨機存取記憶體(dynamic random access memory;DRAM),記憶體單元具有作為資料儲存元件的可儲存電荷的單元電容器。在DRAM中,字線及位元線用於在記憶體單元上執行寫入及/或讀取操作。連接至每一字線的多個記憶體單元構成藉由施加至字線的電壓操作的一個列。
為增加DRAM的容量,可能需要增加連接至一個字線的記憶體單元的數目,及/或可能需要減小字線之間的距離(或單元間距)。此外,當將字線電壓施加至與許多記憶體單元連接的字線時,可能出現速度延遲問題。解決字線電壓的延遲問題的一種方法是將每一字線分成多個子字線且藉由子字線驅動器驅動每一子字線。
本揭露內容的一些態樣提供高度積體且高度可靠的半導體記憶體裝置。
根據本文中所揭露的本發明概念的一些實施例,子字線驅動器可包含字線上拉電晶體、字線下拉電晶體以及經組態以將字線維持在規定電壓位準的保持電晶體。子字線驅動器可包含:周邊主動區,位於基底上,所述周邊主動區包含第一區至第六區,所述第一區至第六區在順時針方向上圍繞島狀形狀的第一裝置隔離層配置且彼此連接;第一周邊閘極電極,對應於周邊主動區上的字線下拉電晶體的閘極節點且與第二區及第六區交叉;第二周邊閘極電極,對應於周邊主動區上的保持電晶體的閘極節點且與第四區交叉;以及第一下部接觸件,耦接至第一區。第一區可對應於字線下拉電晶體的源極節點且可經由第一下部接觸件供應有第一電壓,且第五區可對應於保持電晶體的源極節點。第六區可在第一周邊閘極電極下方自第一區延伸至第五區。第六區可設置為將第一區連接至第五區且可經組態以將第一電壓自第一區供應至第五區。
根據本發明概念的一些實施例,半導體記憶體裝置可包含第一子字線驅動器。第一子字線驅動器可包含第一上拉電晶體、第一下拉電晶體、第一保持電晶體以及第一寄生電晶體。可經由第一寄生電晶體將第一下拉電晶體的第一雜質區連接至第一保持電晶體的第二雜質區,且可將第一下拉電晶體的閘極電極連接至第一寄生電晶體的閘極電極。亦可經由第一寄生電晶體將供應至第一雜質區的第一電壓供應至第二雜質區。
根據本發明概念的一些實施例,半導體記憶體裝置可包含:第一子字線驅動器,包含第一上拉電晶體、第一下拉電晶體、第一保持電晶體以及第一寄生電晶體;以及第二子字線驅動器,包含第二上拉電晶體、第二下拉電晶體、第二保持電晶體以及第二寄生電晶體。第一保持電晶體及第二保持電晶體可共用公共源極區,且第一下拉電晶體及第二下拉電晶體中的每一者可包含經組態以供應有第一電壓的雜質區。第一寄生電晶體可將第一下拉電晶體的雜質區連接至公共源極區,且第二寄生電晶體可將第二下拉電晶體的雜質區連接至公共源極區。
100:基底
110:第一層間絕緣層
120:第二層間絕緣層
130:第三層間絕緣層
140:第四層間絕緣層
1000:計算系統
1100:處理器
1150:記憶體控制器
1200:輸入/輸出集線器
1300:輸入/輸出控制器集線器
1400:動態隨機存取記憶體模組
1500:圖形卡
2000、3000:半導體封裝
2100、3100:PCB
2200、3200:主機晶粒
2300、3300:高頻寬記憶體
2310、2320、2330、2340、3310、3320、3330、3340:DRAM晶粒
3150:插入式基底
A-A'、B-B'、C-C'、D-D':線
ACT:主動圖案
AR1:第一區
AR2:第二區
AR3:第三區
AR4:第四區
AR5:第五區
AR6:第六區
BL:第二導電圖案
BLSA:位元線感測放大器
BP:障壁圖案
CELL:單元區
CH:通道區
CNH1:第一接觸窗孔
CNH2:第二接觸窗孔
CNP:接觸部分
CNT:接觸件
CORE:核心/周邊區
CP:第一導電圖案
CSE:公共源汲電極
D1:第一方向
D2:第二方向
D3:第三方向
D4:第四方向
DC1、DC2、DC3:下部接觸件
DPR1:第一雜質區
DPR2:第二雜質區
DPR3:第三雜質區
DRT1:第一下拉電晶體
DRT2:第二下拉電晶體
DS:資料儲存元件
FB:倒裝晶片凸塊
GE:閘極電極
GI:閘極絕緣層
GP:閘極封蓋層
HDL:介電層
IFS:絕緣柵
IL:絕緣層
INP:絕緣圖案
KPT1:第一保持電晶體
KPT2:第二保持電晶體
LEL:第一電極
LML1、LML2、LML3:下部互連線
LP:著陸襯墊
LST:線結構
MB:微凸塊
MC:上部接觸件
MC1:第一上部接觸件
MC2:第二上部接觸件
MP:遮罩圖案
NWEIB1:第一字線啟用信號
NWEIB2:第二字線啟用信號
PACT:周邊主動區
PGE1:第一周邊閘極電極
PGE2:第二周邊閘極電極
PGI:周邊閘極絕緣層
PMT1:第一上拉電晶體
PMT2:第二上拉電晶體
PRT1:第一寄生電晶體
PRT2:第二寄生電晶體
PXIB、PXID:驅動信號
SD1:第一源汲/汲極區
SD2:第二源汲/汲極區
SP:間隔物
ST:裝置隔離層
ST1:第一裝置隔離層
ST2:第二裝置隔離層
SWD:子字線驅動器
SWD1:第一子字線驅動器
SWD2:第二子字線驅動器
SWD3:第三子字線驅動器
SWD4:第四子字線驅動器
TEL:第二電極
TR1:第一溝渠
TR2:第二溝渠
TR3:第三溝渠
TSV:穿透電極
UML、UML1、UML2、UML3:上部互連線
VBB:負電壓/接地電壓
VPP:高電壓
WL1:第一字線
WL2:第二字線
圖1為示意性地示出根據本發明概念的一些實施例的半導體記憶體裝置或半導體記憶體晶片的平面圖。
圖2為例示性地示出根據本發明概念的一些實施例的兩個相鄰子字線驅動器的方塊圖。
圖3為示出圖2的第一子字線驅動器及第二子字線驅動器的 實例結構的電路圖。
圖4為示出根據本發明概念的一些實施例的設置於半導體記憶體裝置中的子字線驅動器的平面圖。
圖5A、圖5B以及圖5C為分別沿圖4的線A-A'、線B-B'以及線C-C'截取的截面圖。
圖6為示出根據本發明概念的一些實施例的半導體記憶體裝置的單元區的平面圖。
圖7A、圖7B、圖7C以及圖7D為分別沿圖6的線A-A'、線B-B'、線C-C'以及線D-D'截取的截面圖。
圖8、圖10以及圖12為示出根據本發明概念的一些實施例的製造半導體記憶體裝置的子字線驅動器的方法中的操作的平面圖。
圖9A、圖11A以及圖13A為分別沿圖8、圖10以及圖12的線A-A'截取的截面圖。
圖9B、圖11B以及圖13B為分別沿圖8、圖10以及圖12的線B-B'截取的截面圖。
圖9C、圖11C以及圖13C為分別沿圖8、圖10以及圖12的線C-C'截取的截面圖。
圖14為示出根據本發明概念的一些實施例的包含半導體記憶體裝置的計算系統的方塊圖。
圖15為示出根據本發明概念的一些實施例的包含DRAM裝置的三維半導體封裝的截面圖。
圖16為示出根據本發明概念的一些實施例的包含DRAM裝置的半導體封裝的截面圖。
圖1為示意性地示出根據本發明概念的一些實施例的半導體記憶體裝置或半導體記憶體晶片的平面圖。
參考圖1,可設置包含單元區CELL及核心/周邊區CORE的基底100。可用於儲存資料的記憶體單元可以陣列形狀配置於單元區CELL上。在一些實施例中,單元區CELL可包含DRAM單元。
核心/周邊區CORE可設置在單元區CELL周圍或與單元區CELL不同的區中。控制裝置及虛擬裝置可形成於核心/周邊區CORE上。舉例而言,可在核心/周邊區CORE上設置用於控制單元區CELL上的記憶體單元的電路。
多個子字線驅動器SWD可配置於核心/周邊區CORE上。每一子字線驅動器SWD可經組態以啟用連接至記憶體單元電晶體的閘極電極的字線。換句話說,子字線驅動器SWD可經組態以操作字線。
多個位元線感測放大器BLSA可配置於核心/周邊區CORE上。每一位元線感測放大器BLSA可經組態以啟用耦接至記憶體單元電晶體的位元線。
圖2為例示性地示出根據本發明概念的一些實施例的兩個相鄰子字線驅動器的方塊圖。參考圖2,可設置第一子字線驅動器SWD1及第二子字線驅動器SWD2以分別驅動第一字線WL1及第二字線WL2。
第一子字線驅動器SWD1及第二子字線驅動器SWD2中 的每一者可經組態以接收驅動信號PXID及驅動信號PXIB。可回應於第一字線啟用信號NWEIB1而啟動第一子字線驅動器SWD1,且可回應於第二字線啟用信號NWEIB2而啟動第二子字線驅動器SWD2。
若第一字線啟用信號NWEIB1處於低位準,則第一子字線驅動器SWD1可將經由驅動信號PXID提供的高電壓VPP提供至第一字線WL1。若第一字線啟用信號NWEIB1處於高位準,則第一子字線驅動器SWD1可阻擋驅動信號PXID且可將第一字線WL1預充電至負電壓或接地電壓VBB的位準。
若第二字線啟用信號NWEIB2處於低位準,則第二子字線驅動器SWD2可將經由驅動信號PXID提供的高電壓VPP提供至第二字線WL2。若第二字線啟用信號NWEIB2處於高位準,則第二子字線驅動器SWD2可阻擋驅動信號PXID且可將第二字線WL2預充電至負電壓或接地電壓VBB的位準。在一些實施例中,回應於對應第一字線啟用信號NWEIB1及第二字線啟用信號NWEIB2的低位準及高位準的第一子字線驅動器SWD1及第二子字線驅動器SWD2的操作可與上述相反。
第一子字線驅動器SWD1及第二子字線驅動器SWD2中的每一者可包含保持電晶體(圖2中未見)。在執行子字線驅動器SWD1及子字線驅動器SWD2的預充電之後,保持電晶體可經組態以將字線WL1或字線WL2維持在負電壓VBB的位準。保持電晶體可回應於驅動信號PXIB而將字線WL1或字線WL2固定至負電壓VBB的位準。因此,即使當字線啟用信號NWEIB1及字線啟用信號NWEIB2的電壓位準存在變化或雜訊時,保持電晶體仍可 將字線WL1及字線WL2維持在穩定的電壓值。
第一子字線驅動器SWD1及第二子字線驅動器SWD2的保持電晶體可包含提供有負電壓VBB的公共源極電極,及施加有驅動信號PXIB的公共閘極電極。亦即,第一子字線驅動器SWD1及第二子字線驅動器SWD2的保持電晶體可經組態以共用單個公共源極電極及單個公共閘極電極。
第一子字線驅動器SWD1的保持電晶體可更包含連接至第一字線WL1的汲極電極,且第二子字線驅動器SWD2的保持電晶體可更包含連接至第二字線WL2的汲極電極。
根據本發明概念的一些實施例,第一子字線驅動器SWD1及第二子字線驅動器SWD2的保持電晶體可經組態以共用單個公共閘極電極下方的主動區,且因此其等可具有相對較大的通道區。因此,半導體記憶體裝置可具有對高電壓的改良的耐久特性。
圖3為示出圖2的第一子字線驅動器及第二子字線驅動器的實例結構的電路圖。參考圖3,第一子字線驅動器SWD1及第二子字線驅動器SWD2可具有經組態以驅動第一字線WL1及第二字線WL2中的各別一者的電路結構。
驅動信號PXID及驅動信號PXIB可自驅動電壓產生器(未繪示)提供至第一子字線驅動器SWD1。第一字線啟用信號NWEIB1可自列解碼器(未繪示)提供至第一子字線驅動器SWD1。第一子字線驅動器SWD1可包含第一上拉電晶體PMT1、第一下拉電晶體DRT1以及第一保持電晶體KPT1。第一上拉電晶體PMT1可為PMOSFET,且第一下拉電晶體DRT1及第一保持電晶體KPT1可為NMOSFET。
第一上拉電晶體PMT1可回應於第一字線啟用信號NWEIB1處於低位準而將第一字線WL1上拉至驅動信號PXID的位準。第一下拉電晶體DRT1可回應於第一字線啟用信號NWEIB1處於高位準而將第一字線WL1下拉至負電壓VBB。當第一字線WL1未啟動時,第一保持電晶體KPT1可將第一字線WL1維持在負電壓VBB的位準。就此而言,第一保持電晶體KPT1可具有提供有負電壓VBB的源極電極及連接至第一字線WL1的汲極電極,且可回應於與驅動信號PXID互補的驅動信號PXIB而接通或斷開。
可將來自驅動電壓產生器的驅動信號PXID及驅動信號PXIB提供至第二子字線驅動器SWD2。第二字線啟用信號NWEIB2可自列解碼器提供至第二子字線驅動器SWD2。第二子字線驅動器SWD2可包含第二上拉電晶體PMT2、第二下拉電晶體DRT2以及第二保持電晶體KPT2。
第二上拉電晶體PMT2可回應於第二字線啟用信號NWEIB2處於低位準而將第二字線WL2上拉至驅動信號PXID的位準。第二下拉電晶體DRT2可回應於第二字線啟用信號NWEIB2處於高位準而將第二字線WL2下拉至負電壓VBB。當第二字線WL2未啟動時,第二保持電晶體KPT2可將第二字線WL2維持在負電壓VBB的位準。就此而言,第二保持電晶體KPT2可具有提供有負電壓VBB的源極電極及連接至第二字線WL2的汲極電極,且可回應於與驅動信號PXID互補的驅動信號PXIB而接通或斷開。
第一子字線驅動器SWD1的第一保持電晶體KPT1及第 二子字線驅動器SWD2的第二保持電晶體KPT2可具有相同閘極電壓(例如,PXIB)。可將負電壓VBB提供至第一保持電晶體KPT1及第二保持電晶體KPT2的公共源極電極CSE。
在一些實施例中,第一子字線驅動器SWD1可更包含第一寄生電晶體PRT1,所述第一寄生電晶體PRT1可經組態以將負電壓VBB供應至第一保持電晶體KPT1的源極電極。在一些實施例中,第二子字線驅動器SWD2可更包含第二寄生電晶體PRT2,所述第二寄生電晶體PRT2可經組態以將負電壓VBB供應至第二保持電晶體KPT2的源極電極。
當操作第一子字線驅動器SWD1以驅動第一字線WL1時,可藉由將低電壓施加至第一字線啟用信號NWEIB1及驅動信號PXIB來斷開第一寄生電晶體PRT1。相反,由於第二字線啟用信號NWEIB2施加有高電壓,因此可接通第二寄生電晶體PRT2,且因此可將負電壓VBB提供至第一保持電晶體KPT1及第二保持電晶體KPT2的公共源極電極CSE。
當操作第二子字線驅動器SWD2以驅動第二字線WL2時,可藉由將低電壓施加至第二字線啟用信號NWEIB2及驅動信號PXIB來斷開第二寄生電晶體PRT2。相反,由於第一字線啟用信號NWEIB1施加有高電壓,因此可接通第一寄生電晶體PRT1,且因此可將負電壓VBB提供至第一保持電晶體KPT1及第二保持電晶體KPT2的公共源極電極CSE。
根據本發明概念的一些實施例,由於第一寄生電晶體PRT1及第二寄生電晶體PRT2中的至少一者可在操作期間處於接通狀態,因此可以穩定的方式將負電壓VBB供應(例如,持續或 始終供應)至第一保持電晶體KPT1及第二保持電晶體KPT2的公共源極電極CSE。
圖4為示出根據本發明概念的一些實施例的設置於半導體記憶體裝置中的子字線驅動器的平面圖。圖5A、圖5B以及圖5C為分別沿圖4的線A-A'、線B-B'以及線C-C'截取的截面圖。
參考圖4及圖5A至圖5C,子字線驅動器SWD1至子字線驅動器SWD4可配置於基底100的核心/周邊區CORE上。作為實例,基底100可為由矽、鍺或矽-鍺形成的半導體基底。裝置隔離層ST可形成於基底100中或基底上100,且可包含氧化矽層。在本實施例中,圖4示出子字線驅動器SWD1至子字線驅動器SWD4的NMOS區,且未繪示其PMOS區。在下文中,將作為實例描述子字線驅動器SWD1至子字線驅動器SWD4除PMOS區之外的NMOS區。
子字線驅動器SWD1至子字線驅動器SWD4可包含第一子字線驅動器SWD1至第四子字線驅動器SWD4。第一子字線驅動器SWD1至第四子字線驅動器SWD4可二維地安置於基底100上,例如以2×2矩陣。
第一子字線驅動器SWD1及第二子字線驅動器SWD2可在第二方向D2上彼此相鄰。第三子字線驅動器SWD3及第四子字線驅動器SWD4可在第二方向D2上彼此相鄰。第一子字線驅動器SWD1及第三子字線驅動器SWD3可在第一方向D1彼此相鄰,且第二子字線驅動器SWD2及第四子字線驅動器SWD4可在第一方向D1上彼此相鄰。
可如此設置第一子字線驅動器SWD1至第四子字線驅動 器SWD4以彼此對稱。舉例而言,第一子字線驅動器SWD1及第二子字線驅動器SWD2可關於界定於其間且平行於第一方向D1的分界線彼此對稱。第三子字線驅動器SWD3及第四子字線驅動器SWD4可關於界定於其間且平行於第一方向D1的分界線彼此對稱。第一子字線驅動器SWD1及第三子字線驅動器SWD3可關於界定於其間且平行於第二方向D2的分界線彼此對稱。第二子字線驅動器SWD2及第四子字線驅動器SWD4可關於界定於其間且平行於第二方向D2的分界線彼此對稱。在一些實施例中,並非第一子字線驅動器SWD1至第四子字線驅動器SWD4的所有組件均可具有對稱性。舉例而言,在第一子字線驅動器SWD1至第四子字線驅動器SWD4中,可將下文將描述的下部互連線LML1至下部互連線LML3及上部互連線UML1至上部互連線UML3設置為不具有對稱性。
在下文中,作為第一子字線驅動器SWD1至第四子字線驅動器SWD4的代表性實例,將更詳細地描述第一子字線驅動器SWD1。
裝置隔離層ST可設置於基底100上以界定周邊主動區PACT。第一子字線驅動器SWD1的周邊主動區PACT可用作第一下拉電晶體DRT1、第一保持電晶體KPT1以及第一寄生電晶體PRT1的主體(例如,參見圖3)。
裝置隔離層ST可設置於第一子字線驅動器SWD1的周邊主動區PACT的中心部分中,且可具有島狀形狀。當以平面圖查看時,裝置隔離層ST可具有L形島狀結構。第一子字線驅動器SWD1的周邊主動區PACT可環繞島狀形狀的裝置隔離層ST。
第一子字線驅動器SWD1的周邊主動區PACT可包含第一區AR1至第六區AR6。第一區AR1至第六區AR6可在順時針方向上圍繞裝置隔離層ST依序配置。換句話說,第一區AR1至第六區AR6可設置為包圍島狀形狀的裝置隔離層ST。
第一區AR1可為施加有負電壓VBB的區。第一區AR1可具有在第一方向D1上在長度上延伸的條形形狀。第一區AR1可包含第一雜質區DPR1。第一雜質區DPR1可為n型摻雜區。
第二區AR2可在第二方向D2上自第一區AR1延伸。在基底100為p型基底的情況下,第二區AR2可為基底100的未摻雜區。在第一方向D1上延伸的第一周邊閘極電極PGE1可設置於第二區AR2上。當以平面圖查看時,第一周邊閘極電極PGE1可具有線形。
第一字線啟用信號NWEIB1可施加至第一子字線驅動器SWD1的第一周邊閘極電極PGE1。第一周邊閘極電極PGE1可包含依序堆疊的第一導電圖案CP、障壁圖案BP、第二導電圖案BL以及遮罩圖案MP。周邊閘極絕緣層PGI可設置於第一周邊閘極電極PGE1與基底100之間。換句話說,周邊閘極絕緣層PGI可插入於第一導電圖案CP與基底100之間。一對間隔物SP可設置於第一周邊閘極電極PGE1的相對側表面上。
舉例而言,第一導電圖案CP可由至少一種摻雜半導體材料(例如,摻雜矽、摻雜鍺等)形成或包含所述至少一種摻雜半導體材料。障壁圖案BP可由至少一種導電金屬氮化物(例如,氮化鈦或氮化鉭)形成或包含所述至少一種導電金屬氮化物。第二導電圖案BL可由至少一種金屬材料(例如,鈦、鉭、鎢、銅或鋁) 形成或包含所述至少一種金屬材料。周邊閘極絕緣層PGI可包含依序堆疊的第一絕緣層(例如,氧化矽層)及第二絕緣層(例如,氮氧化矽層)。作為實例,間隔物SP可由氧化矽、氮化矽以及/或氮氧化矽中的至少一者形成或包含氧化矽、氮化矽以及/或氮氧化矽中的至少一者。
第三區AR3可在第二方向D2上自第二區AR2延伸。第三區AR3可為連接至第一字線WL1的區。第三區AR3可包含第二雜質區DPR2。第二雜質區DPR2可為n型摻雜區。
第一區AR1的第一雜質區DPR1、第二區AR2、第三區AR3的第二雜質區DPR2以及第二區AR2上的第一周邊閘極電極PGE1可構成圖3的第一下拉電晶體DRT1。第二區AR2可用作第一下拉電晶體DRT1的通道區。換句話說,取決於第一下拉電晶體DRT1的操作,可經由第二區AR2將第一區AR1及第三區AR3彼此連接。
第四區AR4可在第一方向D1的相對方向上自第三區AR3延伸。在基底100為p型基底的情況下,第四區AR4可為未摻雜區。在第二方向D2上延伸的第二周邊閘極電極PGE2可設置於第四區AR4上。當以平面圖查看時,第二周邊閘極電極PGE2可具有矩形形狀。
驅動信號PXIB可施加至第一子字線驅動器SWD1的第二周邊閘極電極PGE2。第二周邊閘極電極PGE2可包含依序堆疊的第一導電圖案CP、障壁圖案BP、第二導電圖案BL以及遮罩圖案MP。周邊閘極絕緣層PGI可設置於第二周邊閘極電極PGE2與基底100之間。一對間隔物SP可設置於第二周邊閘極電極PGE2 的相對側表面上。
第五區AR5可位於第一子字線驅動器SWD1至第四子字線驅動器SWD4的中心區中。第五區AR5可位於核心/周邊區CORE的中心處。第五區AR5的側部分可連接至第四區AR4的末端部分。第五區AR5可包含第三雜質區DPR3。第三雜質區DPR3可為n型摻雜區。
第三區AR3的第二雜質區DPR2、第四區AR4、第五區AR5的第三雜質區DPR3以及第四區AR4上的第二周邊閘極電極PGE2可構成圖3的第一保持電晶體KPT1。第四區AR4可用作第一保持電晶體KPT1的通道區。換句話說,取決於第一保持電晶體KPT1的操作,可經由第四區AR4將第三區AR3及第五區AR5彼此連接。
第六區AR6可在第二方向D2上自第一區AR1朝向第五區AR5延伸。換句話說,第六區AR6可插入於第一區AR1與第五區AR5之間。第六區AR6可為將第一區AR1連接至第五區AR5的橋接區。第六區AR6可具有在第二方向D2上延伸的條形形狀。
在基底100為p型基底的情況下,第六區AR6可為基底100的未摻雜區。第二區AR2上的第一周邊閘極電極PGE1可延伸至第六區AR6上的區。
第一區AR1的第一雜質區DPR1、第六區AR6、第五區AR5的第三雜質區DPR3以及第六區AR6上的第一周邊閘極電極PGE1可構成圖3的第一寄生電晶體PRT1。第六區AR6可用作第一寄生電晶體PRT1的通道區。換句話說,取決於第一寄生電晶體PRT1的操作,可經由第六區AR6將第一區AR1及第五區AR5彼 此連接。因此,可經由第六區AR6將負電壓VBB自第一區AR1施加至第五區AR5(例如,參見圖5B)。
第五區AR5可用作第一子字線驅動器SWD1至第四子字線驅動器SWD4的保持電晶體的公共源極區。第五區AR5可對應於圖3的第一保持電晶體KPT1及第二保持電晶體KPT2的公共源極電極CSE或公共源極節點。舉例而言,由於經由第六區AR6將來自第一區AR1的負電壓VBB供應至第五區AR5,因此可能無需在用於供應負電壓VBB的第五區AR5中設置額外下部接觸件。由於不需要額外下部接觸件,因此亦可能不需要用於供應負電壓VBB的額外上部接觸件。
第一層間絕緣層110、第二層間絕緣層120、第三層間絕緣層130以及第四層間絕緣層140可依序堆疊於基底100上。可設置多個下部接觸件DC1至下部接觸件DC3以穿透第一層間絕緣層110。下部接觸件DC1至下部接觸件DC3可由金屬材料(例如,鈦、鉭、鎢、銅或鋁)中的至少一者形成或包含所述金屬材料中的至少一者。
舉例而言,下部接觸件DC1至下部接觸件DC3可包含設置於第一子字線驅動器SWD1中的第一下部接觸件DC1、第二下部接觸件DC2以及第三下部接觸件DC3。第一下部接觸件DC1可耦接至第一區AR1的第一雜質區DPR1。第二下部接觸件DC2可設置為穿透遮罩圖案MP且可耦接至第二周邊閘極電極PGE2。第三下部接觸件DC3可耦接至第三區AR3的第二雜質區DPR2。
下部互連線LML1至下部互連線LML3可設置於第二層間絕緣層120中。當以平面圖查看時,下部互連線LML1至下部 互連線LML3可為在第一方向D1上延伸且彼此平行的線形圖案。下部互連線LML1至下部互連線LML3中的至少一者可包含在第一方向D1上延伸的一部分及與第二方向D2成角度或朝向第二方向D2傾斜的另一部分。下部互連線LML1至下部互連線LML3可由至少一種金屬材料(例如,鈦、鉭、鎢、銅或鋁)形成或包含所述至少一種金屬材料。
下部互連線LML1至下部互連線LML3可包含第一下部互連線LML1、第二下部互連線LML2以及第三下部互連線LML3。第一下部互連線LML1可為具有負電壓VBB的下部互連線。第一下部互連線LML1可用於經由第一下部接觸件DC1將負電壓VBB提供至第一區AR1。
第二下部互連線LML2可為具有驅動信號PXIB的襯墊。當以平面圖查看時,第二下部互連線LML2可具有在第一方向D1上伸長或延伸的矩形形狀。第二下部互連線LML2可設置於第二周邊閘極電極PGE2上,且可經由第二下部接觸件DC2將驅動信號PXIB施加至第二周邊閘極電極PGE2。
第三下部互連線LML3可為第一字線WL1及第二字線WL2。舉例而言,第一子字線驅動器SWD1的第三下部互連線LML3可為第一字線WL1。第三下部互連線LML3(例如,第一字線WL1)可經由第三下部接觸件DC3耦接至第三區AR3。第三下部互連線LML3(例如,第一字線WL1)可連接至第一子字線驅動器SWD1的第一下拉電晶體DRT1及第一保持電晶體KPT1。
上部互連線UML1至上部互連線UML3可設置於第四層間絕緣層140中。當以平面圖查看時,上部互連線UML1至上部 互連線UML3可為在第二方向D2上延伸且彼此平行的線形圖案。上部互連線UML1至上部互連線UML3可由至少一種金屬材料(例如,鈦、鉭、鎢、銅或鋁)形成或包含所述至少一種金屬材料。
上部互連線UML1至上部互連線UML3可包含提供有負電壓VBB的第一上部互連線UML1,提供有第一子字線驅動器SWD1及第二子字線驅動器SWD2的驅動信號PXIB的第二上部互連線UML2以及提供有第三子字線驅動器SWD3及第四子字線驅動器SWD4的驅動信號PXIB的第三上部互連線UML3。
上部接觸件MC1及上部接觸件MC2可穿透第三層間絕緣層130且將上部互連線UML1至上部互連線UML3連接至下部互連線LML1至下部互連線LML3。上部接觸件MC1及上部接觸件MC2可由至少一種金屬材料(例如,鈦、鉭、鎢、銅或鋁)形成或包含所述至少一種金屬材料。
舉例而言,第一上部接觸件MC1可將第一下部互連線LML1連接至第一上部互連線UML1。可經由第一上部接觸件MC1將負電壓VBB自第一上部互連線UML1提供至第一下部互連線LML1。
第二上部接觸件MC2可將第二下部互連線LML2連接至第二上部互連線UML2。可經由第二上部接觸件MC2將第一子字線驅動器SWD1及第二子字線驅動器SWD2的驅動信號PXIB自第二上部互連線UML2提供至第二下部互連線LML2。
根據本發明概念的一些實施例,在子字線驅動器的第五區AR5(亦即,保持電晶體的公共源極區)上可省略或不設置用於供應負電壓VBB的額外傳導圖案(例如,下部接觸件及上部接 觸件以及下部互連線及上部互連線)。因此,減小子字線驅動器的第五區AR5的面積且從而減小半導體記憶體裝置的晶片大小可為可能的。
根據本發明概念的一些實施例,由於減小用於供應負電壓VBB的下部互連線的數目可為可能的,因此可以增加的間距配置下部互連線。此外,減小在形成下部互連線的過程中可能由圖案間距的減小引起的製程缺陷,且從而改良半導體記憶體裝置的子字線驅動器的可靠性可為可能的。
雖然未繪示,但是第二子字線驅動器SWD2、第三子字線驅動器SWD3以及第四子字線驅動器SWD4可經組態以具有與第一子字線驅動器SWD1實質上相同的結構(或與第一子字線驅動器SWD1的結構不同但對稱)且可以與第一子字線驅動器SWD1相同的方式操作。
根據本發明概念的一些實施例,可將負電壓VBB提供至第一子字線驅動器SWD1至第四子字線驅動器SWD4中的每一者的第一區AR1,且提供有負電壓VBB的第一區AR1可經由第六區AR6連接至可用作保持電晶體的公共源極區的第五區AR5。因此,以相對穩定及/或連續的方式將負電壓VBB供應至第五區AR5可為可能的。
圖6為示出根據本發明概念的一些實施例的半導體記憶體裝置的單元區的平面圖。圖7A、圖7B、圖7C以及圖7D為分別沿圖6的線A-A'、線B-B'、線C-C'以及線D-D'截取的截面圖。
參考圖6及圖7A至圖7D,經組態以儲存資料的DRAM單元可設置於基底100的單元區CELL上。更詳細地,裝置隔離 層ST可設置於基底100上以界定構成DRAM單元的記憶體電晶體的主動圖案ACT。
可藉由圖案化基底100的上部部分來形成主動圖案ACT。主動圖案ACT中的每一者可在平行於基底100的頂部表面的第三方向D3上延伸。換句話說,主動圖案ACT中的每一者可具有平行於第三方向D3的長軸。可在第一方向D1及第二方向D2上二維地配置主動圖案ACT。主動圖案ACT可在第三方向D3上彼此間隔開。
主動圖案ACT中的每一者可在垂直於基底100的頂部表面的方向(例如,第四方向D4)上具有減小的寬度。換句話說,主動圖案ACT中的每一者可具有隨著距基底100的底部表面的距離增加而減小的寬度。
第一溝渠TR1及第二溝渠TR2可界定於主動圖案ACT之間。裝置隔離層ST可填充主動圖案ACT之間的第一溝渠TR1及第二溝渠TR2。第一溝渠TR1可界定於在第二方向D2上彼此相鄰的一對主動圖案ACT之間。第二溝渠TR2可界定於在第三方向D3上彼此相鄰的一對主動圖案ACT之間。
在第二方向D2上相鄰的一對主動圖案ACT之間的距離可小於在第三方向D3上相鄰的一對主動圖案ACT之間的距離。因此,第二溝渠TR2可比第一溝渠TR1更深。換句話說,第二溝渠TR2的底部可低於第一溝渠TR1的底部(如圖7B中最佳所見)。
主動圖案ACT中的每一者的上部部分可包含第一源極/汲極區SD1及一對第二源極/汲極區SD2。第一源極/汲極區SD1可定位於一對第二源極/汲極區SD2之間。換句話說,當以平面圖 查看時,第二源極/汲極區SD2、第一源極/汲極區SD1以及第二源極/汲極區SD2可在第三方向D3上依序配置。
一對第三溝渠TR3可界定於主動圖案ACT中的每一者中(例如,參見圖7C)。第三溝渠TR3中的每一者可界定於第一源極/汲極區SD1與第二源極/汲極區SD2之間。第三溝渠TR3可穿透主動圖案ACT的上部部分,且可自主動圖案ACT的頂部表面朝向基底100的底部表面向下延伸。第三溝渠TR3的底部可高於第一溝渠TR1及第二溝渠TR2的底部。
主動圖案ACT中的每一者的上部部分可更包含一對通道區CH。當以平面圖查看時,通道區CH可插入於第一源極/汲極區SD1與第二源極/汲極區SD2之間。通道區CH可位於第三溝渠TR3下方(例如,參見圖7C)。因此,通道區CH可低於第一源極/汲極區SD1及第二源極/汲極區SD2。
閘極電極GE可與主動圖案ACT及裝置隔離層ST交叉。閘極電極GE可設置於第三溝渠TR3中的各別者中。閘極電極GE可在第二方向D2上延伸且彼此平行。一對閘極電極GE可設置於主動圖案ACT的一對通道區CH上。換句話說,當以平面圖查看時,閘極電極GE可插入於第一源極/汲極區SD1與第二源極/汲極區SD2之間。閘極電極GE的頂部表面可低於主動圖案ACT的頂部表面(例如,第一源極/汲極區SD1的頂部表面或第二源極/汲極區SD2的頂部表面)。
閘極電極GE可為記憶體單元的字線。換句話說,單元區CELL上的閘極電極GE可電連接至且分別連接至核心/周邊區CORE上的第三下部互連線LML3。
如圖7C中所見,閘極電極GE的上部部分可與主動圖案ACT的第一源極/汲極區SD1相鄰。閘極電極GE的下部部分可與通道區CH相鄰。
返回參考圖6及圖7A至圖7D,閘極絕緣層GI可插入於閘極電極GE與主動圖案ACT之間。閘極封蓋層GP可設置於閘極電極GE上。閘極封蓋層GP可覆蓋閘極電極GE的頂部表面。閘極封蓋層GP的頂部表面可與主動圖案ACT的頂部表面共面。
閘極電極GE可由至少一種導電金屬氮化物(例如,氮化鈦或氮化鉭)及/或金屬材料(例如,鈦、鉭、鎢、銅或鋁)形成或包含所述至少一種導電金屬氮化物及/或金屬材料。閘極絕緣層GI可由氧化矽、氮化矽、氮氧化矽及/或高k介電材料中的至少一者形成或包含氧化矽、氮化矽、氮氧化矽及/或高k介電材料中的至少一者。作為實例,高k介電材料可包含氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅或其組合。閘極封蓋層GP可由氧化矽、氮化矽及/或氮氧化矽中的至少一者形成或包含氧化矽、氮化矽及/或氮氧化矽中的至少一者。
絕緣層IL可設置於基底100上。在一些實施例中,當形成上述核心/周邊區CORE上的周邊閘極絕緣層PGI時,可形成單元區CELL上的絕緣層IL。絕緣層IL可包含暴露主動圖案ACT的第一源極/汲極區SD1的第一接觸窗孔CNH1。
線結構LST可設置於在第一方向D1上延伸且彼此平行的絕緣層IL上。線結構LST可配置於第二方向D2上。當以平面圖查看時,線結構LST可設置為與閘極電極GE垂直交叉(例如, 參見圖6)。一對間隔物SP可設置於線結構LST中的每一者的相對側表面上。
線結構LST中的每一者可包含依序堆疊的第一導電圖案CP、障壁圖案BP、第二導電圖案BL以及遮罩圖案MP。在一些實施例中,當形成上述核心/周邊區CORE上的周邊閘極電極PGE1及周邊閘極電極PGE2時,可形成單元區CELL上的線結構LST。
第一導電圖案CP可包含經形成以填充第一接觸窗孔CNH1且耦接至第一源極/汲極區SD1的接觸部分CNP。更具體而言,接觸部分CNP可設置為穿透絕緣層IL且可朝向基底100的底部表面延伸。接觸部分CNP可與第一源極/汲極區SD1直接接觸。
障壁圖案BP可防止或抑制第二導電圖案BL中的金屬材料擴散至第一導電圖案CP中。第二導電圖案BL可經由障壁圖案BP及第一導電圖案CP電連接至第一源極/汲極區SD1。第二導電圖案BL可用作位元線。
多個絕緣柵IFS可設置於閘極封蓋層GP上。絕緣柵IFS中的每一者可穿透絕緣層IL且可延伸至閘極封蓋層GP的上部部分。
如圖6中所見,可在第一方向D1及第二方向D2上二維地配置絕緣柵IFS。更詳細地,絕緣柵IFS可在第二方向D2上配置於在第二方向D2上延伸的閘極封蓋層GP上。絕緣柵IFS及線結構LST可在第二方向D2上交替地配置。
接觸件CNT可穿透絕緣層IL且可耦接至第二源極/汲極區SD2中的各別者。接觸件CNT中的每一者可至少部分地填充藉由部分地蝕刻第二源極/汲極區SD2的上部部分而形成的第二接觸 窗孔CNH2。如圖7A中所見,接觸件CNT可與經由第二接觸窗孔CNH2暴露的第二源極/汲極區SD2直接接觸。此外,接觸件CNT可與間隔物SP的側表面及裝置隔離層ST的頂部表面接觸。接觸件CNT可藉由間隔物SP與與其相鄰的線結構LST間隔開。接觸件CNT中的每一者可由至少一種摻雜半導體材料(例如,摻雜矽、摻雜鍺等)形成或包含所述至少一種摻雜半導體材料。
如圖6中所見,可在第一方向D1及第二方向D2上二維地配置接觸件CNT。更詳細地,接觸件CNT及線結構LST可在第二方向D2上交替地配置。接觸件CNT及絕緣柵IFS可在第一方向D1上交替地配置。
著陸襯墊LP可分別設置於接觸件CNT上且耦接至接觸件CNT。著陸襯墊LP可經由接觸件CNT分別電連接至第二源極/汲極區SD2。著陸襯墊LP可不與接觸件CNT對準。換句話說,著陸襯墊LP可自接觸件CNT的中心水平地偏移(例如,參見圖7A)。
在一些實施例中,當形成上述核心/周邊區CORE上的下部互連線LML1至下部互連線LML3時,可形成單元區CELL上的著陸襯墊LP。在此情況下,單元區CELL上的著陸襯墊LP可位於與核心/周邊區CORE上的下部互連線LML1至下部互連線LML3的實質上相同的水平面處。
絕緣圖案INP可設置於遮罩圖案MP上。可形成絕緣圖案INP以界定著陸襯墊LP的平面形狀。著陸襯墊LP中的相鄰者可藉由絕緣圖案INP彼此分隔開。
資料儲存元件DS可設置於著陸襯墊LP上。更詳細地, 資料儲存元件DS可包含分別設置於著陸襯墊LP上的第一電極LEL。第一電極LEL可分別連接至著陸襯墊LP。資料儲存元件DS可更包含在第一電極LEL上的第二電極TEL及第一電極LEL與第二電極TEL之間的介電層HDL。第一電極LEL、介電層HDL以及第二電極TEL可構成可用於儲存資料的電容器。
第一電極LEL中的每一者可呈實心柱形式,但本揭露內容及其發明概念不限於此。舉例而言,第一電極LEL中的每一者可成形為具有密封底部的圓柱體。第一電極LEL可在第一方向D1或第二方向D2上以Z字形配置,以形成蜂巢狀配置。替代地,第一電極LEL可在第一方向D1及第二方向D2上以矩陣形狀配置。
第一電極LEL中的每一者可由例如摻雜雜質的矽、金屬(例如,鎢)或導電金屬化合物(例如,氮化鈦)中的至少一者形成或包含例如摻雜雜質的矽、金屬或導電金屬化合物中的至少一者。介電層HDL可由高k介電材料(例如,氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋰、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅或其組合)中的至少一者形成或包含所述高k介電材料中的至少一者。作為實例,第二電極TEL可由摻雜矽、Ru、RuO、Pt、PtO、Ir、IrO、SrRuO(SRO)、(Ba,Sr)RuO(BSRO)、CaRuO(CRO)、BaRuO、La(Sr,Co)O、Ti、TiN、W、WN、Ta、TaN、TiAlN、TiSiN、TaAlN、TaSiN或其組合中的至少一者形成或包含上述中的至少一者。
第四層間絕緣層140可位於第二電極TEL上。上部互連線UML可設置於第四層間絕緣層140中。可經由可穿透第四層間 絕緣層140的多個上部接觸件MC將上部互連線UML電連接至第二電極TEL。
在一些實施例中,當形成上述核心/周邊區CORE上的上部互連線UML1至上部互連線UML3時,可形成單元區CELL上的上部互連線UML。在此情況下,單元區CELL上的上部互連線UML可位於與在核心/周邊區CORE上的上部互連線UML1至上部互連線UML3實質上相同的水平面處。
圖8、圖10以及圖12為示出根據本發明概念的一些實施例的製造半導體記憶體裝置的子字線驅動器的方法的平面圖。圖9A、圖11A以及圖13A為分別沿圖8、圖10以及圖12的線A-A'截取的截面圖。圖9B、圖11B以及圖13B為分別沿圖8、圖10以及圖12的線B-B'截取的截面圖。圖9C、圖11C以及圖13C為分別沿圖8、圖10以及圖12的線C-C'截取的截面圖。
參考圖8及圖9A至圖9C,裝置隔離層ST可形成於基底100的核心/周邊區CORE上。更詳細地,可圖案化基底100的核心/周邊區CORE以界定周邊主動區PACT。裝置隔離層ST可形成於基底100的圖案化的核心/周邊區CORE上。可對裝置隔離層ST執行平坦化製程以暴露周邊主動區PACT的頂部表面。
裝置隔離層ST可包含第一裝置隔離層ST1及第二裝置隔離層ST2。第一裝置隔離層ST1可設置於周邊主動區PACT中且可具有島狀形狀。在一些實施例中,周邊主動區PACT可包含第一區AR1至第六區AR6。第一區AR1至第六區AR6可在順時針方向上圍繞島狀形狀的第一裝置隔離層ST1配置。
第二裝置隔離層ST2可包圍周邊主動區PACT。第二裝置 隔離層ST2可不藉由周邊主動區PACT連接至第一裝置隔離層ST1且可與第一裝置隔離層ST1間隔開。
參考圖10及圖11A至圖11C,第一周邊閘極電極PGE1及第二周邊閘極電極PGE2可形成於周邊主動區PACT上。第一周邊閘極電極PGE1及第二周邊閘極電極PGE2的形成可包含:在基底100上形成周邊閘極絕緣層PGI;在周邊閘極絕緣層PGI上形成堆疊的導電層CP、導電層BP以及導電層BL;在堆疊的導電層CP、導電層BP以及導電層BL上形成遮罩圖案MP;以及使用遮罩圖案MP作為蝕刻遮罩來圖案化堆疊的導電層CP、導電層BP、導電層BL以及周邊閘極絕緣層PGI。一對間隔物SP可形成於第一周邊閘極電極PGE1及第二周邊閘極電極PGE2中的每一者的相對側表面上。
第一周邊閘極電極PGE1可在第一方向D1上延伸以與第六區AR6及第二區AR2交叉。第二周邊閘極電極PGE2可形成於相鄰的一對第四區AR4上且可具有矩形形狀。
可對周邊主動區PACT執行離子植入製程以形成雜質區DPR1、雜質區DPR2以及雜質區DPR3。更詳細地,第一雜質區DPR1可形成於暴露於第一周邊閘極電極PGE1與第二周邊閘極電極PGE2之間的第一區AR1中。第二雜質區DPR2可形成於暴露於第一周邊閘極電極PGE1與第二周邊閘極電極PGE2之間的第三區AR3中。第三雜質區DPR3可形成於暴露於第一周邊閘極電極PGE1與第二周邊閘極電極PGE2之間的第五區AR5中。
參考圖12及圖13A至圖13C,第一層間絕緣層110可形成於基底100上且可覆蓋第一周邊閘極電極PGE1及第二周邊 PGE2。可形成分別耦接至第一區AR1至第三區AR3的第一下部接觸件DC1及第三下部接觸件DC3,且所述第一下部接觸件DC1及第三下部接觸件DC3可穿透第一層間絕緣層110。可形成耦接至第二周邊閘極電極PGE2的第二下部接觸件DC2,且所述第二下部接觸件DC2可穿透第一層間絕緣層110。
第一下部接觸件DC1、第二下部接觸件DC2以及第三下部接觸件DC3的形成可包含:圖案化第一層間絕緣層110以形成暴露第一區AR1的第一窗孔、暴露第二周邊閘極電極PGE2的第二窗孔以及暴露第三區AR3的第三窗孔;以及使用金屬材料至少部分地填充第一窗孔至第三窗孔。
下部互連線LML1,下部互連線LML2以及下部互連線LML3可形成於第一層間絕緣層110上。在一些實施例中,下部互連線LML1、下部互連線LML2以及下部互連線LML3的形成可包含在第一層間絕緣層110上形成金屬層及圖案化金屬層。第一下部互連線LML1可形成為電連接至第一下部接觸件DC1,第二下部互連線LML2可形成為電連接至第二下部接觸件DC2,且第三下部互連線LML3可形成為電連接至第三下部接觸件DC3。
可形成第二層間絕緣層120以覆蓋下部互連線LML1,下部互連線LML2以及下部互連線LML3。可對第二層間絕緣層120執行平坦化製程以暴露下部互連線LML1,下部互連線LML2以及下部互連線LML3的頂部表面。
現參考圖4及圖5A至圖5C,第三層間絕緣層130及第四層間絕緣層140可依序形成於第二層間絕緣層120上。上部接觸件MC1及上部接觸件MC2可形成且可穿透第三層間絕緣層130 及第四層間絕緣層140且可連接至下部互連線LML1至下部互連線LML3。更詳細地,第一上部接觸件MC1可形成為連接至第一下部互連線LML1,且第二上部接觸件MC2可形成為連接至第二下部互連線LML2。
上部互連線UML1、上部互連線UML2以及上部互連線UML3可形成於上部接觸件MC1及上部接觸件MC2上。可使用金屬鑲嵌製程在第四層間絕緣層140中形成上部互連線UML1、上部互連線UML2以及上部互連線UML3。
圖14為示出根據本發明概念的一些實施例的包含半導體記憶體裝置的計算系統的方塊圖。參考圖14,計算系統1000可包含處理器1100、輸入/輸出集線器(input/output hub;IOH)1200、輸入/輸出控制器集線器(input/output controller hub;ICH)1300、至少一個DRAM模組1400以及圖形卡1500。在本文中,作為非限制性實例,計算系統1000可為個人電腦(personal computer;PC)、伺服器電腦、工作站、膝上型電腦、行動電話、智慧型手機、個人數位助理(personal digital assistant;PDA)、攜帶型多媒體播放器(portable multimedia player;PMP)、數位攝影機、數位電視、機上盒、音樂播放器、攜帶型遊戲控制台以及導航系統中的一者。
處理器1100可經組態以執行各種計算功能,諸如特定計算或任務。舉例而言,處理器1100可為微處理器或中央處理單元(central processing unit;CPU)。處理器1100可包含單個處理器核心或可包含多個處理器核心。舉例而言,處理器1100可具有多核心結構,諸如雙核心結構、四核心結構、六核心結構或類似者。此外,計算系統1000在圖14中示出為包含一個處理器1100,但 計算系統1000可包含多個處理器。在一些實施例中,處理器1100可更包含置放於處理器1100內部或外部的快取記憶體。
處理器1100可包含用於控制DRAM模組1400的操作的記憶體控制器1150。包含於處理器1100中的記憶體控制器1150可稱為「積體記憶體控制器(integrated memory controller;IMC)」。記憶體控制器1150與DRAM模組1400之間的記憶體介面可植入有包含多個信號線的一個通道或植入有多個通道。此外,一或多個DRAM模組1400可與每一通道連接。記憶體控制器1150可置放於輸入/輸出集線器1200內。包含記憶體控制器1150的輸入/輸出集線器1200可稱為「記憶體控制器集線器(memory controller hub;MCH)」。
DRAM模組1400可包含經組態以儲存自記憶體控制器1150提供的資料的多個半導體記憶體裝置(例如,DRAM裝置)。DRAM裝置中的每一者可包含先前參考圖1至圖7D所描述的半導體記憶體裝置。亦即,DRAM裝置中的每一者可包含圖6及圖7A至圖7D中所展示的單元區CELL及圖4及圖5A至圖5C中所展示的核心/周邊區CORE。
輸入/輸出集線器1200可經組態以管理處理器1100與諸如圖形卡1500的其他裝置之間的資料傳輸。輸入/輸出集線器1200可經由各種方式的介面連接至處理器1100。舉例而言,輸入/輸出集線器1200及處理器1100可經由各種介面標準(例如,前側匯流排(front side bus;FSB)、系統匯流排、超傳輸、高速資料傳送(lightning data transport;LDT)、快速路徑互連(quickpath interconnect;QPI)、公共系統介面(common system interface;CSI) 或類似者)連接。計算系統1000在圖14中示出為包含一個輸入/輸出集線器1200,但計算系統1000可包含多個輸入/輸出集線器。
輸入/輸出集線器1200可提供用於與裝置連接的各種介面。舉例而言,輸入/輸出集線器1200可經組態以提供加速圖形埠(accelerated graphics port;AGP)介面、快捷周邊組件介面(peripheral component interface-express;PCIe)、通信串流架構(communications streaming architecture;CSA)介面或類似者。
圖形卡1500可經由AGP或PCIe與輸入/輸出集線器1200連接。圖形卡1500可經組態以控制可用於顯示影像的顯示裝置(未示出)。圖形卡1500可包含用於處理影像資料的內部處理器及內部半導體記憶體裝置。在一些實施例中,輸入/輸出集線器1200可包含圖形卡,所述圖形卡與置放於輸入/輸出集線器1200外部的圖形卡1500一起或代替置放於輸入/輸出集線器1200外部的圖形卡1500設置於輸入/輸出集線器1200中。包含於輸入/輸出集線器2200中的圖形裝置可稱為「積體圖形」。此外,包含記憶體控制器及圖形裝置的輸入/輸出集線器1200可稱為「圖形及記憶體控制器集線器(graphics and memory controller hub;GMCH)」。
輸入/輸出控制器集線器1300可經組態以執行可允許各種系統介面的有效操作的資料緩衝操作及介面干預操作。輸入/輸出控制器集線器1300可經由內部匯流排連接至輸入/輸出集線器1200。舉例而言,輸入/輸出集線器1200及輸入/輸出控制器集線器1300可經由直接媒體介面(direct media interface;DMI)、集線器介面、企業南橋介面(enterprise southbridge interface;ESI)、PCIe或類似者彼此連接。
輸入/輸出控制器集線器1300可經組態以提供用於與周邊裝置介接的各種功能。舉例而言,輸入/輸出控制器集線器1300可提供通用串列匯流排(universal serial bus;USB)埠、串列進階技術附接(serial advanced technology attachment;SATA)埠、通用輸入/輸出(general purpose input/output;GPIO)、低接腳計數(low pin count;LPC)匯流排、串列周邊介面(serial peripheral interface;SPI)、PCI、PCIe或類似者。
在一些實施例中,處理器1100、輸入/輸出集線器1200以及輸入/輸出控制器集線器1300可用各別晶片組或積體電路實施。替代地,處理器1100、輸入/輸出集線器1200以及輸入/輸出控制器集線器1300中的兩個或大於兩個元件可用單個晶片組實施。
圖15為示出根據本發明概念的一些實施例的包含DRAM裝置的三維半導體封裝的截面圖。參考圖15,三維半導體封裝2000可包含PCB 2100、主機晶粒2200以及高頻寬記憶體(high bandwidth memory;HBM)2300。HBM 2300可為三維半導體記憶體裝置。
諸如SoC、CPU或GPU的主機晶粒2200可經由倒裝晶片凸塊FB位於PCB 2100上。構成HBM 2300的多個DRAM晶粒2310至DRAM晶粒2340可堆疊於主機晶粒2200上。緩衝晶粒(例如,邏輯晶粒)可另外設置於DRAM晶粒2310至DRAM晶粒2340上或下方。為實現HBM 2300的結構,可提供穿透電極TSV以穿透DRAM晶粒2310至DRAM晶粒2340。穿透電極TSV可電連接至可形成於DRAM晶粒2310至DRAM晶粒2340之間的微凸塊 MB。
在一些實施例中,DRAM晶粒2310至DRAM晶粒2340中的每一者可包含先前參考圖1至圖7D所描述的半導體記憶體裝置。亦即,DRAM晶粒2310至DRAM晶粒2340中的每一者可包含圖6及圖7A至圖7D中所展示的單元區CELL及圖4及圖5A至圖5C中所展示的核心/周邊區CORE。在一些實施例中,實現包含具有較高積體密度及改良的資料可靠度特性的HBM 2300的三維半導體封裝2000可為可能的。
圖16為示出根據本發明概念的實施例的包含DRAM裝置的半導體封裝的截面圖。參考圖16,半導體封裝3000可包含PCB 3100、插入式基底3150、主機晶粒3200以及HBM 3300。
HBM 3300及主機晶粒3200可經由插入式基底3150彼此電連接。插入式基底3150可配置於PCB 3100上且可經由倒裝晶片凸塊FB電連接至PCB 3100。
主機晶粒3200及HBM 3300可設置於插入式基底3150上。HBM 3300可包含多個堆疊的DRAM晶粒3310至DRAM晶粒3340。緩衝晶粒(例如,邏輯晶粒)可另外設置於DRAM晶粒3310至DRAM晶粒3340上或下方。為實現HBM 3300的結構,可提供穿透電極TSV以穿透DRAM晶粒3310至DRAM晶粒3340。穿透電極TSV可電連接至可形成於DRAM晶粒3310至DRAM晶粒3340之間的微凸塊MB。
在一些實施例中,DRAM晶粒3310至DRAM晶粒3340中的每一者可包含先前參考圖1至圖7D所描述的半導體記憶體裝置。換句話說,DRAM晶粒3310至DRAM晶粒3340中的每一者 可包含圖6及圖7A至圖7D中所展示的單元區CELL及圖4及圖5A至圖5C中所展示的核心/周邊區CORE。在一些實施例中,實現包含具有較高積體密度及較高資料可靠度的HBM 3300的半導體封裝可為可能的。
根據本發明概念的一些實施例,可經由主動區而非經由額外互連線及額外接觸件將VBB電壓供應至保持電晶體的公共源極區。因此,減小子字線驅動器的主動區的面積及總晶片大小以及/或增加晶片的積體密度可為可能的。此外,藉由增加互連線之間的間距,增加建構佈線結構的自由度、減小製造製程中的製程缺陷、抑制互連線之間的干擾問題以及/或提高半導體記憶體裝置的可靠性及電特性可為可能的。
儘管已特定繪示及描述本發明概念的實施例的一些實例,但所屬技術領域中具有通常知識者應理解,在不背離隨附申請專利範圍的範疇的情況下,可在其中進行形式及細節上的變化。
CSE:公共源汲電極
DRT1:第一下拉電晶體
DRT2:第二下拉電晶體
KPT1:第一保持電晶體
KPT2:第二保持電晶體
NWEIB1:第一字線啟用信號
NWEIB2:第二字線啟用信號
PMT1:第一上拉電晶體
PMT2:第二上拉電晶體
PRT1:第一寄生電晶體
PRT2:第二寄生電晶體
PXIB、PXID:驅動信號
SWD1:第一子字線驅動器
SWD2:第二子字線驅動器
VBB:負電壓/接地電壓
WL1:第一字線
WL2:第二字線

Claims (20)

  1. 一種子字線驅動器,包括字線上拉電晶體、字線下拉電晶體以及經組態以將字線維持在規定電壓位準的保持電晶體,其中所述子字線驅動器包括:周邊主動區,位於基底上,所述周邊主動區包括第一區、第二區、第三區、第四區、第五區及第六區,所述第一區、所述第二區、所述第三區、所述第四區、所述第五區及所述第六區在順時針方向上圍繞島狀形狀的第一裝置隔離層配置且彼此連接;第一周邊閘極電極,對應於所述周邊主動區上的所述字線下拉電晶體的閘極節點且與所述第二區及所述第六區交叉;第二周邊閘極電極,對應於所述周邊主動區上的所述保持電晶體的閘極節點且與所述第四區交叉;以及第一下部接觸件,耦接至所述第一區,其中所述第一區對應於所述字線下拉電晶體的源極節點,且經組態以經由所述第一下部接觸件供應有第一電壓,其中所述第五區對應於所述保持電晶體的源極節點,其中所述第六區自所述第一區延伸至所述第五區且位於所述第一周邊閘極電極下方,且其中所述第六區將所述第一區連接至所述第五區且經組態以將所述第一電壓自所述第一區供應至所述第五區。
  2. 如請求項1所述的子字線驅動器,更包括第二裝置隔離層,所述第二裝置隔離層設置於所述基底上且環繞所述周邊主動區, 其中所述第一裝置隔離層與所述第二裝置隔離層間隔開,其中所述周邊主動區插入於所述第一裝置隔離層與所述第二裝置隔離層之間。
  3. 如請求項1所述的子字線驅動器,更包括:第二下部接觸件,耦接至所述第二周邊閘極電極;第三下部接觸件,耦接至所述第三區;第一下部互連線,位於所述第一下部接觸件上且電連接至所述第一下部接觸件;第二下部互連線,位於所述第二下部接觸件上且電連接至所述第二下部接觸件;以及第三下部互連線,位於所述第三下部接觸件上且電連接至所述第三下部接觸件,其中所述第一下部互連線及所述第三下部互連線具有在第一方向上延伸的線形,且所述第二下部互連線具有襯墊形狀。
  4. 如請求項3所述的子字線驅動器,其中所述第一下部互連線經組態以供應有所述第一電壓,所述第二下部互連線經組態以供應有所述子字線驅動器的驅動信號,且所述第三下部互連線為所述字線。
  5. 如請求項3所述的子字線驅動器,更包括設置於所述第一下部互連線至所述第三下部互連線上的第一上部互連線及第二上部互連線,其中所述第一上部互連線及所述第二上部互連線具有在第二 方向上延伸的線形,其中所述第一上部互連線經由第一上部接觸件電連接至所述第一下部互連線,且其中所述第二上部互連線經由第二上部接觸件電連接至所述第二下部互連線。
  6. 如請求項1所述的子字線驅動器,其中所述第一區、所述第五區、所述第六區以及所述第一周邊閘極電極形成所述子字線驅動器的寄生電晶體,且其中藉由所述寄生電晶體的操作控制所述第一區與所述第五區之間的電連接。
  7. 如請求項6所述的子字線驅動器,其中所述第三區對應於所述字線下拉電晶體及所述保持電晶體的公共汲極節點,且所述第三區電連接至所述字線。
  8. 如請求項1所述的子字線驅動器,其中所述第五區不設置有耦接至其的接觸件。
  9. 如請求項1所述的子字線驅動器,其中所述子字線驅動器經組態以驅動所述基底上的動態隨機存取記憶體(DRAM)單元的字線。
  10. 如請求項1所述的子字線驅動器,其中所述第一周邊閘極電極及所述第二周邊閘極電極中的每一者包括依序堆疊於所述基底上的摻雜半導體層、金屬障壁層以及金屬層。
  11. 一種半導體記憶體裝置,包括第一子字線驅動器,其中所述第一子字線驅動器包括第一上拉電晶體、第一下拉 電晶體、第一保持電晶體以及第一寄生電晶體,其中經由所述第一寄生電晶體將所述第一下拉電晶體的第一雜質區連接至所述第一保持電晶體的第二雜質區,其中所述第一下拉電晶體的閘極電極連接至所述第一寄生電晶體的閘極電極,且其中亦經由所述第一寄生電晶體將供應至所述第一雜質區的第一電壓供應至所述第二雜質區。
  12. 如請求項11所述的半導體記憶體裝置,更包括第二子字線驅動器,其中所述第二子字線驅動器包括第二上拉電晶體、第二下拉電晶體、第二保持電晶體以及第二寄生電晶體,其中所述第二保持電晶體經組態以共用所述第一保持電晶體的所述第二雜質區,其中經由所述第二寄生電晶體將所述第二下拉電晶體的第三雜質區連接至所述第二雜質區,且其中亦經由所述第二寄生電晶體將供應至所述第三雜質區的所述第一電壓供應至所述第二雜質區。
  13. 如請求項11所述的半導體記憶體裝置,其中將所述第一下拉電晶體的主動區、所述第一保持電晶體的主動區以及所述第一寄生電晶體的主動區彼此連接以形成周邊主動區,其中島狀形狀的裝置隔離層位於所述周邊主動區的中心部分中,且其中所述周邊主動區環繞所述裝置隔離層。
  14. 如請求項11所述的半導體記憶體裝置,其中所述第 一子字線驅動器更包括下部接觸件,所述下部接觸件經組態以將所述第一電壓供應至所述第一雜質區。
  15. 如請求項14所述的半導體記憶體裝置,其中所述下部接觸件與所述第二雜質區間隔開。
  16. 一種半導體記憶體裝置,包括:第一子字線驅動器,包含第一上拉電晶體、第一下拉電晶體、第一保持電晶體以及第一寄生電晶體;以及第二子字線驅動器,包含第二上拉電晶體、第二下拉電晶體、第二保持電晶體以及第二寄生電晶體,其中所述第一保持電晶體及所述第二保持電晶體共用公共源極區,其中所述第一下拉電晶體及所述第二下拉電晶體中的每一者包括經組態以供應有第一電壓的雜質區,其中所述第一寄生電晶體將所述第一下拉電晶體的所述雜質區連接至所述公共源極區,且其中所述第二寄生電晶體將所述第二下拉電晶體的所述雜質區連接至所述公共源極區。
  17. 如請求項16所述的半導體記憶體裝置,其中將所述第一下拉電晶體的主動區、所述第一保持電晶體的主動區以及所述第一寄生電晶體的主動區彼此連接以構成周邊主動區,其中島狀形狀的裝置隔離層位於所述周邊主動區的中心部分中,且其中所述周邊主動區環繞所述裝置隔離層。
  18. 如請求項16所述的半導體記憶體裝置,其中所述第 一子字線驅動器更包括第一下部接觸件,所述第一下部接觸件經組態以將所述第一電壓供應至所述第一下拉電晶體的所述雜質區,且其中所述第二子字線驅動器更包括第二下部接觸件,所述第二下部接觸件經組態以將所述第一電壓供應至所述第二下拉電晶體的所述雜質區。
  19. 如請求項18所述的半導體記憶體裝置,其中所述第一下部接觸件及所述第二下部接觸件與所述公共源極區間隔開。
  20. 如請求項16所述的半導體記憶體裝置,更包括:第三子字線驅動器,包含第三下拉電晶體、第三保持電晶體以及第三寄生電晶體;以及第四子字線驅動器,包含第四下拉電晶體、第四保持電晶體以及第四寄生電晶體,其中所述第三保持電晶體及所述第四保持電晶體共用所述公共源極區,且其中所述第一寄生電晶體至所述第四寄生電晶體中的至少一者經組態以將所述第一電壓供應至所述公共源極區。
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