KR100990145B1 - 리프레쉬 타임을 향상시킨 반도체 소자 제조방법 - Google Patents

리프레쉬 타임을 향상시킨 반도체 소자 제조방법 Download PDF

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Abstract

본 발명은 텅스텐과 폴리실리콘이 적층된 구조의 게이트 전극을 사용하는 반도체 소자에서 저온 플라즈마 질화막을 이용하여 리프레쉬 특성을 향상시키고, 또한, 셀 영역과 페리영역의 이온주입깊이를 달리하여 소자특성을 향상시킨 발명이다. 이를 위한 본 발명은 셀 영역과 주변영역을 포함하는 반도체 소자의 제조방법에 있어서, 텅스텐을 포함하는 다층 구조의 게이트 스택을 기판 상에 형성하는 단계; 선택적 산화공정을 실시하는 단계; 상기 게이트 스택을 포함하는 전체 구조상에 플라즈마 여기 질화막을 형성하되, 상기 셀 영역에는 상대적으로 얇게 형성되며, 상기 주변영역에서는 상대적으로 두껍게 형성되도록 상기 플라즈마 여기 질화막을 200 ∼ 600℃ 의 온도에서 형성하는 단계; 및 상기 셀 영역 및 상기 주변영역에 대한 블랭킷 이온주입 공정을 진행하는 단계를 포함하여 이루어진다.
리프레쉬, 텅스텐 오염, 플라즈마 질화막, 포켓 이온주입, 셀 영역

Description

리프레쉬 타임을 향상시킨 반도체 소자 제조방법{FABRICATING METHOD OF SEMICONDUCTOR DEVICE WITH IMPROVED REFRESH TIME}
도1a 내지 도1b는 종래기술에 따른 텅스텐 게이트 형성공정을 도시한 공정단면도,
도2는 종래기술에 따른 텅스텐 게이트 형성공정에서 선택산화 공정과 게이트 보호질화막 형성공정의 열 처리 온도를 도시한 그래프,
도3a 내지 도3c는 본 발명의 일실시예에 따른 텅스텐 게이트 형성공정을 도시한 공정단면도,
도4a 내지 도4c는 본 발명의 일실시예에 따른 플라즈마 여기 질화막이 셀 영역에서 두텁게 증착된 모습을 도시한 TEM 사진,
도5a 내지 도5c는 본 발명의 일실시예에 따른 플라즈마 여기 질화막이 주변회로 영역에서 비교적 얇게 증착된 모습을 도시한 TEM 사진,
도6은 본 발명의 일실시예에 따라 저온의 플라즈마 여기 질화막을 적용한 경우의 텅스텐 오염량과 종래기술에 따른 텅스텐 오염량을 비교하여 도시한 그래프,
도7은 본 발명의 일실시예에 따른 저온 텅스텐 오염방지막이 셀 영역과 주변회로영역에서 서로 다른 두께를 가지며 형성된 결과를 도시한 그래프,
도8은 본 발명과 종래기술의 이온주입공정시 도핑 프로파일을 비교하여 도시한 그래프.
*도면의 주요부분에 대한 부호의 설명*
20 : 기판
21 : 트렌치 소자분리막
22 : 게이트 산화막
23 : 게이트 폴리실리콘
24 : 텅스텐
25 : 하드마스크 질화막
26 : 선택적 산화막
27 : 플라즈마 여기 질화막
본 발명은 텅스텐 게이트 전극을 적용하는 반도체 소자에서, 게이트 보호질화막 대신에 플라즈마 여기 질화막을 저온에서 증착하고, 상기 플라즈마 여기 질화막을 후속 블랭킷(blancket) NM 이온주입시의 버퍼막으로 이용하여 소자특성을 향상시킨 발명이다.
현재, 소자의 집적도가 증가함에 따라 게이트 전극의 저 저항을 확보하기 위해, 텅스텐과 같은 고융점 금속과 폴리실리콘이 적층된 게이트 구조를 채택하고 있다.
이와같이 텅스텐/텅스텐 질화막/폴리실리콘이 적층된 구조의 게이트 전극을 채용하는 디램(DRAM) 소자에서, 데이터 보유 시간(Data Retention Time)의 저하를 방지하고, 리프레쉬 특성을 향상시키기 위해서는 적절한 GIDL(Gate Induced Drain Leakage) 특성을 확보하여야 한다.
이러한 GIDL 특성을 확보하기 위해서는 텅스텐/폴리실리콘에 대한 선택적 산화공정이 반드시 필요하지만, 선택적 산화공정시에는 텅스텐과 H2O의 반응으로 WH2O4 라는 텅스텐 증기(vapor)가 발생하고, 이 텅스텐 증기에 의해 선택산화 장비와 웨이퍼 표면이 오염되는 텅스텐 오염이 발생하는 문제가 있었다.
이와같은 텅스텐 오염은 게이트 채널이나 셀 접합(cell junction)영역에 계면함정이나 WSix 와 같은 결함(defect) 등을 발생시키며, 이들 결함에 의해 누설전류가 증가하여 DRAM 소자의 리프레쉬(refresh) 특성이 저하되는 결과를 가져온다.
따라서, 이와같은 텅스텐 오염을 막는 것이 중요한 이슈가 되었으며, 이하에서는 도1a 내지 도1b를 참조하여 텅스텐 오염을 막기 위한 종래의 기술을 설명한다.
먼저, 도1a에 도시된 바와같이 반도체 기판(10) 상에 소자분리를 위한 트렌치 소자분리막(11)을 형성한 후, 게이트 산화막(12) 및 게이트 폴리실리콘(13)을 적층하여 형성한다.
다음으로 게이트 폴리실리콘(13) 상부에 배리어막(미도시)이 형성되는데, 배리어막은 후속으로 증착될 금속막(예를 들면, 텅스텐)과 게이트 폴리실리콘(13) 사이의 물질확산을 방지하는 역할을 하며 텅스텐 질화막, 실리콘 질화막 등이 사용된다.
이어서, 배리어막(미도시) 상에 텅스텐(14)과 같은 고융점 금속을 증착한 후, 텅스텐막 상에 플라즈마 여기(plasma enhanced) 실리콘 질화막 등으로 구성된 하드마스크 질화막(15)를 증착하고 패터닝 공정을 수행하여 게이트 전극을 완성한다.
다음으로 도1b에 도시된 바와같이, 게이트 전극을 형성하기 위한 패터닝 공정에서 손상된 게이트 산화막 등을 복구해 주기 위해 선택적 산화공정(selective oxidation)이 진행된다.
즉, 측벽이 드러난 게이트 폴리실리콘(13) 및 실리콘 기판(10)을 선택적으로 산화시켜 게이트 폴리실리콘(13) 아래의 모서리 부분에 게이트 버즈 비크(gate bird's beak)와 같은 선택적 산화막(16)을 형성시켜 준다.
이러한 선택적 산화공정은 확산로에서 수행되거나 또는 급속열처리(Rapid Thermal Process) 공정을 이용하여 수행된다.
다음으로 이와같은 선택적 산화공정에서 발생한 텅스텐 오염을 제거하기 위해, 황산계 화학용액이나 또는 불산계열 용액을 이용한 세정처리가 실시된다.
이어서, 후속공정에서 텅스텐(14)의 이상산화를 방지하기 위하여, 게이트 전 극을 둘러싸는 게이트 보호 질화막(gate sealing nitride)(17)을 증착된다.
하지만, 전술한 바와같은 종래기술에서는 다음과 같은 문제점이 있었다.
먼저, 하드마스크 질화막(15)의 적용 및 급속열처리 공정에 의한 선택산화공정시에 스트레스가 유발되는 문제가 있었다.
다음으로, 게이트 보호질화막(17) 형성공정이 비교적 고온에서 진행되므로, 고온의 게이트 보호질화막(17) 형성공정에서 텅스텐 오염이 증가하여 리프레쉬 타임의 감소 등 소자의 신뢰도가 열화된다.
도2는 종래기술에 따른 텅스텐 게이트 전극 형성공정에서 선택산화 공정과 게이트 보호질화막 공정의 열처리 온도를 도시한 그래프이다. 도2를 참조하면, 급속 열처리 공정을 이용한 선택산화 공정이 고온에서 수행되고 있으며 또한, 게이트 보호질화막 형성공정 역시 비교적 고온에서 진행되고 있음을 알 수 있다.
따라서, 이러한 게이트 보호 질화막 증착공정 중에서도, 증착전 열 이력(thermal budget)에 의해 추가적인 텅스텐 오염이 발생하여 소자 특성의 열화를 심화시키고 있다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 본 발명에서는 고온에서 증착되던 게이트 보호질화막 대신에 플라즈마 여기 질화막을 저온에서 증착하여 텅스텐 오염을 감소시켰다. 또한, 본 발명에서는 단차피복성이 나쁜 상기 플라즈마 여기 질화막의 특성을 이용하여, 후속 블랭킷 NM 이온주입시, 셀 영역에서 는 리프레쉬 특성향상을, 주변회로에 형성된 피모스 소자에서는 포켓 이온주입효과를 얻어 소자특성을 향상시킨 반도체 소자의 제조방법을 제공함을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명은, 셀 영역과 주변영역을 포함하는 반도체 소자의 제조방법에 있어서, 텅스텐을 포함하는 다층 구조의 게이트 스택을 기판 상에 형성하는 단계; 선택적 산화공정을 실시하는 단계; 상기 게이트 스택을 포함하는 전체 구조상에 플라즈마 여기 질화막을 형성하되, 상기 셀 영역에는 상대적으로 얇게 형성되며, 상기 주변영역에서는 상대적으로 두껍게 형성되도록 상기 플라즈마 여기 질화막을 200 ∼ 600℃ 의 온도에서 형성하는 단계; 및 상기 셀 영역 및 상기 주변영역에 대한 블랭킷 이온주입 공정을 진행하는 단계를 포함하여 이루어진다.
본 발명은 텅스텐 게이트 전극을 포함하는 반도체 소자에 있어서, 고온에서 증착되던 게이트 보호 질화막 대신에 플라즈마 여기 질화막을 저온에서 증착하여 텅스텐 오염을 감소시키고 또한, 후속 블랭킷 NM 이온주입시에 셀 영역과 주변회로 영역의 이온주입를 달리할 수 있어, 셀 영역에서는 리프레쉬 특성을 향상시키며, 주변회로의 피모스(PMOS) 영역에서는 포켓 이온주입효과를 얻을 수 있어, 고품질의 소자제작이 가능케 한 반도체 소자의 제조방법에 관한 발명이다.
즉, 본 발명의 일실시예에서는, 종래의 문제점을 해결하기 위해 게이트 보호질화막 대신에 저온에서 증착가능한 플라즈마 여기 질화막을 200 ∼ 600℃ 이하의 저온에서 증착하여 텅스텐 오염을 감소시켰다.
또한, 본 발명의 일실시예에서 사용된 플라즈마 여기 질화막은 단차피복성이 좋지않는 성질을 갖고 있기 때문에, 패턴밀도가 높은 셀 영역에서는 얇은 두께의 플라즈마 여기 질화막이 증착되며, 패턴밀도가 상대적으로 낮은 주변회로 영역에서는 상대적으로 두꺼운 두께의 플라즈마 여기 질화막이 증착된다.
이와같이 영역에 따라 서로 다른 두께를 갖는 플라즈마 여기 질화막을 증착한 이후에, 소스/드레인을 형성하기 위한 블랭킷 NM 이온주입 공정을 진행하면, 상기 플라즈마 여기 질화막이 버퍼층의 역할을 하게되어 영역별로 이온주입깊이가 달라진다.
즉, 이와같은 버퍼층의 존재때문에, 같은 에너지로 이온주입공정을 진행하더라도, 셀 영역에서는 깊게 이온주입되며, 주변회로 영역에서는 얕게 이온주입된다. 따라서, 셀 영역에서는 전계의 감소로 인한 리프레쉬 타임의 증가를 가져올 수 있으며, 주변회로 영역중 피모스(PMOS) 영역에서는 포켓 이온주입 효과를 유도할 수 있어, 고품질의 소자제작이 가능하다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도3a 내지 도3b는 본 발명의 일실시예에 따른 반도체 소자 제조방법을 도시한 도면으로 이를 참조하여 본 발명의 일실시예를 설명한다.
먼저, 도3a에 도시된 바와같이 반도체 기판(20) 상에 소자분리를 위한 트렌치 소자분리막(21)을 형성한 후, 게이트 산화막(22) 및 게이트 폴리실리콘(23)을 적층하여 형성한다.
다음으로 게이트 폴리실리콘(23) 상부에 배리어막(미도시)이 형성되는데, 배리어막은 후속으로 증착될 금속막(예를 들면, 텅스텐)과 게이트 폴리실리콘(23) 사이의 물질확산을 방지하는 역할을 하며 텅스텐 질화막, 실리콘 질화막 등이 사용된다.
이어서, 배리어막(미도시) 상에 텅스텐(24)과 같은 고융점 금속을 증착한 후, 텅스텐막 상에 플라즈마 여기(plasma enhanced) 실리콘 질화막 또는 저압(Low Pressure) 실리콘 질화막 등으로 구성된 하드마스크(25)를 증착하고 패터닝 공정을 수행하여 게이트 전극을 완성한다.
이와같이 하드마스크 질화막(25)을 이용하여 게이트 전극을 패터닝하는 공정을 좀더 상세히 설명하면 다음과 같다.
즉, 하드마스크 질화막(25)를 증착한 이후, 하드마스크 질화막(25) 상에 반사방지막(Anti Reflection Layer : ARC)으로 사용되는 실리콘 산화질화막(SiON) 필름을 증착한다, 도3a에는 반사방지막은 도시되어 있지 않다.
다음으로 반사방지막(미도시) 상에 포토레지스트(미도시)를 도포하고 적절한 노광/현상 공정을 통해 상기 포토레지스트를 일정부분 제거한 후, 제거된 포토레지 스트를 마스크로 하여, 반사방지막 및 하드마스크(25)를 식각한다. 다음으로 잔존한 포토레지스트를 제거하는 PR strip 공정 및 후 세정을 실시한다.
이어서, 식각된 반사방지막과 하드마스크(25)를 식각마스크로 하여, 텅스텐막(24), 배리어막, 게이트 폴리실리콘(23)을 차례로 식각하여 게이트 전극을 패터닝한다.
이와같이 게이트 전극을 패터닝한 다음, 도3b에 도시된 바와같이 게이트 전극을 형성하기 위한 패터닝 공정에서 손상된 게이트 산화막 등을 복구해 주기 위해 선택적 산화공정(selective oxidation)이 진행된다.
즉, 측벽이 드러난 게이트 폴리실리콘(23) 및 실리콘 기판(20)을 선택적으로 산화시켜 게이트 폴리실리콘(23) 아래의 모서리 부분에 게이트 버즈 비크(gate bird's beak)와 같은 선택적 산화막(26)을 형성시켜 준다.
이러한 선택적 산화공정은 퍼니스에서 수행되거나 또는 급속열처리(Rapid Thermal Process) 공정을 이용하여 수행된다. 급속열처리 공정을 이용할 경우에는 800 ∼ 1000℃ 에서 30초 내지 10분 동안 수행되며, H2O/H2 분압은 0.1torr ∼ 0.5torr 인 것이 바람직하다.
다음으로 이와같은 선택적 산화공정에서 발생한 텅스텐 오염을 제거하기 위해, 황산계 화학용액이나 또는 불산계열 용액을 이용한 세정처리가 실시될 수도 있다.
이어서, 200 ∼ 600℃ 이하의 저온에서 플라즈마 여기 질화막(27)이 화학기 상증착법(Chemical Vapor Deposition : CVD)을 이용하여 증착된다. 즉, 본 발명에서는 종래의 게이트 보호질화막 대신에 플라즈마 여기 질화막(27)이 증착된다.
여기서, 플라즈마 여기 질화막(27)은 텅스텐 전극의 이상산화를 방지하는 역할을 하며, 종래의 게이트 보호질화막 대신에 플라즈마를 이용하는 관계로 200 ∼ 600 ℃의 저온에서 증착될 수 있기 때문에 종래기술에 비해 텅스텐 오염을 감소시킬 수 있는 장점이 있다.
또한, 본 발명의 일실시예에서 사용된 플라즈마 여기 질화막(27)은, 단차피복성(step coverage)이 우수하지 않는 특성이 있는데, 본 발명에서는 이 특성을 이용하여 소자특성을 향상시켰다. 이러한 플라즈마 여기 질화막의 두께는 후속 블랭킷 이온주입 공정의 이온주입조건을 고려하여 결정한다.
플라즈마 여기 질화막은 전술한 바와같이 단차피복성이 우수하지 않기 때문에 패턴의 밀도에 따라 증착두께에 영향을 받는다.
즉, 셀 영역은 패턴의 밀도가 높기 때문에, 셀 영역에 증착되는 플라즈마 여기 질화막은 상대적으로 얇은 두께를 갖게 증착된다.
반면에, 주변회로 영역은 패턴의 밀도가 소하기 때문에, 주변회로 영역에 증착되는 플라즈마 여기 질화막은 상대적으로 두꺼운 두께를 갖는다.
도4a 내지 도4c는 셀 영역에 형성된 플라즈마 여기 질화막의 두께를 도시한 TEM 사진이고, 도5a 내지 도5c는 주변회로 영역에 형성된 플라즈마 여기 질화막의 두께를 도시한 TEM 사진이다.
도4a 내지 도5c를 참조하면, 전반적으로 셀 영역 보다 주변회로 영역에서 플 라즈마 여기 질화막이 두텁게 증착되고 있음을 알 수 있다.
이와같이 플라즈마 여기 질화막(27)을 형성한 이후에, 도3c에 도시된 바와같이 트랜지스터의 소스/드레인을 형성하기 위한 블랭킷(blanket) NM 이온주입공정을 진행한다. 도3c는 도3b에 도시된 게이트를 확대하여 도시한 도면이다.
본 발명의 일실시예에서는 P31을 블랭킷 이온주입공정의 도판트로 사용하였으며, 이온주입 에너지와 도즈(doze)는 소자의 디자인 룰에 적합한 접합깊이를 갖도록 설정한다.
본 발명의 일실시예에서는 이온주입 에너지로 60 ∼ 150 Kev 를 사용하였으며, 전술한 플라즈마 여기 질화막의 두께에 따라 적절한 이온주입 에너지가 선택되어 사용된다. 또한, 본 발명의 일실시예에서는 1 ×1012 ∼ 3 ×1013의 도즈(atoms/cm2)가 사용되었다.
이러한 블랭킷 이온주입 공정시, 더욱 완만한 농도구배를 위하여 이온주입에너지를 달리하여 다단계로 진행할 수도 있다. 예를 들면, 60Kev 로 1차 이온주입, 100Kev로 2차 이온주입, 150Kev로 3차의 이온주입을 진행할 수 있다.
이러한 다단계 이온주입공정시에 도즈를 분산해서 이온주입공정을 진행하면 더욱 완만한 농도구배를 얻을 수 있다.
또한, 블랭킷 이온주입공정시 임플란트 틸트(tlit)는 0 ∼ 20도이고, 틸트 경사각이 5 도 이상인 경우에는, 웨이퍼를 회전시켜가며 이온주입공정을 진행하는 Rotation 2, 또는 Rotation 4 스킴(scheme)을 적용하는 것이 바람직하다.
본 발명의 일실시예에서는 셀 영역과 주변회로 영역에 형성된 플라즈마 여기 질화막이, 상기 블랭킷 이온주입공정시 버퍼레이어 역할을 하게 되며, 따라서 같은 이온주입에너지를 사용하였다 하더라도, 셀 영역에서는 이온주입 깊이가 깊게 되며, 주변회로 영역에서는 이온주입깊이가 얕게 된다.
도7은 As 를 도판트로 사용하여 블랭킷 이온주입공정을 진행한 경우에, 셀 영역과 주변회로(peripheral) 영역의 이온주입 깊이를 도시한 도면이다. 도7을 참조하면 셀 영역의 이온주입 깊이(Rp)가 주변회로 영역보다 깊은 것을 알 수 있다.
도8은 버퍼레이어를 사용하지 않고 블랭킷 이온주입 공정을 수행한 후의 도핑프로파일과, 본 발명의 일실시예에 따라 버퍼레이어를 사용하여 블랭킷 이온주입 공정을 수행한 후의 도핑 프로파일을 도시한 도면으로, 본 발명의 일실시예에서는 버퍼레이어의 존재로 인해 농도 구배가 완만한 도핑프로파일을 얻을 수 있으며 따라서 전계가 감소하여 리프레쉬 특성의 향상을 얻을 수 있다.
이와같이, 셀 영역에서는 깊은 이온주입 깊이로 인해 전계(electric field)의 감소로 인해 리프레쉬 타임이 증가하는 효과가 있으며, 반면에 주변회로 영역의 피모스 소자가 형성된 영역에서는 이온주입 깊이가 감소하므로 포켓 이온주입(pocket implant) 효과를 얻을 수 있어 고품질의 소자제작이 가능하게 된다.
그리고, 본 발명의 일실시예에서는 텅스텐/텅스텐 질화막/폴리실리콘이 적층된 구조의 게이트 전극을 예로 들어 설명하였지만, 본 발명은 이에 한정되지 않고 텅스텐 실리사이드(WSix)/폴리실리콘이 적층된 구조의 폴리사이드(polycide) 게이트 전극에도 적용될 수 있으며, 또한 폴리실리콘 대신에 poly-Si1-xGex 를 사용할 수도 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명을 적용하면, 플라즈마 여기 질화막을 저온에서 증착하여 텅스텐 오염을 감소시키고 또한, 후속 블랭킷 NM 이온주입시에 셀 영역과 주변회로 영역의 이온주입를 달리할 수 있어, 셀 영역에서는 리프레쉬 특성을 향상시키며, 주변회로의 피모스(PMOS) 영역에서는 포켓 이온주입효과를 얻을 수 있어, 고품질의 소자제작이 가능하다.

Claims (5)

  1. 셀 영역과 주변영역을 포함하는 반도체 소자의 제조방법에 있어서,
    텅스텐을 포함하는 다층 구조의 게이트 스택을 기판 상에 형성하는 단계;
    선택적 산화공정을 실시하는 단계;
    상기 게이트 스택을 포함하는 전체 구조상에 플라즈마 여기 질화막을 형성하되, 상기 셀 영역에는 상대적으로 얇게 형성되며, 상기 주변영역에서는 상대적으로 두껍게 형성되도록 상기 플라즈마 여기 질화막을 200 ∼ 600℃ 의 온도에서 형성하는 단계; 및
    상기 셀 영역 및 상기 주변영역에 대한 블랭킷 이온주입 공정을 진행하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    블랭킷 이온주입공정을 수행하는 단계는,
    도판트로 P 을 사용하며, 60 ∼ 150 Kev 의 이온주입에너지와, 1 ×1012 ∼ 3 ×1013의 도즈(atoms/cm2)를 사용하여 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 블랭킷 이온주입공정을 수행하는 단계는,
    60 ∼ 150 Kev 의 범위내에서 이온주입 에너지를 달리하여 다단계로 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 선택적 산화공정은,
    급속열처리 공정을 이용하여 수행되되, 800 ∼ 1000℃ 에서 30초 내지 10분 동안 수행되며, H2O/H2 분압은 0.1torr ∼ 0.5torr 인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 플라즈마 여기 질화막을 형성하는 단계는 화학기상증착법을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
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