KR100744108B1 - 텅스텐듀얼폴리게이트 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 텅스텐 듀얼 폴리게이트 공정시 유전체반응 및 폴리실리콘공핍현상을 동시에 억제할 수 있는 게이트스택 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 게이트스택의 제조 방법은 폴리실리콘막(P+ Poly)을 형성하는 단계, 상기 폴리실리콘막 상에 티타늄과 텅스텐질화막의 순서로 적층된 확산배리어를 형성하는 단계, 및 상기 확산배리어 상에 텅스텐막을 형성하는 단계를 포함하고, 이처럼 확산배리어로서 티타늄막과 텅스텐질화막의 적층(Ti/WN)을 사용하므로써 가장 효과적으로 폴리실리콘공핍현상 및 게이트접촉저항 감소를 동시에 만족시킬수 있어 고속소자동작특성을 얻을 수 있는 효과가 있다.
듀얼게이트, 텅스텐폴리게이트, 티타늄막, 텅스텐질화막, 확산배리어
Description
도 1은 종래기술에 따른 듀얼게이트의 개략적인 모습을 나타낸 도면,
도 2는 도 1의 듀얼게이트 공정시 NMOS와 PMOS의 CV(Capacitance-Voltage) 데이터결과,
도 3은 본 발명의 실시예에 따른 반도체소자의 텅스텐폴리게이트의 구조를 도시한 도면,
도 4a는 P+ 폴리실리콘막, 텅스텐질화막 및 텅스텐의 순서로 적층된 게이트스택구조(W/WN/P+ poly)를 도시한 도면,
도 4b는 P+ 폴리실리콘막, 텅스텐실리사이드, 텅스텐질화막 및 텅스텐의 순서로 적층된 게이트스택구조(W/WN/WSi/P+ poly)를 도시한 도면,
도 4c는 P+ 폴리실리콘막, 티타늄막, 텅스텐질화막 및 텅스텐의 순서로 적층된 게이트스택구조(W/WN/Ti/P+ poly)를 도시한 도면,
도 4d는 P+ 폴리실리콘막, 티타늄질화막, 텅스텐질화막 및 텅스텐의 순서로 적층된 게이트스택구조(W/WN/TiN/P+ poly)를 도시한 도면,
도 4e는 P+ 폴리실리콘막, 티타늄막, 티타늄질화막, 텅스텐질화막 및 텅스텐 의 순서로 적층된 게이트스택구조(W/WN/TiN/Ti/P+ poly)를 도시한 도면,
도 5는 확산배리어 종류에 따른 P+ 폴리실리콘의 게이트접촉저항(Rc)을 측정한 결과,
도 6은 확산배리어 종류에 따른 텅스텐폴리게이트의 단면 TEM 사진,
도 7은 확산배리어 종류에 따른 후속 열공정시 P+ 폴리실리콘 내부에 있는 보론의 외확산정도를 비교한 SIMS 분석결과,
도 8은 확산배리어 종류에 따른 P+ 폴리실리콘 내부에 있는 보론의 외확산정도 차이에 따른 폴리실리콘공핍율을 비교한 도면,
도 9는 Ti/TiN/WN 또는 Ti/WN 확산배리어에서 Ti 및 TiN 두께 차이에 따른 후속 열공정시 보론의 외확산정도를 SIMS 분석한 결과,
도 10은 TiN/WN, WN, Ti/WN, Ti/TiN/WN의 보론외확산 정도를 비교한 도면,
도 11은 TiN/WN, WN, Ti/WN, Ti/TiN/WN의 폴리실리콘공핍율(Poly depletion ratio)을 비교한 도면,
도 12는 CV 측정을 통하여 폴리실리콘공핍율을 추출한 결과(도 11)와 폴리실리콘 내부의 보론의 양(도 10)을 확산배리어 종류별로 비교한 도면,
도 13a는 Ti/WN 확산배리어 공정시 계면에 이상 WSi 반응이 일어난 경우의 단면 TEM 사진,
도 13b는 W/WN/Ti/실리콘 스택의 후열처리후의 EELS(Electron Energy Loss Spectroscopy) 분석결과,
도 13c는 WN/Ti 확산배리어와 WN/TiN/Ti 확산배리어의 후열처리시 TiSix 두 께를 비교한 도면,
도 14는 TiN/Ti 확산배리어의 XPS 분석결과,
도 15는 다양한 두께에 따른 TiN/Ti 확산배리어의 XPS 분석결과,
도 16은 TiN 확산배리어의 XPS 분석결과,
도 17은 다양한 게이트스택에서의 XPS 분석 결과,
도 18은 본 발명의 실시예에 따른 텅스텐듀얼폴리게이트의 구조를 도시한 도면,
도 19는 확산배리어 종류에 따른 P+/N+ 폴리실리콘의 게이트접촉저항(Rc)을 측정한 결과,
도 20은 N+ 폴리실리콘에서의 확산배리어 종류별 인의 외확산 정도를 비교한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : P+ 폴리실리콘 22 : 티타늄막
23 : 텅스텐질화막 24 : 텅스텐막
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 텅스텐듀얼폴리게이 트(W Dual poly gate) 및 그의 제조 방법에 관한 것이다.
일반적으로 반도체소자의 고집적화에 따라 실리콘웨이퍼를 이용한 CMOS 소자 공정시 게이트의 피치(pitch)가 감소하게 되었다. 이에 따라, 일반적인 CMOS 공정을 통해 기존의 물질을 그대로 이용하여 게이트전극과 게이트산화막을 형성하는 경우 많은 문제점이 발생하게 되었는 바, 최근에는 새로운 물질로의 변화가 절실히 요구되고 있다.
일반적으로 CMOS 소자의 제조 공정에서는 n형 도펀트가 도핑된 도프트 폴리실리콘막으로 NMOS 소자와 PMOS 소자의 각 게이트전극을 형성하였다. 이에 따라, NMOS 소자는 표면채널(Surface channel) 특성을 갖는데 반해, PMOS 소자는 배리드채널(buried channel) 특성을 갖게 되었다. PMOS 소자는 배리드채널 특성에 의해 게이트전극의 폭, 예컨대 반치폭(sub) 100nm 이하로 좁아질 경우 표면채널특성을 갖는 NMOS 소자와 달리 단채널효과(Short channel effect)에 매우 취약한 단점을 보이게 되었다.
이를 극복하기 위해 최근에는 좁은 채널길이를 갖는 CMOS 소자의 제조 공정시, NMOS 소자의 게이트전극은 n형 도펀트가 도핑된 도프트 폴리실리콘막으로 형성하고 PMOS 소자의 게이트전극은 p형 도펀트가 도핑된 폴리실리콘막으로 형성하여 PMOS 소자를 표면채널특성을 갖도록 구현하는 듀얼폴리게이트(Dual poly gate) 구조가 제안되었다.
이러한 듀얼폴리게이트 구조를 통해 단채널효과에 의한 문제를 해결하였다.
도 1은 종래기술에 따른 듀얼폴리게이트의 개략적인 모습을 나타낸 도면이 다.
도 1에 도시된 바와 같이, NMOS와 PMOS가 정의된 기판(11) 상에 게이트산화막(12)이 형성되고, NMOS의 게이트산화막(12) 상에는 인(Phosphorous)이 도핑된 N+ 폴리실리콘막(13a)과 상부전극(14)의 순서로 적층된 게이트스택이 형성되고, PMOS의 게이트산화막(12) 상에는 보론(Boron)이 도핑된 P+ 폴리실리콘막(13b)과 상부전극(14)의 순서로 적층된 게이트스택이 형성된다. 여기서, 상부전극(14)은 텅스텐막일 수 있다.
그러나, 도 1과 같은 듀얼 폴리 게이트 구조에서는 여러가지 문제점이 발생하는데, 그 중 가장 큰 문제점으로 대두되고 있는 것이 PMOS 소자에서 채널영역으로의 보론 침투에 의한 문턱전압 이동 및 변동(fluctuation) 현상과 게이트산화막과 게이트전극의 계면에서 폴리실리콘공핍현상(Polysilicon Depletion Effect)에 의한 소자특성열화가 있다.
채널영역으로의 보론침투의 영향은 게이트산화막(12) 표면을 질화시켜주므로써 줄일 수가 있으나, 상부전극(14)쪽으로 보론이 외확산(out diffusion)됨에 따라 발생하는 폴리실리콘공핍현상(PDE)의 영향을 방지하는 뚜렷한 방법은 현재 없는 실정이다.
도 2는 도 1의 듀얼폴리게이트 공정시 NMOS와 PMOS의 CV(Capacitance-Voltage) 데이터결과이다. 즉, 도 2는 듀얼폴리게이트 공정시 NMOS, PMOS의 인버전 캐패시턴스를 비교한 결과이다.
도 2에서 보듯이, 보론이 상부전극 방향으로 빠져나가 발생하는 폴리실리콘 공핍현상(PDE) 때문에 PMOS 경우는 캐패시턴스값이 NMOS에 비하여 작게 된다. 이것은 게이트산화막의 CET(Capacitance Effective Thickness)가 증가함을 의미하는데, 이러할 경우 반치폭 100nm 이하의 게이트는 문턱전압 변화가 커지게 되어 소자특성을 저하시킨다.
다음으로, 게이트스택의 관점에서 종래기술을 살펴보면 다음과 같은 문제가 있다.
현재 메모리디바이스에서 게이트스택의 게이트전극은 텅스텐실리사이드(WSix)가 주류를 이루고 있으나, 향후 고속 소자 동작을 요구하는 게이트메탈전극으로는 텅스텐실리사이드에 비하여 비저항값이 낮은 텅스텐(W) 전극으로의 전환이 요구된다. 이를 이용한 구조를 텅스텐듀얼폴리게이트(W-Dual Poly gate)라고 한다.
그러나, 텅스텐과 폴리실리콘막이 직접 접촉하는 텅스텐/폴리실리콘 스택(W/poly-si)의 경우 후속 열공정시 텅스텐실리사이드 반응이 일어나 부피 팽창에 의한 스트레스반응이 일어나기 때문에 텅스텐과 폴리실리콘막 사이에 이러한 반응을 억제하는 확산배리어(diffusion barrier)의 선택이 필수가 된다.
이러한 확산배리어(Diffusion barrier)는 후속 열공정시 폴리실리콘막 상부에 유전체 반응을 억제하여 게이트 접촉저항을 낮추어야 하고, 더불어 P+ 폴리실리콘 내부로 도핑된 보론이 상부전극인 텅스텐쪽으로 외확산하여 발생하는 폴리실리콘공핍현상(PDE)을 동시에 낮출수가 있어야 한다.
따라서, 텅스텐듀얼폴리게이트 공정시 유전체반응을 억제하면서도 폴리실리 콘공핍현상을 억제할 수 있는 게이트스택이 요구되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 텅스텐 듀얼 폴리게이트 공정시 유전체반응 및 폴리실리콘공핍현상을 동시에 억제할 수 있는 텅스텐듀얼폴리게이트 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 게이트스택은 폴리실리콘막; 상기 폴리실리콘막 상의 티타늄과 텅스텐질화막의 순서로 적층된 확산배리어; 및 상기 확산배리어 상의 텅스텐막을 포함하며, 상기 티타늄막은 20∼50Å 두께이고, 상기 텅스텐질화막은 50∼300Å 두께를 갖는 특징으로 한다.
그리고, 본 발명의 게이트스택의 제조 방법은 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막 상에 티타늄과 텅스텐질화막의 순서로 적층된 확산배리어를 형성하는 단계, 및 상기 확산배리어 상에 텅스텐막을 형성하는 단계를 포함하고, 상기 티타늄막은 20∼50Å 두께로 형성하고, 상기 텅스텐질화막은 50∼300Å 두께로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체소자의 텅스텐폴리게이트의 구조를 도시한 도면이다.
도 3을 참조하면, 본 발명의 게이트스택은 P형 불순물(예컨대, 보론)이 도핑된 P+ 폴리실리콘막(21), P+ 폴리실리콘막(21) 상의 티타늄막(Ti, 22)과 텅스텐질화막(WN, 23)의 순서로 적층된 Ti/WN 구조의 확산배리어 및 확산배리어 상의 텅스텐막(24)의 순서로 적층된다.
상기 확산배리어에서 텅스텐질화막(WN, 23)은 50Å과 같거나 더 두껍고, 티타늄막(Ti, 22)은 60Å보다 얇은 두께로 하여, 폴리실리콘공핍 및 게이트접촉저항을 동시에 개선시킨다. 이처럼, 두께를 조절하는 이유는, 텅스텐질화막(WN, 23)은 두께가 두꺼울수록 WSi 반응을 더 많이 억제할 수가 있으나 질소(N)의 양이 증가함에 따른 후속 열공정시 분해되는 질소의 영향에 의한 사이드효과(Side effect)가 발생할 수가 있고, 폴리실리콘공핍현상 억제 효과는 미미하기 때문에 텅스텐질화막(WN, 23)은 50Å 정도가 최적화된 두께이다.
바람직하게, 확산배리어로 사용된 티타늄막(22)과 텅스텐질화막(23)을 형성하는 방법은 PVD 또는 CVD 중에서 선택된 어느 하나의 방법으로 형성하거나, ALD 방법으로 형성한다. 이때, 티타늄막(22)의 경우는 두께가 얇을수록 후속 열공정시 TiSi 반응시 발생하는 보론외확산을 억제할 수가 있으므로, CVD 및 PVD 공정시 30Å 이 최적화된 두께이나, ALD 공정시 더 얇게 증착이 가능하기 때문에 CVD 및 PVD 공정보다는 ALD 공정을 이용하는 것이 더 우수한 결과를 얻을 수 있다. 바람직하 게, 티타늄막(22)의 두께는 20Å∼50Å이다.
게이트스택의 특성을 살펴보기 위해 다음과 같은 텅스텐듀얼폴리게이트의 여러 시편을 준비하였다. 이하, N+ 폴리실리콘 상부의 게이트스택은 생략하고, P+ 폴리실리콘 상부의 게이트스택에 대해서만 준비하였다.
도 4a는 P+ 폴리실리콘막, 텅스텐질화막 및 텅스텐의 순서로 적층된 게이트스택구조(P+ poly/WN/W)를 도시한 도면이고, 도 4b는 P+ 폴리실리콘막, 텅스텐실리사이드, 텅스텐질화막 및 텅스텐의 순서로 적층된 게이트스택구조(P+ poly/WSi/WN/W)를 도시한 도면이고, 도 4c는 P+ 폴리실리콘막, 티타늄막, 텅스텐질화막 및 텅스텐의 순서로 적층된 게이트스택구조(P+ poly/Ti/WN/W), 도 4d는 P+ 폴리실리콘막, 티타늄질화막, 텅스텐질화막 및 텅스텐의 순서로 적층된 게이트스택구조(P+ poly/TiN/WN/W)이고, 도 4e는 P+ 폴리실리콘막, 티타늄막, 티타늄질화막, 텅스텐질화막 및 텅스텐의 순서로 적층된 게이트스택구조(P+ poly/Ti/TiN/WN/W)이다.
즉, 도 4a는 확산배리어로서 텅스텐질화막(WN)을 단독으로 사용한 게이트스택이고, 도 4b는 확산배리어로서 텅스텐실리사이드(WSi)와 텅스텐질화막(WN)의 스택을 사용한 경우이며, 도 4c 내지 도 4e는 확산배리어로서 티타늄(Ti), 티타늄질화막(TiN) 또는 티타늄(Ti)과 티타늄질화막(TiN)의 스택(Ti/TiN)을 사용한 경우이다.
위와 같은 5가지 종류의 게이트스택은 서로 다른 특성을 보여주는데 그 실험결과는 도 5와 같다.
도 5는 확산배리어 종류에 따른 P+ 폴리실리콘의 게이트접촉저항(Rc)을 측정 한 결과이다. 도 5의 결과는 켈빈(kelvin) 방법을 이용하여 실제로 게이트스택에서의 접촉저항(Rc) 성분만 추출하여 확산배리어의 종류별로 나타낸 결과로서, P+ 폴리실리콘에서의 결과이다.
게이트 접촉저항 측면에서 살펴보면, WN, WSi/WN, Ti/TiN/WN, Ti/WN의 순서로 낮은 값을 보여 Ti/WN의 경우가 가장 낮은 접촉저항값을 보여주고 있음을 알 수 있다. 이와 같은 결과에 의해, 가장 낮은 접촉저항값을 갖는 Ti/WN의 경우는 고속 동작소자에 유리함을 알수가 있다.
위와 같이 텅스텐폴리게이트에서 확산배리어로서 WN을 단독으로 사용하는 경우에 비해, 다른 물질들을 추가로 사용한 확산배리어의 경우에 게이트접촉저항값이 낮은 현상은, Ti/TiN/WN, Ti/WN 또는 WSi/WN의 경우엔 P+ 폴리실리콘 상부에 추가로 삽입한 Ti/TiN, Ti, WSi가 상부 WN 내부의 질소가 열공정시 분해하여 형성할 수가 있는 Si-N 유전층 형성을 억제하기 때문이다.
게이트접촉저항이 낮은 이유를 도 6을 참조하여 설명하기로 한다.
도 6은 확산배리어 종류에 따른 텅스텐폴리게이트의 단면 TEM(Transmission Electron Microscope) 사진이다.
도 6에 도시된 바와 같이, WN이 단독으로 사용된 P+ poly/WN/W의 경우는 폴리실리콘 상부에 SiN 유전층의 형성이 관측된다.
그리고, P+ poly/WSi/WN/W의 경우엔 P+ 폴리실리콘 상부에 W-Si-N 계면 반응이 관찰되어 메탈성질을 갖기 때문에 P+ poly/WN/W에 비하여 낮은 접촉저항값을 보여준다. 반면, P+ poly/Ti/TiN/WN/W의 경우엔 P+ 폴리실리콘 상부에 계면반응이 발 생하지 않기 때문에 가장 낮은 접촉저항값을 보임을 알 수 있다.
한편, 도 5에서 Ti/WN와 Ti/TiN/WN간의 결과를 비교해보면, Ti/WN의 경우가 상대적으로 더 낮은 접촉저항값을 보이는 것을 알 수가 있는데, 이는 상대적으로 비저항값이 높은 TiN이 없기 때문이다.
결국, 게이트접촉저항측면에서는 Ti/WN 확산배리어가 가장 우수한 특성을 갖는다.
다음에 폴리실리콘공핍현상(PDE) 측면에서 살펴보면 다음과 같다.
P+ 폴리실리콘을 사용하는 텅스텐폴리게이트 공정시 후속 열공정 도중에 P+ 폴리실리콘 내부에 도핑된 보론이 상부전극쪽으로 외확산된 정도를 SIMS 분석을 통하여 상대 비교한 결과를 도면 도 7에 나타내었다.
도 7은 확산배리어 종류에 따른 후속 열공정시 P+ 폴리실리콘 내부에 있는 보론의 외확산정도를 비교한 SIMS(Secondly Ion Mass Spectroscopy) 분석결과이고, 도 8은 확산배리어 종류에 따른 P+ 폴리실리콘 내부에 있는 보론의 외확산정도 차이에 따른 폴리실리콘공핍율을 비교한 도면이다.
도 7에서 보듯이, WSi/WN>Ti/TiN/WN>WN 순서로 보론이 상부전극쪽으로 외확산이 더 잘 됨을 알 수가 있다. 예컨대, 폴리실리콘의 바텀에 해당하는 1200∼1400Å 구간에서 WSi/WN을 사용한 경우가 보론의 농도가 가장 낮고, WN을 적용한 경우가 보론의 농도가 가장 높음을 알 수 있다.
따라서, WN이 보론의 외확산을 가장 잘 억제하고, WSi/WN이 보론의 외확산을 덜 억제함을 알 수 있다. 이 같은 특성은 도 8에서 보듯이 폴리실리콘공핍율의 경 향성과 일치하는 것을 볼 수 있다.
도 8의 폴리실리콘공핍율은 CV 측정시 축적(Accumulation) 모드상태에서의 캐패시턴스값(Cap accumulation)과 인버전(Inversion) 모드상태에서의 캐패시턴스값(Cap inversion)의 비율로 측정이 되었다. 폴리실리콘공핍율의 값이 작을수록 폴리실리콘공핍이 많이 일어난다.
도 8을 참조하면, WN의 경우가 가장 큰 값을 갖고, WSi/WN의 경우가 가장 작은 값을 갖는다.
따라서, WSi/WN의 경우 게이트접촉저항측면에서는 WN보다 유리하지만(도 5참조), 폴리실리콘공핍이 많이 일어나기 때문에 텅스텐듀얼폴리게이트 공정에 취약하다고 할 수 있다. 이 같은 현상이 발생하는 원인인 후속 열공정시 응집(agglomeration)된 WSi의 그레인바운더리(grain boundary) 사이로 폴리실리콘 및 텅스텐이 접촉된 지역을 통하여 보론의 외확산경로(out-diffusion path)가 형성되기 때문으로 추측된다.
결과적으로, 도 5 내지 도 8의 결과로부터, 텅스텐듀얼폴리게이트 공정시 확산배리어로서 WSi/WN, WN을 사용하는 경우보다 Ti/TiN/WN 또는 Ti/WN을 적용할 경우가 게이트접촉저항 및 P+ 폴리실리콘공핍율 측면에서 가장 좋은 결과를 보임을 알 수가 있다. 참고로, N+ 폴리실리콘공핍은 상기 5종류에 대하여 모두 동일한 특성을 보인다.
Ti/TiN/WN 또는 Ti/WN 확산배리어 적용시 각 레이어에 대하여 폴리실리콘공핍측면과 게이트접촉저항측면에서 가장 최적화된 두께 조건 실험을 수행하였다.
도 9는 Ti/TiN/WN 또는 Ti/WN 확산배리어에서 Ti 및 TiN 두께 차이에 따른 후속 열공정시 보론의 외확산정도를 SIMS 분석한 결과로서, 시편은 WN(100Å), Ti(30Å)/WN(100Å), TiN(40Å)/WN(100Å), Ti(30Å)/TiN(40Å)/WN(100Å), TiN(80Å)/WN(100Å), Ti(30Å)/TiN(80Å)/WN(100Å)으로 준비하였다.
도 9를 참조하여 폴리실리콘의 바텀에 해당하는 1000∼1500Å 구간을 살펴보면, TiN(80Å)/WN(100Å) 및 TiN(40Å)/WN(100Å)가 보론의 외확산을 가장 잘 억제하고, Ti(30Å)/WN(100Å)는 Ti(30Å)/TiN(40Å)/WN(100Å) 및 Ti(30Å)/TiN(80Å)/WN(100Å)보다는 잘 억제하지만 TiN(80Å)/WN(100Å), TiN(40Å)/WN(100Å) 및 WN(100Å) 보다는 보론의 외확산을 덜 억제하는 것을 알 수 있다.
따라서, 보론의 외확산 억제효과 측면에서는 TiN/WN>WN>Ti/WN>Ti/TiN/WN의 순서가 된다. 이는 도 10에 자세히 도시되어 있다.
도 10은 TiN/WN, WN, Ti/WN, Ti/TiN/WN의 보론외확산 정도를 비교한 도면이다. 도 10를 참조하면, 1000∼1500Å 구간에서 TiN/WN이 가장 보론농도가 높고, WN, Ti/WN, Ti/TiN/WN의 순서로 보론농도가 점차 낮아짐을 알 수 있다. 따라서, 보론외확산억제는 TiN/WN이 가장 우수하다.
도 11은 TiN/WN, WN, Ti/WN, Ti/TiN/WN의 폴리실리콘공핍율(Poly depletion ratio)을 비교한 도면이다.
도 11을 참조하면, CV 측정을 통하여 폴리실리콘공핍율을 추출한 결과, TiN/WN이 가장 폴리실리콘공핍억제효과가 크고, WN, Ti/WN, Ti/TiN/WN의 순서로 그 효과가 감소한다.
도 12는 CV 측정을 통하여 폴리실리콘공핍율을 추출한 결과(도 11)와 폴리실리콘 내부의 보론의 양(도 10)을 확산배리어 종류별로 비교한 도면으로서, 도면의 상부는 보론의 양이고, 도면의 하부는 폴리실리콘공핍율이다.
도 12에서, 보론의 양이 클수록 외확산이 덜 된 것이고, 폴리실리콘공핍율값이 클수록 폴리실리콘공핍억제효과가 더 크다고 볼 수 있다.
도 9 내지 도 12를 통해 얻을 수 있는 정보는 다음과 같다.
1) WN 두께는 폴리실리콘공핍과 상관관계가 없다.
2) TiN/WN의 경우 WN보다 우수한 폴리실리콘공핍 억제효과를 보이나 폴리실리콘/TiN 계면에서 Si-N 유전층 반응이 생길수 있기 때문에 게이트접촉저항측면에서 불리하다. 여기서, TiN 두께를 늘릴 경우 폴리실리콘공핍율이 상승하지만 게이트접촉저항은 증가한다.
3) Ti/WN의 경우 TiN/WN 경우보다 폴리실리콘공핍억제효과는 다소 떨어지나, 게이트접촉저항측면에서 가장 유리하다.
4) Ti/TiN/WN의 경우 폴리실리콘공핍 억제효과가 가장 취약하고, 게이트접촉저항측면에서는 Ti/WN 보다 높다.
결과적으로, 텅스텐듀얼폴리게이트 공정시 확산배리어로서 Ti/WN 확산배리어를 적용하는 경우가 폴리실리콘공핍 측면과 게이트접촉저항측면을 동시에 만족시킬 수 있음을 알 수 있다.
다음으로, 확산배리어에서 WN 및 Ti 두께에 따른 특성을 살펴보면 WN < 50Å 및 Ti ≥ 60Å일 경우, 후속 열공정시 폴리실리콘과 텅스텐간의 이상 텅스텐실리사 이드 반응이 심하게 발생한다. 텅스텐과 폴리실리콘 사이에 Ti 박막을 삽입할 경우 어닐공정시 저온에서 Ti-Si 반응이 일어나고 이어서 텅스텐과 Ti-Si간 반응이 일어나 상부 텅스텐막에 W-Si 반응이 일어나게 되는데(도 13a 참조), 이 경우 Ti가 없는 W/Si 계면보다 더 낮은 온도에서 W-Si 반응이 일어나게 된다. 즉, 중간의 Ti가 상부의 텅스텐과 하부의 폴리실리콘간의 반응촉매역할을 하기 때문에 Ti 및 상부 WN의 두께의 선택이 매우 중요하다.
도 13a는 Ti/WN 확산배리어 공정시 계면에 이상 WSi 반응이 일어난 경우의 단면 TEM 사진이다. 이처럼, 이상 WSi 반응이 일어나면 게이트접촉저항이 증가하게 되므로, Ti의 두께 선택이 중요하다.
도 13b는 W/WN/Ti/실리콘 스택의 후열처리후의 EELS(Electron Energy Loss Spectroscopy) 분석결과로서, Ti의 두께가 60Å으로 두꺼운 경우에는 TiSix가 발생됨을 알 수 있다. 하지만, Ti의 두께가 30Å으로 얇은 경우에는 TiSix가 관찰되지는 않았다. 그러나, EELS분석에 의해서는 관찰되지는 않았지만, Ti의 두께가 30Å으로 얇은 경우에도 TiSix가 매우 얇게 형성된다.
도 13c는 WN/Ti 확산배리어와 WN/TiN/Ti 확산배리어의 후열처리시 TiSix 두께를 비교한 도면으로서, WN/Ti 확산배리어를 사용한 경우(좌측부분)가 WN/TiN/Ti 확산배리어를 사용한 경우(우측)에 비해 TiSix의 두께가 현저히 얇음을 알 수 있다. 즉, 후열공정시 WN/Ti 확산배리어에서 형성되는 TiSix의 두께는 WN/TiN/Ti 배리어보다 더 얇고 더 균일하고, 균일한 TiSix 두께로 인해 게이트접촉저항이 더 낮아진다. 또한, WN/Ti 확산배리어는 후속 열공정에 의해 TiSix 두께가 매우 얇으므 로 TiSix로 확산되는 보론의 양이 WN/TiN/Ti 배리어보다 더 작아 폴리실리콘공핍이 억제된다.
전술한 도 13a 내지 도 13c에 따라, Ti/WN 확산배리어 공정시 WN은 50Å과 같거나 더 두껍고(바람직하게는 50Å), Ti은 60Å보다 더 얇은 두께(바람직하게는 20Å∼50Å)의 공정조건하에서 상기의 폴리실리콘공핍 및 게이트접촉저항의 개선효과를 기대할 수 있다. TiN를 Ti와 WN 사이에 삽입할 경우 TiN의 두께는 계면이상반응과 무관하다.
특히, WN/Ti 배리어에서 Ti의 두께는 얇을수록 후열공정시 TiSix 반응시 발생하는 보론외확산을 더욱 억제할 수 있다. 따라서, CVD, PVD 공정시 30Å이 최적화된 두께이나 ALD 공정시 더 얇게 증착이 가능하기 때문에 ALD를 이용하여 Ti를 형성하는 경우가 CVD, PVD를 사용하는 경우보다 더 우수한 결과를 얻을 수 있는 것이다.
도 14는 TiN/Ti 확산배리어의 XPS(X-ray Photoelectron Spectroscopy) 분석결과이고, 도 15는 다양한 두께에 따른 TiN/Ti 확산배리어의 XPS 분석결과이며, 도 16은 TiN 확산배리어의 XPS 분석결과이다. 이상의 결과는 모두 열처리를 진행한 후에 관찰된 것이다.
도 14 내지 도 16을 참조하면, TiN/Ti 확산배리어를 사용하는 경우, TiN/Ti 확산배리어에서 TiN의 두께를 다르게 하는 경우 및 TiN을 단독으로 사용하는 경우 모두 Si-N 피크가 관찰된다.
도 17은 다양한 게이트스택에서의 XPS 분석 결과로서, W/WN/TiN/Si 스택은 W/WN/Si 스택과 동일한 수준의 Si-N 피크를 여전히 보이는데 반해, Ti를 갖는 스택(W/WN/Ti/poly-si)은 Si-N 피크가 나타나지 않음을 알 수 있다.
도 17의 결과로부터 본 발명의 실시예에 따른 Ti/WN 확산배리어를 사용하면 폴리실리콘과 텅스텐 사이에서 Si-N 유전층이 발생하지 않음을 알 수 있다.
결국, 상술한 실시예에 따르면, 본 발명은 Ti/WN 확산배리어를 포함하는 게이트스택을 사용하는 텅스텐폴리게이트에서 가장 낮은 게이트접촉저항 및 우수한 폴리실리콘공핍억제효과를 얻는다. 또한 폴리실리콘과 텅스텐 사이에서 Si-N 유전층이 발생하지 않는다.
위와 같은 결과는 텅스텐듀얼폴리게이트에서도 동시에 얻을 수 있다.
도 18은 본 발명의 실시예에 따른 텅스텐듀얼폴리게이트의 구조를 도시한 도면이다.
도 18을 참조하면, NMOS 소자와 PMOS 소자가 정의된 반도체기판(31), 반도체기판(31) 상에 형성된 게이트절연막(32), NMOS 소자로 정의된 반도체기판(31)의 게이트절연막(32) 상에 N+ 폴리실리콘막(N+ poly, 33a), 티타늄막(Ti, 34), 텅스텐질화막(WN, 35) 및 텅스텐막(W, 36)의 순서로 적층된 제1게이트스택(100), PMOS 소자로 정의된 반도체기판(31)의 게이트절연막(32) 상에 P+ 폴리실리콘막(P+ poly, 33b), 티타늄막(Ti, 34), 텅스텐질화막(WN, 35) 및 텅스텐막(W, 36)의 순서로 적층된 제2게이트스택(200)을 포함한다.
위와 같이, NMOS 소자의 제1게이트스택(100)이 N+ 폴리실리콘막(33a), 티타늄막(34), 텅스텐질화막(35) 및 텅스텐막(36)의 순서로 적층되고, PMOS 소자의 제2 게이트스택(200)이 P+ 폴리실리콘막(33a), 티타늄막(34), 텅스텐질화막(35) 및 텅스텐막(36)의 순서로 적층되므로써, 텅스텐듀얼게이트, 즉 텅스텐듀얼폴리게이트가 된다.
위와 같은 제1 및 제2게이트스택(100, 200)에서 티타늄막(34)과 텅스텐질화막(35)의 적층은 확산배리어로 작용한다.
상기 확산배리어로 작용하는 티타늄막(34)과 텅스텐질화막(35)의 적층을 사용하므로써, PMOS 소자의 낮은 게이트접촉저항 및 우수한 폴리실리콘공핍억제효과를 얻는다. 더불어, NMOS 소자의 게이트스택도 낮은 게이트접촉저항을 얻는다. NMOS 소자의 게이트스택의 게이트접촉저항은 도 5와 유사하다.
도 19는 확산배리어 종류에 따른 P+/N+ 폴리실리콘의 게이트접촉저항(Rc)을 측정한 결과이다.
도 19를 참조하면, NMOS 소자에서도 게이트 접촉저항 측면에서 살펴보면, WN, Ti/TiN/WN, Ti/WN의 순서로 낮은 값을 보여 Ti/WN의 경우가 가장 낮은 접촉저항값을 보여준다.
도 20은 N+ 폴리실리콘에서의 확산배리어 종류별 인의 외확산 정도를 비교한 도면으로서, N+ 폴리실리콘을 포함하는 게이트스택에서는 확산배리어의 종류가 다르더라도 인(Phosphorous)의 농도 차이가 발생하지 않는다. 즉, N+ 폴리실리콘을 포함하는 게이트스택에서는 인의 외확산이 발생하지 않는다.
상술한 실시예에서는 텅스텐폴리게이트 구조에 대해 설명하였으나, 본 발명은 텅스텐외에 폴리실리콘, Ti/WN 확산배리어 및 상부전극의 순서로 적층되는 모든 반도체소자의 게이트스택에 적용하여도 동일하게 낮은 게이트접촉저항 및 우수한 폴리실리콘공핍억제효과를 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 텅스텐을 게이트전극으로 사용하는 텅스텐듀얼폴리게이트 공정시 확산배리어로서 WN/Ti 스택을 사용하므로써 가장 효과적으로 폴리실리콘공핍현상 및 게이트접촉저항 감소를 동시에 만족시킬수 있어 고속소자동작특성을 얻을 수 있는 효과가 있다.
Claims (22)
- 폴리실리콘막;상기 폴리실리콘막 상의 티타늄막과 텅스텐질화막의 순서로 적층된 확산배리어; 및상기 확산배리어 상의 텅스텐막을 포함하고,상기 티타늄막은 20∼50Å 두께이고, 상기 텅스텐질화막은 50∼300Å 두께를 갖는 반도체소자의 게이트스택.
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- 제1항에 있어서,상기 폴리실리콘막은 보론이 도핑된 P+ 폴리실리콘막인 것을 특징으로 하는 반도체소자의 게이트스택.
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- 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막 상에 티타늄과 텅스텐질화막의 순서로 적층된 확산배리어를 형성하는 단계; 및상기 확산배리어 상에 텅스텐막을 형성하는 단계를 포함하고,상기 티타늄막은 20∼50Å 두께로 형성하고, 상기 텅스텐질화막은 50∼300Å 두께로 형성하는 반도체소자의 게이트스택 제조 방법.
- 제6항에 있어서,상기 확산배리어를 형성하는 단계는,PVD 또는 CVD 중에서 선택된 어느 하나의 방법으로 형성하는 것을 특징으로 하는 반도체소자의 게이트스택 제조 방법.
- 제6항에 있어서,상기 확산배리어를 형성하는 단계는,ALD 방법으로 형성하는 것을 특징으로 하는 반도체소자의 게이트스택 제조 방법.
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- NMOS 소자와 PMOS 소자가 정의된 반도체기판;상기 NMOS 소자로 정의된 반도체기판 상부에 N+ 폴리실리콘막, 티타늄막과 텅스텐질화막의 순서로 적층된 확산배리어 및 텅스텐막의 순서로 적층된 제1게이트스택; 및상기 PMOS 소자로 정의된 반도체기판 상부에 P+ 폴리실리콘막, 티타늄막과 텅스텐질화막의 순서로 적층된 확산배리어 및 텅스텐막의 순서로 적층된 제2게이트스택을 포함하고,상기 제1 및 제2게이트스텍에 포함된 상기 티타늄막은 20∼50Å 두께이고, 상기 텅스텐질화막은 50∼300Å 두께를 갖는 반도체소자의 듀얼게이트.
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- 제12항에 있어서,상기 제2게이트스택의 P+ 폴리실리콘막은, 보론이 도핑된 것을 특징으로 하는 반도체소자의 듀얼게이트.
- NMOS 소자와 PMOS 소자가 형성될 반도체기판을 준비하는 단계;상기 NMOS 소자가 형성될 반도체기판 상부에 N+ 폴리실리콘막, 티타늄막과 텅스텐질화막의 순서로 적층된 확산배리어 및 텅스텐막의 순서로 적층된 제1게이트스택을 형성하는 단계; 및상기 PMOS 소자가 형성될 반도체기판 상부에 P+ 폴리실리콘막, 티타늄막과 텅스텐질화막의 순서로 적층된 확산배리어 및 텅스텐막의 순서로 적층된 제2게이트스택을 형성하는 단계를 포함하고,상기 제1 및 제2게이트스텍에 포함된 상기 티타늄막은 20∼50Å 두께로 형성하고, 상기 텅스텐질화막은 50∼300Å 두께로 형성하는 반도체소자의 듀얼게이트 제조 방법.
- 제17항에 있어서,상기 제1 및 제2게이트스택의 확산배리어는,PVD 또는 CVD 중에서 선택된 어느 하나의 방법으로 형성하는 것을 특징으로 하는 반도체소자의 듀얼게이트 제조 방법.
- 제17항에 있어서,상기 제1 및 제2게이트스택의 확산배리어는,ALD 방법으로 형성하는 것을 특징으로 하는 반도체소자의 듀얼게이트 제조 방법.
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