KR100683101B1 - 반도체 장치 - Google Patents

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Abstract

종래의 반도체 장치에서는, 과전압으로부터 소자를 보호하기 위해 형성된 보호 다이오드의 내압 특성이 향상되지 않는다고 하는 문제가 있었다. 이를 해결하기 위해, 본 발명의 반도체 장치에서는, 기판(2) 상의 에피택셜층(3)에는, 소자 보호용의 보호 다이오드(1)가 구성되어 있다. 에피택셜층(3) 표면에는 쇼트키 배리어용 금속층(14)이 형성되고, 쇼트키 배리어용 금속층(14)의 단부(20)의 하방에는 P형의 확산층(7)이 형성되어 있다. 그리고, P형의 확산층(7)과 연결하여, 캐소드 영역측에 P형의 확산층(9)이 형성되어 있다. P형의 확산층(9) 상방에는 애노드 전위가 인가된 금속층(18)이 형성되고, 필드 플레이트 효과를 얻을 수 있다. 이 구조에 의해, 공핍층의 큰 곡율 변화를 저감하여, 보호 다이오드(1)의 내압 특성을 향상시키고 있다.
반도체 장치, 에피택셜층, 쇼트키 배리어용 금속층, 확산층, 보호 다이오드

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예에서의 (A) 보호 다이오드를 설명하는 단면도이며, (B) 보호 다이오드를 설명하는 단면도.
도 2는 본 발명의 실시예에서의 (A) 제너 다이오드를 설명하는 단면도이며, (B) 제너 다이오드를 설명하는 도면.
도 3은 본 발명의 실시예에서의 보호 다이오드와 제너 다이오드의 순방향 전압(Vf)을 설명하는 도면.
도 4는 본 발명의 실시예에서의 보호 다이오드를 내장한 회로를 설명하는 도면.
도 5는 본 발명의 실시예에서의 (A) 보호 다이오드의 역바이어스 상태의 전위 분포를 설명하는 도면이며, (B) 보호 다이오드에서의 충돌 전리 발생 영역을 설명하는 도면.
도 6은 본 발명의 실시예에서의 보호 다이오드의 역바이어스 상태의 전위 분포를 설명하는 도면.
도 7은 본 발명의 실시예에서의 보호 다이오드와 제너 다이오드의 자유 캐리어(정공)의 농도 프로파일을 설명하는 도면.
도 8은 본 발명의 실시예에서의 보호 다이오드를 설명하는 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 보호 다이오드
2 : P형의 단결정 실리콘 기판
3 : N형의 에피택셜층
5, 7, 8, 13 : P형의 확산층
10 : N형의 확산층
14 : 쇼트키 배리어용 금속층
18 : 금속층
20 : 단부
21 : 실리사이드층
[특허문헌 1] 일본 특개평8-107222호 공보(제2∼4페이지, 도 1)
[특허문헌 2] 일본 특개평9-121062호 공보(제5∼6페이지, 도 2)
[특허문헌 3] 일본 특개평8-130317호 공보(제3∼6페이지, 도 2, 도 4)
본 발명은 과전압으로부터 회로 소자를 보호하는 반도체 장치에 관한 것이다.
종래의 반도체 장치에서는, N형의 반도체 기판 상에 N형의 에피택셜층이 형 성되어 있다. 에피택셜층에 형성된 N형의 확산층에는, P형의 확산층이 중첩하여 형성되어 있다. 그리고, P형의 확산층 상에는 애노드 전극이 형성되고, 기판 표면에는 캐소드 전극이 형성되고, 양 확산층의 PN 접합을 이용하여 제너 다이오드가 구성되어 있다. P형의 확산층의 주변에는 P형의 가드 영역이 형성되고, 또한, 그 외측에 또 하나의 가드 영역이 형성되어 있다. 양 가드 영역에 둘러싸인 에피택셜층에 접촉하도록, 쇼트키 배리어용 금속층이 형성되어 있다. 그리고, 쇼트키 배리어용 금속층의 실리사이드와 에피택셜층으로 쇼트키 배리어 다이오드가 구성되어 있다. 종래의 반도체 장치에서는, 제너 다이오드와 쇼트키 배리어 다이오드를 병렬 접속하여, 소자 자체의 순방향 전압(Vf)의 저감을 실현하고 있다(예를 들면, 특허문헌 1 참조).
종래의 반도체 장치에서는, N형의 반도체 영역의 표면에 고불순물 농도의 P형의 확산층과, 그 확산층 사이에 저불순물 농도의 P형의 확산층이 형성되어 있다. N형의 반도체 영역의 표면에 형성된 전극은, 고불순물 농도의 P형의 확산층과 오믹 접촉하고, 저불순물 농도의 P형의 확산층 사이에 쇼트키 배리어를 형성하고 있다. 고불순물 농도의 P형의 확산층의 형성 영역에서는, PN 접합을 이용한 제너 다이오드가 형성되어 있다. 한편, 저불순물 농도의 P형의 확산층의 형성 영역에서는, 제너 다이오드와 쇼트키 배리어로 이루어지는 다이오드가 형성되어 있다. 이 구조에 의해, P형의 확산층으로부터 N형의 반도체 영역에 주입되는 자유 캐리어(정공)를 적게 하여, PN 접합 영역 근방에 축적되는 자유 캐리어(정공)를 저감한다. 그리고, 역회복 전류 밀도를 작게 하고 있다(예를 들면, 특허문헌 2 참조).
종래의 플래너형 반도체 장치에서는, N형의 반도체 영역에 형성된 P형의 반도체 영역 상면에는, 애노드 전극이 형성되어 있다. N형의 반도체 영역 상면에는, 애노드 전극과 접속한 도전성 필드 플레이트가 형성되어 있다. 또한, N형의 반도체 영역 상면에 형성된 등전위 링 전극과 도전성 필드 플레이트는, 저항성 필드 플레이트에 의해 접속하고 있다. 그리고, 도전성 필드 플레이트와 저항성 필드 플레이트와의 경계 하부에 위치하는 절연막의 막 두께를 두껍게 하고, 등전위 링 전극측의 저항성 필드 플레이트의 하부에 위치하는 절연막의 막 두께를 얇게 하고 있다. 이 구조에 의해, 저항성 필드 플레이트의 효과를 강하게 하여, 도전성 필드 플레이트와 저항성 필드 플레이트와의 경계 하부에서의 공핍층의 곡율을 작게 한다. 그리고, 전계 집중하기 쉬운 영역에서의 내압 향상을 실현하고 있다(예를 들면, 특허문헌 3 참조).
전술한 바와 같이, 종래의 반도체 장치에서는, 1 소자 내에 제너 다이오드와 쇼트키 배리어 다이오드를 병렬 접속하고 있다. 이 구조에 의해, 순방향 전압(Vf)은 쇼트키 배리어 다이오드의 특성이 이용되어, 저전압 구동을 실현된다. 그러나, 쇼트키 배리어 다이오드에서는, 주전류는 에피택셜층을 유로로 한다. 그 때문에, 에피택셜층에서의 기생 저항이 커서, ON 저항값을 저감할 수 없다고 하는 문제가 있다.
또한, 종래의 반도체 장치에서는, 제너 다이오드에서, 에피택셜층 상면에 형성된 애노드 전극의 단부 하방에 P형의 가드 영역을 형성하고 있다. 마찬가지로, 쇼트키 배리어 다이오드에서는, 쇼트키 배리어용 금속층의 단부 하방에 P형의 가드 영역을 형성하고 있다. 이 구조에 의해, 전계 집중하기 쉬운 영역을 P형의 가드 영역에 의해 보호하고 있다. 그러나, P형의 가드 영역이 최외주에 배치되는 구조에서는, 역바이어스가 인가되었을 때에, 애노드 전극의 단부나 쇼트키 배리어용 금속층의 단부 근방에서, 공핍층의 곡율이 변화하기 쉽다. 특히, 공핍층의 종단 영역 근방에 상기 단부가 배치된 경우에는, 공핍층의 곡율 변화가 크게 된다. 그 결과, 공핍층의 곡율 변화한 영역에 전계 집중이 발생하기 쉬워, 원하는 내압 특성을 실현하기 어렵다고 하는 문제가 있다.
또한, 종래의 반도체 장치에서는, 제너 다이오드의 동작 시에, N형의 에피택셜층 영역에 소수 캐리어인 자유 캐리어(정공)이 과도하게 축적된다. 그리고, 제너 다이오드의 턴 오프 시에는, 이 축적된 자유 캐리어(정공)를 P형의 확산층으로부터 배제할 필요가 있다. 이 때, P형의 확산층 근방의 자유 캐리어(정공) 농도가 높아, 역회복 전류의 시간 변화율(di/dt)의 절대값이 크게 된다. 그리고, 역회복 전류의 시간 변화율(di/dt)에 기인하여, 보호 다이오드가 파괴한다는 문제가 있다.
전술한 각 사정을 감안하여 이루어진 것으로, 본 발명의 반도체 장치에서는, 일 도전형의 반도체층에 이격하여 형성되는 역도전형의 제1 및 제2 애노드 확산층과, 상기 반도체층에 형성되는 일 도전형의 캐소드 확산층과, 상기 제2 애노드 확산층과 연결하여, 상기 캐소드 확산층측으로 연장하도록, 상기 반도체층에 형성되는 역도전형의 제3 애노드 확산층과, 상기 반도체층 상면에 형성되는 절연층과, 상 기 절연층에 형성된 컨택트 홀을 통하여 상기 제1 및 제2 애노드 확산층과 접속하고, 또한 상기 제1 애노드 확산층과 상기 제2 애노드 확산층 사이의 상기 반도체층과 쇼트키 접합하는 애노드 전극을 갖고, 상기 제3 애노드 확산층 상방의 상기 절연층 상면에는, 상기 애노드 전극 또는 상기 애노드 전극과 접속하는 금속층이 배치되는 것을 특징으로 한다. 따라서, 본 발명에서는, 회로 소자보다도 낮은 순방향 전압(Vf)에서, 보호 다이오드가 ON 동작하므로, 과전압으로부터 회로 소자를 보호할 수 있다. 또한, 애노드 영역에서는, 제3 애노드 확산층이 제2 애노드 확산층으로부터 캐소드 확산층측에 배치하고 있다. 이 구조에 의해, 애노드 전극의 단부에 의한 내압 열화를 방지하여, 보호 다이오드는 원하는 내압 특성을 유지할 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 반도체층의 상기 제2 애노드 확산층 상방에는, 상기 컨택트홀을 개구함으로써 형성되는 상기 애노드 전극의 단부가 배치되는 것을 특징으로 한다. 따라서, 본 발명에서는, 애노드 전극의 단부 하방에서의 공핍층의 곡율 변화를 작게 하여, 전계 집중을 방지하여, 보호 다이오드의 내압 열화를 방지할 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 제2 애노드 확산층은, 적어도 불순물 농도가 상이한 2개의 역도전형의 확산층으로 구성되는 것을 특징으로 한다. 따라서, 본 발명에서는, 애노드 전극의 단부 근방에 고불순물 농도의 확산층을 형성할 수 있다. 이 구조에 의해, 전계 집중하기 쉬운 영역에서의 공핍층의 확대를 억지하여, 보호 다이오드의 내압 열화를 방지할 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 제3 애노드 확산층의 불순물 농도는, 상기 제2 애노드 확산층을 구성하는 상기 역도전형의 확산층의 불순물 농도보다 낮은 것을 특징으로 한다. 따라서, 본 발명에서는, 보호 다이오드에 역바이어스가 인가되었을 때에, 공핍층의 종단 영역을 제2 애노드 확산층으로부터 이격시킨다. 이 구조에 의해, 공핍층의 종단 영역에서의 곡율 변화를 작게 하여, 보호 다이오드의 내압 열화를 방지할 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 캐소드 확산층에는 역도전형의 배출용 확산층이 중첩하여 형성되고, 상기 역도전형의 배출용 확산층에는 캐소드 전극이 접속하고 있는 것을 특징으로 한다. 따라서, 본 발명에서는, 보호 다이오드의 동작 시에, 캐소드 확산층을 개재하여 반도체층 내의 자유 캐리어(정공)를 재결합에 의해 소멸시킬 수 있다. 또한, 캐소드 전위가 인가된 역도전형의 배출용 확산층을 개재하여 반도체층 내의 자유 캐리어(정공)를 배출할 수 있다. 이 구조에 의해, 역회복 전류의 시간 변화율(di/dt)의 절대값을 작게 하여, 보호 다이오드의 파괴를 방지할 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 애노드 전극 또는 상기 애노드 전극과 접속하는 금속층은, 상기 제3 애노드 확산층보다도 상기 캐소드 전극측으로 연장하고 있는 것을 특징으로 한다. 따라서, 본 발명에서는, 애노드 전극 또는 애노드 전극과 접속하는 금속층이, 필드 플레이트로서 이용된다. 이 구조에 의해, 필드 플레이트 효과에 의해, 보호 다이오드의 내압 특성을 향상시킬 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 애노드 전극 상방에는, 상기 애노 드 전극에 애노드 전위를 인가하는 배선층용의 컨택트홀이 배치되어 있는 것을 특징으로 한다. 따라서, 본 발명에서는, 애노드 전극에의 배선의 주회를 억지하여, 배선 패턴 면적을 축소시킬 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 애노드 전위가 인가된 배선층의 하방의 상기 반도체층 상에는, 상기 캐소드 확산층과 동일 전위로 되는 전계 차단막이 배치되고, 상기 전계 차단막은, 상기 애노드 전위가 인가된 배선층과 상기 캐소드 확산층이 교차하는 영역에 배치되어 있는 것을 특징으로 한다. 따라서, 본 발명에서는, 전계 차단막은, 애노드 전위가 인가된 배선층에 대하여 실드 효과를 갖고, 캐소드 영역이 반전하여, 애노드 영역과 분리 영역이 쇼트하는 것을 방지할 수 있다.
<실시예>
이하에, 본 발명의 일 실시예인 반도체 장치에 대하여, 도 1∼도 7을 참조하여, 상세히 설명한다. 도 1의 (A) 및 도 1의 (B)는, 본 실시예인 보호 다이오드를 설명하기 위한 단면도이다. 도 2의 (A) 및 도 2의 (B)는, 본 실시예인 제너 다이오드를 설명하기 위한 단면도이다. 도 3은, 본 실시예인 보호 다이오드와 제너 다이오드의 순방향 전압(Vf)을 설명하는 도면이다. 도 4는 본 실시예인 보호 다이오드를 내장한 회로를 설명하는 도면이다. 도 5의 (A)는, 본 실시예인 보호 다이오드에 관한 것으로, 역바이어스 상태의 전위 분포를 설명하는 도면이다. 도 5의 (B)는, 본 실시예인 보호 다이오드에서의 충돌 전리 발생 영역을 설명하는 도면이다. 도 6은, 본 실시예인 보호 다이오드에 관한 것으로, 역바이어스 상태의 전위 분포를 설명하는 도면이다. 도 7은, 본 실시예인 보호 다이오드와 제너 다이오드의 자유 캐리어(정공)의 농도 프로파일을 설명하는 도면이다. 도 8은, 본 실시예인 보호 다이오드를 설명하기 위한 단면도이다.
도 1의 (A)에 도시한 바와 같이, 제너 다이오드와 쇼트키 배리어 다이오드를 병렬로 배치시킨 보호 다이오드(1)는, 주로, P형의 단결정 실리콘 기판(2)과, N형의 에피택셜층(3)과, N형의 매립 확산층(4)과, 애노드 영역으로서 이용되는 P형의 확산층(5,6,7,8,9)과, 캐소드 영역으로서 이용되는 N형의 확산층(10,11)과, p형의 확산층(12,13)과, 애노드 전극으로서 이용되는 쇼트키 배리어용 금속층(14)과, 캐소드 전극으로서 이용되는 금속층(15)과, 절연층(16,17)과, 애노드 전극과 접속하는 금속층(18)으로 구성되어 있다.
N형의 에피택셜층(3)이, P형의 단결정 실리콘 기판(2) 상면에 퇴적되어 있다. 또한, 본 실시예에서의 에피택셜층(3)이 본 발명의「반도체층」에 대응한다. 그리고, 본 실시예에서는, 기판(2) 상에 1층의 에피택셜층(3)이 형성되어 있는 경우를 기술하지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 본 발명의 「반도체층」으로서는, 기판 상면에 복수의 에피택셜층이 퇴적되어 있는 경우이어도 된다. 또한, 본 발명의 「반도체층」으로서는, 기판뿐인 경우이어도 되고, 기판으로서는, N형의 단결정 실리콘 기판, 화합물 반도체 기판이어도 된다.
N형의 매립 확산층(4)이, 기판(2) 및 에피택셜층(3)의 양 영역에 형성되어 있다. 도시한 바와 같이, N형의 매립 확산층(4)은, 분리 영역(19)에 의해 구획된, 보호 다이오드(1)의 형성 영역에 걸쳐, 형성되어 있다.
P형의 확산층(5,6)이, 에피택셜층(3)에 형성되어 있다. P형의 확산층(5)은, 그 표면의 불순물 농도가 1.0E16∼17(/㎠) 정도, 확산 깊이가 5∼6(㎛) 정도로 되는 확산 조건에 의해 형성되어 있다. P형의 확산층(6)은, 예를 들면, 그 표면의 불순물 농도가 1.0E19∼20(/㎠) 정도, 확산 깊이가 1∼3(㎛) 정도로 되는 확산 조건에 의해 형성되어 있다. 그리고, P형의 확산층(5)은, N형의 에피택셜층(3)과 PN 접합 영역을 형성하고, P형의 확산층(5,6)은 제너 다이오드의 애노드 영역으로서 이용된다. 또한, 본 실시예에서의 P형의 확산층(5,6)이 본 발명의 「역도전형의 제1 애노드 확산층」에 대응한다. 그러나, 본 발명의 「역도전형의 제1 애노드 확산층」으로서는, P형의 확산층(5) 혹은 P형의 확산층(6)뿐인 경우이어도 된다. 또한, P형의 확산층(5,6)에, 예를 들면, 그 표면의 불순물 농도가 1.0E17∼18(/㎠) 정도, 확산 깊이가 2∼4(㎛) 정도로 되는 P형의 확산층을 형성하여, 3중 확산 구조로 하는 경우이어도 된다.
P형의 확산층(7,8)이, P형의 확산층(5)의 주위를 둘러싸도록 일환 형상으로, 에피택셜층(3)에 형성되어 있다. P형의 확산층(7)은, 예를 들면, 그 표면의 불순물 농도가 1.0E16∼17(/㎠) 정도, 확산 깊이가 5∼6(㎛) 정도로 되는 확산 조건에 의해 형성되어 있다. P형의 확산층(8)은, 예를 들면, 그 표면의 불순물 농도가 1.0E17∼18(/㎠) 정도, 확산 깊이가 2∼4(㎛) 정도로 되는 확산 조건에 의해 형성되어 있다. 그리고, P형의 확산층(7)은, N형의 에피택셜층(3)과 PN 접합 영역을 형성하고, P형의 확산층(7,8)은 제너 다이오드의 애노드 영역으로서 이용된다. 또한, P형의 확산층(7,8)은 애노드 전극으로 되는 쇼트키 배리어용 금속층(14)의 단 부(20) 하방에 형성되어 있다. P형의 확산층(7)보다 고불순물 농도인 P형의 확산층(8)은, P형의 확산층(7)과 중첩하여 형성되어 있다. 또한, 본 실시예에서의 P형의 확산층(7,8)이 본 발명의 「역도전형의 제2 애노드 확산층」에 대응한다. 그러나, 본 발명의 「역도전형의 제2 애노드 확산층」으로서는, P형의 확산층(7) 혹은 P형의 확산층(8)뿐인 경우이어도 되고, 또한, 3중 확산 구조 등의 다중 확산 구조인 경우이어도 된다.
P형의 확산층(9)은, P형의 확산층(5)의 주위를 둘러싸도록 일환 형상으로, P형의 확산층(7,8)과 형성 영역의 일부를 중첩하여 형성되어 있다. P형의 확산층(9)은, 예를 들면, 그 표면의 불순물 농도가 1.0E15∼16(/㎠) 정도, 확산 깊이가 1∼3(㎛) 정도로 되는 확산 조건에 의해 형성되어 있다. 그리고, P형의 확산층(9)은, P형의 확산층(7,8)보다 N형의 확산층(10)측으로 연장하여 형성되어 있다. 그리고, P형의 확산층(9)의 불순물 농도는, P형의 확산층(7,8)의 불순물 농도보다도 저농도이다. 또한, 본 실시예에서의 P형의 확산층(9)이 본 발명의「역도전형의 제3 애노드 확산층」에 대응한다.
N형의 확산층(10,11)이, P형의 확산층(5)의 주위를 둘러싸도록 일환 형상으로, 에피택셜층(3)에 형성되어 있다. N형의 확산층(10,11)과 N형의 에피택셜층(3)은, 제너 다이오드 및 쇼트키 배리어 다이오드의 캐소드 영역으로서 이용된다. 그리고, N형의 확산층(10)은 넓은 확산 영역으로 함으로써 기생 저항값을 저감한다. 한편, N형의 확산층(11)은 좁은 확산 영역이지만, 고불순물 농도로 함으로써 저저항화를 도모한다. 또한, 본 실시예에서의 N형의 확산층(10,11)이 본 발명의「일 도전형의 캐소드 확산층」에 대응한다. 그러나, 본 발명의 「일 도전형의 캐소드 확산층」으로서는, N형의 확산층(10) 혹은 N형의 확산층(11)뿐인 경우이어도 되고, 또한, 3중 확산 구조 등의 다중 확산 구조인 경우이어도 된다.
P형의 확산층(12,13)이, N형의 확산층(10)에, 그 형성 영역을 중첩시키도록 형성되어 있다. 또한, P형의 확산층(12,13)은, P형의 확산층(5)의 주위를 둘러싸도록 일환 형상으로 형성되어 있다. P형의 확산층(12)은, 예를 들면, 그 표면의 불순물 농도가 1.0E16∼l7(/㎠) 정도, 확산 깊이가 5∼6(㎛) 정도로 되는 확산 조건에 의해 형성되어 있다. P형의 확산층(13)은, 예를 들면, 그 표면의 불순물 농도가 1.0E19∼20(/㎠) 정도, 확산 깊이가 1∼3(㎛) 정도로 되는 확산 조건에 의해 형성되어 있다. 그리고, N형의 확산층(11)과 P형의 확산층(13)에는, 캐소드 전극으로서 이용되는 금속층(15)이 컨택트하고 있다. 이 구조에 의해, P형의 확산층(12, 13)은, N형의 확산층(10,11)과 동일 전위로 된다. 또한, 본 실시예에서의 P형의 확산층(12,13)이 본 발명의 「역도전형의 배출용 확산층」에 대응한다. 그러나, 본 발명의 「역도전형의 배출용 확산층」으로서는, P형의 확산층(12) 혹은 P형의 확산층(13)뿐인 경우이어도 되고, 또한, 3중 확산 구조 등의 다중 확산 구조인 경우이어도 된다.
쇼트키 배리어용 금속층(14)이, 에피택셜층(3) 상면에 형성되어 있다. 쇼트키 배리어용 금속층(14)은, 예를 들면, 티탄(Ti)층 상면에, 티탄 나이트라이드(TiN)층을 퇴적한다. 태선으로 나타낸 바와 같이, P형의 확산층(5)과 P형의 확산 층(7) 사이에 위치하는 에피택셜층(3) 표면에는, 티탄 실리사이드(TiSi2)층의 실리사이드층(21)이 형성되어 있다. 그리고, 쇼트키 배리어용 금속층(14)의 실리사이드층(21)과 에피택셜층(3)에 의해 쇼트키 배리어 다이오드가 구성된다. 또한, 티탄(Ti)층을 대신하여, 텅스텐(W), 몰리브덴(Mo), 탄탈(Ta), 코발트(Co), 니켈(Ni),백금(Pt) 등의 금속을 이용해도 된다. 이 경우에는, 실리사이드층(20)으로서, 텅스텐실리사이드(WSi2)층, 몰리브덴 실리사이드(MoSi2)층, 코발트 실리사이드(Co Si2)층 니켈실리사이드(NiSi2)층, 플라티나실리사이드(PtSi2)층 등이 형성된다.
금속층(15)이, 에피택셜층(3) 상면에 형성되어 있다. 금속층(15)은, 예를 들면, 배리어 메탈층 상에 알루미늄 실리콘(AlSi)층, 알루미늄 구리(AlCu)층 또는 알루미늄 실리콘 구리(AlSiCu)층이 적층된 구조이다. 그리고, 금속층(15)은 캐소드 전극으로서 이용되고, N형의 확산층(11) 및 P형의 확산층(13)에 캐소드 전위를 인가하고 있다.
절연층(16,17)이, 에피택셜층(3) 상방에 형성되어 있다. 절연층(16,17)은, 예를 들면, 실리콘 산화막, 실리콘 질화막, TEOS(Tetra-Ethyl-Orso-Silicate)막, BPSG(Boron Phospho Silicate Glass)막, SOG(Spin On Glass)막 등이 선택적으로 적층되어, 형성되어 있다. 절연층(16)에는 컨택트홀(22)이 형성되어 있다. 컨택트홀(22)은 쇼트키 배리어용 금속층(14)에 의해 매립되고, 쇼트키 배리어용 금속층(14)이 애노드 전극으로서 이용된다. 또한, 본 실시예에서의 절연층(16,17)이 본 발명의「절연층」에 대응한다. 그러나, 본 발명의「절연층」으로서는, 상기 실리 콘 산화막 등이 선택적으로 적층된 막이면 된다.
금속층(18)이, P형의 확산층(9)의 형성 영역 상방을 피복하도록, 절연층(17) 상면에 형성되어 있다. 금속층(18)은, 예를 들면, 배리어 메탈층 상에 알루미늄 실리콘(AlSi)층, 알루미늄 구리(AlCu)층 또는 알루미늄 실리콘 구리(AlSiCu)층이 적층된 구조이다. 금속층(18)은, 절연층(17)에 형성된 컨택트홀(23)을 매립하고, 쇼트키 배리어용 금속층(14)과 접속한다. 이 구조에 의해, 보호 다이오드(1)에 역바이어스가 인가되었을 때에는, 금속층(18)은 필드 플레이트로서 이용되어, 보호 다이오드(1)의 내압 특성을 향상시킨다.
또한, 본 실시예에서는, 도 1의 (B)에 도시한 바와 같이 쇼트키 배리어용 금속층(14)이, 도 1의 (A)에 도시하는 금속층(18)과 같이, P형의 확산층(9)의 형성 영역 상방을 피복하도록 형성되어 있는 경우이어도 된다. 이 경우에는, 보호 다이오드(1)에 역바이어스가 인가되었을 때에는, 쇼트키 배리어 금속층(14)이 필드 플레이트로서 이용되어, 보호 다이오드(1)의 내압 특성을 향상시킨다.
도 2의 (A)에서는, 제너 다이오드(31)를 도시하고 있다. 또한, 제너 다이오드(31)에서는, 도 1에 도시하는 보호 다이오드(1)와, 거의 동등한 내압 특성을 갖는 구조이다. 이하에, 그 구조를 설명한다.
N형의 에피택셜층(33)이 P형의 단결정 실리콘 기판(32) 상면에 퇴적되어 있다. N형의 매립 확산층(34)이 기판(32)과 에피택셜층(33)의 양 영역에 형성되어 있다. P형의 확산층(35,36,37)이, 에피택셜층(33)에 형성되어 있다. P형의 확산층(35, 36)은, N형의 에피택셜층(33)과 PN 접합 영역을 형성하고, P형의 확산층 (35,36,37)은 제너 다이오드의 애노드 영역으로서 이용된다.
N형의 확산층(38,39)이, 에피택셜층(33)에 형성되어 있다. N형의 확산층(38, 39)과 N형의 에피택셜층(33)은, 제너 다이오드의 캐소드 영역으로서 이용된다. 그리고, P형의 확산층(40,41)이, N형의 확산층(38)에 형성되어 있다.
절연층(42)이 에피택셜층(33) 상면에 형성되고, 절연층(42)에는 컨택트홀(43,44)이 형성되어 있다. 금속층(45)이 컨택트홀(43)을 통하여 P형의 확산층(37)과 접속하여, 애노드 전극으로서 이용된다. 금속층(46)이 컨택트홀(44)을 통하여 N형의 확산층(39), P형의 확산층(41)과 접속하여, 캐소드 전극으로서 이용된다.
절연층(47)이 절연층(42) 상에 형성되고, 절연층(47)에는 컨택트홀(48)이 형성되어 있다. 금속층(49)이 컨택트홀(48)을 통하여 금속층(45)과 접속하고 있다. 또한, 금속층(49)이 P형의 확산층(36)의 형성 영역 상방을 피복하도록 형성되고, 필드 플레이트 효과를 갖는다.
또한, 본 실시예에서는, 도 2의 (B)에 도시한 바와 같이 금속층(45)이, 도 2의 (A)에 도시하는 금속층(49)과 같이, P형의 확산층(36)의 형성 영역 상방을 피복하도록 형성되어 있는 경우이어도 된다.
다음으로, 도 3에서는, 보호 다이오드(1)의 순방향 전압(Vf)을 실선으로 나타내고, PN 다이오드(31)의 순방향 전압(Vf)을 점선으로 나타내고 있다.
도 1을 이용하여 전술한 바와 같이, 보호 다이오드(1)에는, PN 다이오드와 쇼트키 배리어 다이오드가 병렬로 배치되어 있다. 이 구조에 의해, 예를 들면, Vf가 0.8(V) 이하인 경우에는, 보호 다이오드(1)가 PN 다이오드(31)에 의해 순방향 전류(If)가 커서, 전류 능력이 우수한 것을 알 수 있다. 한편, If가 1.0E-8(A)인 경우에는, 보호 다이오드(1)가 PN 다이오드(31)보다도 저전위로 구동하는 것을 알 수 있다. 즉, 이 소자 특성에 의해, 출력 단자에 접속하는 MOS 트랜지스터 등과 보호 다이오드(1)를 병렬 접속함으로써, 예를 들면, 브라운관 내의 방전 시나 모터 부하 등의 L 부하 턴 오프 시에 발생하는 과전압 등으로부터 MOS 트랜지스터 등을 보호할 수 있다.
구체적으로는, 도 4에, 전원 라인(Vcc)과 그라운드(GND) 사이에 N 채널형의 MOS 트랜지스터(X,Y)가 직렬 접속하고, MOS 트랜지스터 X의 소스 전극과 MOS 트랜지스터 Y의 드레인 전극이 출력 단자에 접속하고 있는 회로를 도시한다.
여기서, 전원 라인(Vcc)과 출력 단자 사이에 보호 다이오드(1)를 접속하지 않은 회로의 출력 단자에 과전압이 인가된 경우를 설명한다. 역바이어스가 인가되어 있는 상태의 MOS 트랜지스터 X의 소스-드레인 사이에는, 과전압에 의해 순방향바이어스가 인가된다. 이 때, 소스-드레인 사이에는 허용값 이상의 전류가 흘러, PN 접합 영역이 파괴되어, MOS 트랜지스터 X가 파괴된다.
그러나, 본 실시예에서는, 전원 라인(Vcc)과 출력 단자 사이에, 보호 다이오드(1)와 MOS 트랜지스터 X를 병렬 접속하고 있다. 이 경우, 도 3을 이용하여 전술한 바와 같이, 출력 단자에 과전압이 인가되면, 보호 다이오드(1)가 먼저 동작하여, 과전압에 의해 발생하는 전류의 대부분을 보호 다이오드(1)에 의해 전원 라인(Vcc)으로 방출하게 할 수 있다. 그 결과, 과전압에 의해 MOS 트랜지스터 X의 소스-드레인 사이를 흐르는 전류를 저감하여, PN 접합 영역의 파괴를 방지할 수 있 다.
다음으로, 도 5의 (A)에서는, 굵은 실선이 공핍층의 단부 영역을 나타내고, 점선이 등전위선을 나타내고, 일점쇄선이, 318(V)의 등전위선을 나타내고 있다. 쇼트키 배리어용 금속층(14)의 단부(20) 하방에는, P형의 확산층(7,8)이 이중 확산 구조로 형성되어 있다. 그리고, P형의 확산층(7,8)이 중첩한 영역은 고불순물 농도 영역으로서, 실선으로 나타낸 바와 같이, 공핍화하지 않은 영역이 존재한다. 그 결과, 쇼트키 배리어용 금속층(14)의 하방에서는, 등전위선의 간격이 좁아지지 않아, 전계 집중이 발생하기 어려운 상태로 되어 있다. 즉, 쇼트키 배리어용 금속층(14)의 단부(20)에서의 전계 집중을 완화하여, 보호 다이오드(1)의 내압 특성을 향상시킬 수 있다.
또한, P형의 확산층(9)이 P형의 확산층(7,8)과 연결하여, P형의 확산층(7)이 캐소드 전극측으로 연장하고 있다. P형의 확산층(9)은 저불순물 농도로서, 도시한 바와 같이, 공핍층에 의해 채워져 있다. 그리고, P형의 확산층(9)이 형성되어 있는 영역에서는, 등전위선의 간격이 서서히 추이하고 있다. 즉, 공핍층에 의해 P형의 확산층(9)이, 애노드 전극측으로부터 최외주에 배치된다. 이 구조에 의해, 도시한 바와 같이, 공핍층의 종단 영역에서의 곡율 변화를 작게 하여, 보호 다이오드(1)의 내압 특성을 향상시키고 있다. 그 결과, 쇼트키 배리어 다이오드를 형성함으로써 내압 열화라는 문제점을 개선하여, 쇼트키 배리어 다이오드에 의한 낮은 순방향 전압(Vf)에 의한 구동을 실현할 수 있다.
또한, 금속층(18)이, P형의 확산층(9)보다도 캐소드 전극측으로 연장하고 있 다. 도시한 바와 같이, 애노드 전위가 인가된 금속층(18)에 의한 필드 플레이트 효과에 의해, 등전위선의 일부는 금속층(18)의 단부(24)에 수속하도록 변위하고 있다. 그리고, 금속층(18)의 단부(24) 하방에서 등전위선이 집중하여, 전계 집중하기 쉬운 상태로 되어 있다. 도 5의 (B)에 도시한 바와 같이 캐소드 전극측에 위치하는 P형의 확산층(9)의 단부(25) 근방에서 충돌 전리가 발생하고 있다. 이 도면으로부터도, P형의 확산층(7,8)을 형성함으로써, 전계 집중이 발생하기 쉬운 쇼트키 배리어용 금속층(14)의 단부(20)에서의 내압 열화를 방지하고 있는 것을 알 수있다.
도 6에서는, 도 5의 (A)의 역바이어스 상태로부터, 금속층(18)의 단부(24)의 위치를 P형의 확산층(9) 상면으로 변경시킨 경우의 전위 분포를 도시하고 있다. 굵은 실선이 공핍층의 단부 영역을 나타내고, 점선이 등전위선을 나타내고, 일점쇄선이, 279(V)의 등전위선을 나타내고 있다. 도시한 바와 같이, 애노드 전위가 인가된 금속층(18)에 의한 필드 플레이트 효과에 의해, 등전위선의 일부는 금속층(18)의 단부(24)에 수속하도록 변위하고 있다. 이 경우, 금속층(18)의 단부(24)의 위치가 애노드 전극측으로 위치함으로써, 공핍층의 확대가 억제되고 있다. 그 결과, 도 5의 (A)의 경우와 비교하면, 보호 다이오드의 내압 특성이 열화하고 있는 것을 알 수 있다.
또한, 본 실시예에서는, 필드 플레이트로서의 역할을 담당하는 금속층(18)이, P형의 확산층(9)보다도 캐소드 전극측으로 연장하고 있는 경우에 대해 설명하고 있지만, 이 경우에 한정되는 것은 아니다. P형의 확산층(9)의 불순물 농도, 확 산 깊이, 또한, 금속층(18) 하방의 절연층의 두께 등에 의해, 금속층(18)의 단부(24)와 P형의 확산층(9)의 단부(25)와의 위치 관계는 임의의 설계 변경이 가능하다. 예를 들면, P형의 확산층(9)의 확산 깊이 및 금속층(18) 하방의 절연층의 두께가 동일한 조건에서, P형의 확산층(9)의 불순물 농도가, 본 실시예보다도 고농도로 되는 경우가 있다. 이 경우, 금속층(18)의 단부(24)가, P형의 확산층(9)의 단부(25)보다도 캐소드 전극측으로 연장하는 구조로 된다. 이 구조에 의해, 금속층(18)으로부터의 전계 영향을 강화하여, 보호 다이오드(1)의 내압 특성을 향상시킬 수 있다. 한편, P형의 확산층(9)의 불순물 농도가, 본 실시예보다도 저농도로 되는 경우가 있다. 이 경우, P형의 확산층(9)의 단부(25)가, 금속층(18)의 단부(24)보다도 캐소드 전극측으로 연장하는 구조로 된다. 이 구조에 의해, 금속층(18)으로부터의 전계 영향을 약하게 하여, 보호 다이오드(1)의 내압 특성을 향상시킬 수 있다.
다음으로, 도 7에서는, 실선이 보호 다이오드(1)의 A-A 단면(도 1의 (A) 참조)에서의 자유 캐리어(정공)의 농도 프로파일을 나타내고, 점선이 제너 다이오드(31)의 B-B 단면(도 2의 (A) 참조)에서의 자유 캐리어(정공)의 농도 프로파일을 나타내고 있다. 또한, 종축은 에피택셜층 내에서의 자유 캐리어(정공)의 농도를 나타내고, 횡축은 애노드 영역으로부터의 이격 거리를 나타내고 있다. 그리고, 도면에서는, 보호 다이오드(1) 및 제너 다이오드(31) 각각에 Vf=0.8(V) 인가된 상태에서의 농도 프로파일을 나타내고 있다.
우선, 도 1에 도시한 바와 같이 보호 다이오드(1)의 동작 시에는, P형의 확 산층(5)과 N형의 에피택셜층(3)과의 PN 접합 영역에는 순방향 전압(Vf)이 인가되고, 에피택셜층(3)에는 P형의 확산층(5)으로부터 자유 캐리어(정공)이 주입된다. 한편, 도 2에 도시한 바와 같이 제너 다이오드(31)의 동작 시에는, 마찬가지로, P형의 확산층(34)과 N형의 에피택셜층(33)과의 PN 접합 영역에는 순방향 전압(Vf)이 인가되고, 에피택셜층(33)에는 P형의 확산층(34)으로부터 자유 캐리어(정공)가 주입된다. 즉, 보호 다이오드(1) 및 제너 다이오드(31)의 양자 모두, P형의 확산층(5,34)의 근방 영역에서는, 거의 동일한 자유 캐리어(정공)의 농도로 된다.
다음으로, 도 1에 도시한 바와 같이 보호 다이오드(1)에서는, 쇼트키 배리어 다이오드가 형성됨으로써 P형의 확산층(7,8,9)이 P형의 확산층(5)으로부터 이격하여 형성되어 있다. 이 구조에 의해, 순방향 전압(Vf)이 인가되는 PN 접합 영역이 저감하고, N형의 에피택셜층(3)에 주입되는 자유 캐리어(정공)은 저감한다. 그 결과, 제너 다이오드(31)와 비교하면, 보호 다이오드(1)에서는, P형의 확산층(5)으로부터 이격한 영역에서는 자유 캐리어(정공)의 농도가 저하한다. 또한, 에피택셜층(3)에서는, 자유 캐리어(정공)이 분포함으로써 전도도 변조가 발생하여, 주전류는 낮은 ON 저항으로 흐르게 된다. 그리고, ON 저항값이 크다고 하는 쇼트키 배리어 다이오드의 문제점을 해결할 수 있다.
마지막으로, 도 1에 도시한 바와 같이 보호 다이오드(1)의 캐소드 영역은, N형의 확산층(10,11)에 의한 이중 확산 구조로 형성되어 있다. 이 구조에 의해, N형의 확산층(10) 근방 영역에서는, P형의 확산층(5)으로부터 주입된 자유 캐리어(정공)는, N형의 확산층(10,11)으로부터 주입된 자유 캐리어(전자)와 재결합한다. 이때, N형의 확산층(10)을 널리 확산시킴으로써, 재결합을 촉진시킬 수 있다.
또한, 보호 다이오드(1)에서는, N형의 확산층(10)에 캐소드 전위가 인가된 P형의 확산층(12,13)이 형성되어 있다. 그리고, 상기 재결합하지 않고, P형의 확산층(12,13)에로 도달한 자유 캐리어(정공)는, P형의 확산층(12,13)으로부터 에피택셜층(3) 밖으로 배출된다. 그 결과, 캐소드 영역 근방에서의 자유 캐리어(정공)의 농도는 대폭 저하하여, 에피택셜층(3) 내의 자유 캐리어(정공)의 농도도 저하시킬 수 있다. 한편, 도 2에 도시한 바와 같이 제너 다이오드(31)의 캐소드 영역도 마찬가지의 구조를 하고 있어, 캐소드 영역 근방에서의 자유 캐리어(정공)의 농도는 대폭 저하한다.
전술한 바와 같이, 보호 다이오드(1)에서는, 쇼트키 배리어 다이오드가 형성되고, 또한, 에피택셜층(3)으로부터 자유 캐리어(정공)를 배출하기 쉬운 캐소드 영역이 형성되어 있다. 이 구조에 의해, 보호 다이오드(1)의 PN 접합 영역의 근방에 축적되는 자유 캐리어(정공) 농도를 낮게 할 수 있다. 그 결과, 보호 다이오드(1)의 턴 오프 시에는, 역회복 전류의 시간 변화율(di/dt)의 절대값을 작게 하여, 소프트 리커버리 특성을 얻을 수 있다. 그리고, 역회복 전류의 시간 변화율(di/dt)에 기인하는 보호 다이오드(1)의 파괴를 방지할 수 있다.
다음으로, 도 8에 도시한 바와 같이 보호 다이오드(1)는, 예를 들면, 타원 형상으로 형성되어 있다. 타원 형상의 직선 영역 L에는, 중심 영역에 애노드 영역으로서 이용되는 P형의 확산층(5)(실선으로 둘러싸인 영역)이 배치되어 있다. 그리고, 타원 형상의 직선 영역 L 및 곡선 영역 R에는, P형의 확산층(5)의 주위를 둘 러싸도록, P형의 확산층(7)(이점쇄선으로 둘러싸인 영역), P형의 확산층(8)(점선으로 둘러싸인 영역)이 일환 형상으로 형성되어 있다. 전술한 바와 같이, P형의 확산층(7,8)은, 쇼트키 배리어용 금속층(14)(도 1 참조)의 단부(20)(도 1 참조)에서의 전계 집중을 완화하여, 보호 다이오드(1)의 내압 특성을 향상시킨다.
타원 형상의 직선 영역 L 및 곡선 영역 R에는, P형의 확산층(7,8)의 주위를 둘러싸도록, P형의 확산층(9)(일점쇄선으로 둘러싸인 영역)이 일환 형상으로 형성되어 있다.
또한, 타원 형상의 직선 영역 L 및 곡선 영역 R에는, P형의 확산층(9)의 주위를 둘러싸도록, 캐소드 영역으로서 이용되는 N형의 확산층(10)(삼점쇄선으로 둘러싸인 영역)이 일환 형상으로 형성되어 있다. 그리고, N형의 확산층(10)이 형성되어 있는 영역에는, 그 형성 영역을 중첩시키도록, 일환 형상으로 P형의 확산층(12)(사점쇄선으로 둘러싸인 영역)이 형성되어 있다. 또한, 도시하지 않았지만, P형의 확산층(5)에는, 그 형성 영역을 중첩시키도록, P형의 확산층(6)(도 1 참조)이 형성되어 있다. 또한, N형의 확산층(10)에는, 그 형성 영역을 중첩시키도록, N형의 확산층(11)(도 1 참조) 및 P형의 확산층(13)(도 1 참조)이 형성되어 있다.
이 구조에 의해, 보호 다이오드(1)는, 타원 형상의 직선 영역 L 및 곡선 영역 R에서, 전류를 흘릴 수 있어, 전류 능력을 향상시킬 수 있다. 또한, 타원 형상의 곡선 영역 R에서는, 그 곡선 형상 및 P형의 확산층(7,8)에 의해, 전계 집중이 완화되어, 보호 다이오드(1)의 내압 특성을 향상시킬 수 있다. 또한, 보호 다이오드(1)를 타원 형상으로 함으로써 소자 사이즈를 축소시킬 수 있다.
P형의 확산층(5)으로부터 P형의 확산층(7,8)의 일부까지 개구하도록, 컨택트홀(22)(도 1 참조)이 형성되어 있다. 컨택트홀(22)을 통하여, 쇼트키 배리어용 금속층(14)은, P형의 확산층(5), N형의 에피택셜층(3)(도 1 참조) 및 P형의 확산층(7,8)과 접속하고 있다. 전술한 바와 같이, 쇼트키 배리어용 금속층(14)이, 에피택셜층(3)(도 1 참조) 상면에, 직접, 형성되어 있다. 그리고, 쇼트키 배리어용 금속층(14)은, 컨택트홀(22) 내에서는 그 넓은 영역에 걸쳐, 평탄성을 유지한 상태에서 형성된다. 이 구조에 의해, 쇼트키 배리어용 금속층(14)의 바로 상방에, 금속층(18)이 쇼트키 배리어용 금속층(14)에 접속하는 컨택트홀(23)을 형성할 수 있다. 즉, 쇼트키 배리어용 금속층(14)용의 컨택트홀(22)(도 1 참조) 상에 컨택트홀(23)이 형성되어 있다. 그 결과, 쇼트키 배리어용 금속층(14)에의 배선의 주회를 억지하여, 배선 패턴 면적을 축소시킬 수 있다. 또한, 도 8의 설명에서는, 도 1에 도시하는 구성 요소와 동일한 구성 요소에는, 동일한 부호을 이용하고, 도 8에서는,괄호 내에 그 부호를 도시하고 있다.
마지막으로, 타원 형상의 곡선 영역 R에서는, 애노드 전위가 인가된 배선층(도시 생략)의 하방으로서, 적어도 애노드 전위가 인가된 배선층과 N형의 확산층(10)이 교차하는 영역에는 전계 차단막(51)이 배치되어 있다. 전계 차단막(51)은, 예를 들면, MOS 트랜지스터(도시 생략)의 게이트 전극을 형성하는 공정과 공용 공정에서 형성되고, 폴리실리콘막으로 형성되어 있다. 그리고, 에피택셜층(3)과 전계 차단막(51) 사이의 절연층에 형성된 컨택트홀(52,53)을 통하여, 전계 차단막(51)은 캐소드 영역인 확산층과 접속하고 있다. 즉, 전계 차단막(51)에는, 실질적 으로, 캐소드 전위와 동일 전위가 인가되어 있다. 이 구조에 의해, 전계 차단막(51)은, 애노드 전위가 인가된 배선층에 대하여 실드 효과를 갖는다. 그리고, 캐소드 전위와 애노드 전위와의 전위차에 의해 캐소드 영역이 반전하여, 애노드 영역과 분리 영역(19)(도 1 참조)이 쇼트하는 것을 방지할 수 있다.
또한, 본 실시예에서는, 애노드 영역으로서 이용하는 P형의 확산층(5)과 P형의 확산층(7) 사이에 실리사이드층(21)을 형성하는 경우에 대해 설명했지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 보호 다이오드에서의 쇼트키 배리어 다이오드의 순방향 전압(Vf) 특성의 향상을 꾀하기 위해, P형의 확산층(5)과 P형의 확산층(7) 사이를 넓혀, 실리사이드층(21)을 넓은 영역에 걸쳐 형성하는 경우도 있다. 이 경우에는, P형의 확산층(5)과 P형의 확산층(7) 사이에, 새롭게 애노드 전위가 인가되는 P형의 확산층을 거의 일정 간격으로 배치할 수 있다. 그리고, 실리사이드층(21) 형성 영역에서의 공핍층의 곡율 변화를 작게 하여, 보호 다이오드의 내압 특성을 유지할 수 있다.
또한, P형의 확산층(5)이 P형의 확산층(7)보다도 심부까지 확산되어 있는 구조로 하는 경우이어도 된다. P형의 확산층(5)은 P형의 확산층(7)보다 깊게 확산함으로써, P형의 확산층(5)의 저면이 에피택셜층(3) 표면으로부터 수직 방향으로 크게 이격한다. 그리고, P형의 확산층(5)과 에피택셜층(3)의 경계로부터 넓어지는 공핍층은, 수평 방향이 넓은 영역으로 넓어진다. 그 결과, P형의 확산층(5)과 P형의 확산층(7)과의 이격 거리를 크게 할 수 있어, 실리사이드층(21)의 형성 영역을 넓힐 수 있다. 그 결과, 쇼트키 다이오드에서의 전류 능력을 향상시킬 수 있다. 기타, 본 발명의 요지를 일탈하지 않는 범위에서, 다양한 변경이 가능하다.
본 발명에서는, 반도체층에 제너 다이오드와 쇼트키 배리어 다이오드를 병렬로 배치시킨 보호 다이오드가 형성되어 있다. 보호 다이오드에서는 쇼트키 배리어 다이오드가 낮은 순방향 전압(Vf) 특성을 이용한다. 그리고, 보호 다이오드는 원하는 회로 소자와 병렬로 접속된다. 이 구조에 의해, 과전압이 회로 소자로 인가되었을 때에, 회로 소자보다 앞서 보호 다이오드가 동작하여, 회로 소자의 파괴를 방지할 수 있다.
또한, 본 발명에서는, 쇼트키 배리어용 금속층의 단부의 하방에 P형의 확산층이 형성되어 있다. 그리고, 그 P형의 확산층과 연결하여, 캐소드 영역측으로 저불순물 농도의 P형의 확산층이 연장하고 있다. 이 구조에 의해, 보호 다이오드에 역바이어스가 인가되었을 때에, 공핍층의 종단 영역에서의 곡율 변화를 작게 하여, 내압 특성을 향상시킬 수 있다.
또한, 본 발명에서는, 애노드 전극의 단부의 하방에 이중 확산 구조의 고불순물 농도의 확산층이 형성되어 있다. 이 구조에 의해, 애노드 전극의 단부 근방까지 공핍층이 넓어지는 것을 방지하여, 그 영역에서의 전계 집중을 방지할 수 있다. 그리고, 보호 다이오드의 내압 열화를 방지할 수 있다.
또한, 본 발명에서는, 캐소드 영역에 캐소드 전위가 인가된 P형의 확산층이 형성되어 있다. 이 구조에 의해, 보호 다이오드의 동작 시에, 반도체층 내의 자유 캐리어(정공)의 농도를 저감할 수 있다. 그리고, 역회복 전류의 시간 변화율 (di/dt)의 절대값을 작게 하여, 보호 다이오드의 파괴를 방지할 수 있다.
또한, 본 발명에서는, 캐소드 전극측으로 연장된 애노드 확산층의 상면에 애노드 전위가 인가된 금속층 또는 애노드 전극이 형성되어 있다. 이 구조에 의해, 보호 다이오드에 역바이어스가 인가되었을 때에, 필드 플레이트 효과가 얻어져, 공핍층의 곡율 변화를 작게 하여, 내압 특성을 향상시킬 수 있다.

Claims (8)

  1. 일 도전형의 반도체층에 이격하여 형성되는 역도전형의 제1 및 제2 애노드 확산층과,
    상기 반도체층에 형성된 일 도전전형의 캐소드 확산층과,
    상기 제2 애노드 확산층과 연결하여, 상기 캐소드 확산층측으로 연장하도록, 상기 반도체층에 형성되는 역도전형의 제3 애노드 확산층과,
    상기 반도체층 상면에 형성되는 절연층과,
    상기 절연층에 형성된 컨택트홀을 통하여 상기 제1 및 제2 애노드 확산층과 접속하고, 또한 상기 제1 애노드 확산층과 상기 제2 애노드 확산층 사이의 상기 반도체층과 쇼트키 접합하는 애노드 전극
    을 갖고,
    상기 제3 애노드 확산층 상방의 상기 절연층 상면에는, 상기 애노드 전극 또는 상기 애노드 전극과 접속하는 금속층이 배치되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 반도체층의 상기 제2 애노드 확산층 상방에는, 상기 컨택트홀을 개구함으로써 형성되는 상기 애노드 전극의 단부가 배치되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제2 애노드 확산층은, 적어도 불순물 농도가 상이한 2개의 역도전형의 확산층으로 구성되는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제3 애노드 확산층의 불순물 농도는, 상기 제2 애노드 확산층을 구성하는 상기 역도전형의 확산층의 불순물 농도보다 낮은 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 캐소드 확산층에는 역도전형의 배출용 확산층이 중첩하여 형성되고, 상기 역도전형의 배출용 확산층에는 캐소드 전극이 접속하고 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 애노드 전극 또는 상기 애노드 전극과 접속하는 금속층은, 상기 제3 애노드 확산층보다도 상기 캐소드 전극측으로 연장하고 있는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 애노드 전극 상방에는, 상기 애노드 전극에 애노드 전위를 인가하는 배선층용의 컨택트 홀이 배치되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 애노드 전위가 인가된 배선층의 하방의 상기 반도체층 상에는, 상기 캐소드 확산층과 동일 전위로 되는 전계 차단막이 배치되고,
    상기 전계 차단막은, 상기 애노드 전위가 인가된 배선층과 상기 캐소드 확산층이 교차하는 영역에 배치되어 있는 것을 특징으로 하는 반도체 장치.
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