KR20050117715A - 반도체 패키지 및 그 제조방법 - Google Patents

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류정수
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Abstract

반도체 패키지 및 그 제조방법을 제공한다. 이 패키지는 계단형 단면구조를 가지는 PCB기판과 실장되는 칩의 요형(凹形) 패드에 대응되어 상기 PCB기판의 각단에 배치된 복수의 철형(凸形) 패드를 포함한다. 상기 PCB기판 각단의 철형 패드에 요형 패드가 접촉되어 복수개의 칩이 적층되고, 상기 PCB기판 및 상기 칩들은 몰드층으로 덮인다. 상기 칩들은 반도체 기판의 상부면에 패드가 형성되기 때문에, 상기 PCB기판에 그 상부면이 아래로 향하도록 적층될 수 있다. 상기 칩의 요형 패드들은 칩의 가장자리 부분에 배치되어 계단형 PCB기판의 각 단에 형성된 철형 패드들에 대응될 수 있다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND METHOD OF FABRICTING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 더 구체적으로는 복수의 칩이 하나로 결합된 패키지 및 그 제조방법에 관한 것이다.
일반적으로 반도체 소자는 웨이퍼에서 칩 레벨로 제조공정이 완료된 후, 백 그라인딩, 테이핑 및 절단 등의 후공정을 거쳐 각각의 칩을 하나의 패키지에 실장함으로써 제품으로 완성되었다. 최근에는 하나의 패키지에 메모리, 로직 및 아날로그 등을 결합하여 실장함으로써 다양한 기능을 하나의 패키지에서 실현하기 위하여 멀티칩 패키지 또는 시스템 인 패키지라고 하는 패키지 기술이 개발되었다.
일반적으로 복수의 칩을 하나의 패키지에 실장하기 위하여 버퍼막을 개재하여 실장하고자 하는 칩을 적층하고, 각 칩에 형성된 본딩 패드와 리드프레임 또는 PCB기판에 형성된 패드를 본딩와이어로 연결하는 방법이 사용되고 있다.
도 1은 종래의 패키지를 설명하기 위한 도면이다.
도 1을 참조하면, 솔드 볼(12)이 형성된 기판(10) 상에 버퍼막(22)을 개재하여 복수개의 칩들(20)이 적층되어 있다. 상기 기판(10) 상에는 패드(14)가 형성되어 있고, 상기 칩(20) 상에도 복수의 패드(14)가 형성되어 있다. 상기 패드(14)는 볼 범프 형태를 가지거나, 일반적인 플레이트 패드 형태를 가질 수도 있다.
상기 칩의 패드와 기판의 패드는 본딩와이어(16)에 의해 연결된다. 상기 와이어는 패드와의 콘택 및 인접한 다른 와이어와의 간섭등을 고려하여 적절하게 연결된다.
상기와 같은 종래의 패키지 구조는 본딩와이어를 이용하여 칩과 기판을 연결하는데, 본딩와이어의 길이에 따른 저항의 증가와, 인접한 와이어와의 간섭으로 인한 짧은 와이어 형성의 어려움 및 패키지 면적이 넓은 단점을 가지고 있다. 또한, 본딩 와이어의 길이의 차이에 의해 신호의 전달속도가 달라지게 되는데, 와이어 본딩 방법의 경우, 본딩 와이어의 길이가 가변적일 수 있기 때문에 이를 고려하여 PCB기판의 배선을 디자인하는 것이 용이하지 않다.
와이어 본딩과 비교할 때 솔드 범프를 이용한 단일 칩 패키지를 시스템 인 패키지에 적용할 수도 있을 것이다. 이 경우 솔드 범프를 형성하는데 많은 공정이 소요되고, 칩 상의 패드와 솔드 범프 사이의 접촉저항 등의 문제도 있어 이에 대한 해결책도 강구되어야 할 것이다.
본 발명이 이루고자 하는 기술적 과제는 저항이 낮은 패키지 구조 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 공정이 단순하고 패키지의 면적이 작은 패키지 및 그 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 칩의 패드에 대응되는 돌출된 패드를 가지는 PCB기판을 포함하는 반도체 패키지를 제공한다. 이 패키지는 계단형 단면구조를 가지는 PCB기판과 실장되는 칩의 요형(凹形) 패드에 대응되어 상기 PCB기판의 각단에 배치된 복수의 철형(凸形) 패드를 포함한다. 상기 PCB기판 각단의 철형 패드에 요형 패드가 접촉되어 복수개의 칩이 적층되고, 상기 PCB기판 및 상기 칩들은 몰드층으로 덮인다. 상기 칩들은 반도체 기판의 상부면에 패드가 형성되기 때문에, 상기 PCB기판에 그 상부면이 아래로 향하도록 적층될 수 있다. 상기 칩의 요형 패드들은 칩의 가장자리 부분에 배치되어 계단형 PCB기판의 각 단에 형성된 철형 패드들에 대응될 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 칩의 패드에 대응되는 돌출된 패드를 가지는 PCB기판을 포함하는 반도체 패키지 제조방법을 제공하다. 이 방법은 계단형 단면구조를 가지는 PCB기판을 형성하고, 상기 PCB기판의 각 단에 실장될 칩의 패드에 대응되는 복수개의 철형 패드들을 형성한다. 각각 복수개의 요형 패드를 가지는 복수의 칩들을 상기 PCB기판 상에 적층한다. 이 때, 각 칩의 요형 패드와 상기 기판의 철형 패드가 서로 접속되도록 상기 복수의 칩들을 상기 PCB기판 상에 적층한다. 상기 PCB기판 및 상기 칩들을 덮는 몰드층을 형성한다.
상기 칩들은 상부면이 아래로 향하도록 상기 PCB기판 상에 적층된다. 또한, 상기 칩과 칩 사이에 버퍼층을 형성하는 단계를 더 포함한다.
이하 본발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하도록 한다. 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 패키지를 나타낸 도면이다.
도 2를 참조하면, 본 발명에 따른 반도체 패키지는 솔드 볼(52)이 형성된 프레임(50) 상에 PCB기판(54)이 형성되어 있고, 상기 PCB기판(54) 상에 복수의 칩들(60)이 적층되어 있다. 상기 PCB기판(54) 및 상기 칩들(60)을 몰드층()이 덮고 있다. 상기 PCB기판(54)은 그 내부에 다층의 배선이 형성되어 있을 수 있다. 상기 PCB기판(54)의 상부면은 계단구조를 가지는데, 상기 계단구조의 각 단에 칩(60)이 배치된다. 상기 칩(60)은 상부면이 아래를 향하도록 배치된다. 상기 PCB기판(54)의 각 단에는 복수개의 돌출된 철형(凸形) 패드(64)가 형성되어 있다. 상기 칩(60)은 반도체 소자의 금속배선에 연결된 복수의 패드를 포함하는데, 본 발명에 따른 패키지에 실장되는 칩(60)은 금속배선 상에 절연막이 형성되어 있고, 상기 패드가 노출되도록 절연막이 패터닝되어 있는 구조를 가진다. 따라서, 상기 칩의 패드는 절연막이 제거된 요(凹)홈에 형성된 요형(凹形) 패드이다. 상기 PCB기판(54) 상에 상기 칩(60)이 형성될 때, 상기 요형 패드와 상기 철형 패드가 접속될 수 있도록, 상기 철형 패드(64)는 상기 칩의 요형 패드에 대응되는 위치에 형성되어 있다. 본 발명에 따른 패키지의 구조상 상기 칩(60)의 패드들은 상기 칩(60)의 가장자리에 배치되어 있는 것이 바람직하다. 상기 칩들(60) 사이에는 버퍼막(62)을 개재하여 칩의 표면을 보호할 수 있다.
상기 철형 패드들은 PCB기판 내부에 형성된 배선들을 통하여 상기 프레임의 솔드 볼(52)에 전기적으로 연결된다.
도 3 내지 도 5는 본 발명의 바람직한 실시예에 따른 패키지의 제조방법을 설명하기 위한 도면들이다.
도 3을 참조하면, 솔드 볼(52)이 형성된 프레임(50) 상에 PCB기판(54)을 형성한다. 도시된 것과 같이, 상기 PCB기판(54)은 상부면에 다층의 계단구조를 형성한다. 상기 계단의 수는 설치되는 칩들의 수에 따라 적절하게 제작할 수 있다. 상기 PCB기판(54)은 통상의 경우와 같이 그 내부에 다층 금속 배선이 형성되어 있고, 상기 금속 배선은 상기 프레임(50)의 솔드 볼(52)과 전기적으로 연결된다.
도 4를 참조하면, 상기 계단 구조의 PCB기판(54)의 각 단에 복수개의 돌출된 철형 패드(64)를 형성한다. 상기 철형 패드(64)는 상기 PCB기판(54) 내부의 금속 배선과 전기적으로 연결된다.
도 5를 참조하면, 상기 철형 패드들(64)이 형성된 PCB기판(54)에 복수의 칩(60)을 적층한다. 상기 칩(60)은 제조공정에서 금속 패드를 형성하고, 상기 금속 패드 상에 절연막을 형성하여 패터닝함으로써 금속 패드를 노출시킬 수 있다. 이 때, 상기 금속 패드는 절연막의 개구부 내에 노출되기 때문에 상기 칩(60)의 표면에 비해 상기 금속 패드 부위가 오목하게 함몰된 요형 패드를 형성할 수 있다. 즉, 솔드 범프를 가지는 구조로 형성하지 않고, 종래의 와이어 본딩용 본딩 패드 구조로 형성할 수 있다. 상기 요형 패드는 상기 칩(60)의 가장자리에 형성하고, 상기 PCB기판(54)의 철형 패드(64)와 상기 칩(60)의 요형 패드는 서로 대응되는 위치에 형성함으로써, 상기 칩(60)이 상기 PCB기판(54)에 배치될 때, 상기 요형 패드 및 상기 철형 패드는 서로 접속될 수 있다.
복수의 칩(60)을 상기 PCB기판(54)에 배치하는 경우, 하부의 칩을 PCB기판(54)에 설치하고, 그 위에 버퍼막(62)을 형성한 후 상부의 칩을 설치할 수 있을 것이다. 본 발명은 칩의 상부면이 아래로 향하도록 배치되고 복수의 칩이 적층되므로, 상기 버퍼막(62)은 칩들의 접착 뿐만 아니라 칩의 보호막의 기능을 가질 수 있다.
이상과 같이 본 발명에 따르면, 복수의 칩을 적층하여 실장함에 있어서, PCB기판을 계단 구조로 미리 형성하고, 상기 계단구조의 각단에 설치된 철형 패드와 칩의 요형 패드가 접속되도록 칩을 적층한다. 따라서, 본딩 와이어에 의해 칩의 패드와 PCB기판의 패드를 서로 연결하는 방법에 비하여 본딩와이어 사이의 간섭을 방지하기 위한 공간을 줄일 수 있고, 본딩 와이어를 사용함으로써 필연적으로 발생되는 저항을 줄일 수도 있다. 또한 와이어의 길이에 따른 신호의 전달 속도의 차이를 고려하지 않고 PCB의 배선을 형성할 수 있다.
본 발명에 따른 패키지 방법은 본딩 와이어를 사용하는 방법 뿐만 아니라, 솔드 범프를 사용하는 것에 대해서도 낮은 저항을 가질 수 있다. 즉, 솔드 범프를 사용하는 경우, 패드와 솔드 범프 사이의 접촉저항이 발생할 수 있는데, 본 발명에 따르면, 패드가 PCB기판에 직접 접촉되기 때문에 저항을 줄일 수 있다. 또한, 반도체 제조공정에서 솔드 범프를 형성하기 위하여 소요되는 시간을 줄일 수 있는 이점도 있다.
도 1은 종래의 반도체 패키지 방법을 나타낸 도면이다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 패키지를 나타낸 도면이다.
도 3 내지 5는 본 발명의 바람직한 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 도면이다.

Claims (6)

  1. 계단형 단면구조를 가지는 PCB기판;
    실장되는 칩의 요형(凹形) 패드에 대응되어 상기 PCB기판의 각단에 배치된 복수의 철형(凸形) 패드;
    상기 PCB기판 각단의 철형 패드에 요형 패드가 접촉되어 적층된 복수개의 칩;및
    상기 PCB기판 및 상기 칩들 덮는 몰드층을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 칩들은 상기 PCB기판에 그 상부면이 아래로 향하도록 적층되는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 칩의 요형 패드들은 칩의 가장자리 부분에 배치된 것을 특징으로 하는 반도체 패키지.
  4. 계단형 단면구조를 가지는 PCB기판을 형성하는 단계;
    상기 기판의 각 단에 실장될 칩의 패드에 대응되는 복수개의 철형 패드들을 형성하는 단계;
    각각 복수개의 요형 패드를 가지는 복수의 칩들을 상기 PCB기판 상에 적층하되, 각 칩의 요형 패드와 상기 기판의 철형 패드가 서로 접속되도록 상기 복수의 적층하는 단계;및
    상기 PCB기판 및 상기 칩들을 덮는 몰드층을 형성하는 단계를 포함하는 반도체 패키지 제조방법.
  5. 제 4 항에 있어서,
    상기 칩들은 상부면이 아래로 향하도록 상기 PCB기판 상에 적층되는 것을 특징으로 하는 반도체 패키지 제조방법.
  6. 제 4 항에 있어서,
    상기 칩과 칩 사이에 버퍼층을 형성하는 단계를 더 포함하는 반도체 패키지 제조방법.
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