JP2009081173A - Cofパッケージ及びそれに用いるテープ基板 - Google Patents
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Abstract
【解決手段】
チップ非搭載領域に設けられた複数の外部入力端子及び複数の外部出力端子と、外部入力端子と接続される複数の入力配線と、外部出力端子と接続される複数の出力配線と、チップ非搭載領域からチップ搭載領域にわたって設けられるともに、入力配線間に設けられ、外部入力端子と接続される複数の内部入力配線と、チップ非搭載領域からチップ搭載領域にわたって設けられるともに、内部入力配線間に設けられたダミー配線と、を備えるテープ基板と、入力配線と接続される複数の入力電極と、入力配線と接続される複数の出力電極と、内部入力配線と接続される内部入力電極と、表面上の1辺に沿って、入力電極と間隔を空けて設けられると共に、ダミー配線と接続されるダミー電極と、を供える半導体チップから構成される。
【選択図】 図2
Description
20 半導体チップ
31 外部入力端子
32 外部出力端子
41 入力配線
42 出力配線
43 内部入力配線
51 入力電極
52 出力電極
53 内部入力電極
61 チップ搭載領域
62 チップ非搭載領域
100 COFパッケージ
244 ダミー配線
254 ダミー電極
310 入力電極接続領域
330 配線通過領域
340 ダミー電極接続領域
Claims (13)
- テープ基板上にチップ表面を対向させて矩形の半導体チップを搭載するCOFパッケージであって、
前記テープ基板は、
矩形のチップ搭載領域とチップ非搭載領域とを備えるとともに、
チップ非搭載領域に設けられた複数の外部入力端子及び複数の外部出力端子と、
前記チップ非搭載領域からチップ搭載領域にわたって設けられるともに、前記外部入力端子と接続される複数の入力配線と、
前記チップ非搭載領域からチップ搭載領域にわたって設けられるともに、前記外部出力端子と接続される複数の出力配線と、
前記チップ非搭載領域からチップ搭載領域にわたって設けられるともに、前記入力配線間に設けられ、前記外部入力端子と接続される複数の内部入力配線と、
前記チップ非搭載領域からチップ搭載領域にわたって設けられるともに、前記内部入力配線間に設けられたダミー配線と、を備え、
前記半導体チップは、
前記表面上の1辺に沿って設けられると共に、前記入力配線と接続される複数の入力電極と、
前記表面上の周辺に沿って設けられると共に、前記入力配線と接続される複数の出力電極と、
前記表面上であって、前記入力電極と前記出力電極よりも内側に設けられると共に、前記内部入力配線と接続される内部入力電極と、
前記表面上の1辺に沿って、前記入力電極と間隔を空けて設けられると共に、前記ダミー配線と接続されるダミー電極と、
を備えることを特徴とするCOFパッケージ。 - 前記ダミー電極は、前記半導体チップ内でグランドに接続されていることを特徴とする請求項1に記載のCOFパッケージ。
- 前記内部入力配線は少なくとも4本以上であることを特徴とする請求項1または2のいずれかに記載のCOFパッケージ。
- 外部入力端子及び外部出力端子と、前記外部入力端子と前記外部出力端子の各々に接続された複数の配線パターンが形成されたテープ基板上に矩形の半導体チップを搭載するCOFパッケージであって、
前記半導体チップは、
表面の第1の辺に沿って形成された複数の第1電極と、
前記表面の前記第1の辺に対向する辺に沿って形成された複数の第2電極と、
機能ブロック近傍に形成された複数の第3電極と、
前記表面の第1の辺に沿って形成されると共に、前記複数の第1電極間に所定の距離を隔てて形成された第4電極と、
を備え、
前記基板は、
前記外部入力端子と前記第1電極とを接続する複数の第1配線パターンと、
前記外部出力端子と前記第2電極とを接続する複数の第2配線パターンと、
複数の前記第1電極と複数の前記第1配線パターンとの接続点間を通過すると共に、前記外部入力端子と前記第3電極とを接続する複数の第3配線パターンと、
前記第3配線パターン間に設けられると共に、前記第4電極と接続される第4配線パターンと、
を備えたことを特徴とするCOFパッケージ。 - 前記第4の配線パターンは、前記外部入力端子及び前記外部出力端子とは直接接続されていないことを特徴とする請求項4に記載のCOFパッケージ。
- 前記第4の配線パターンの両側には、少なくとも2本以上づつの前記第3の配線パターンが設けられていることを特徴とする請求項4又は5のいずれかに記載のCOFパッケージ。
- テープ基板上にチップ表面を対向させて矩形の半導体チップを搭載し、前記テープ基板上の外部入力端子より入力した信号を入力配線によって、前記半導体チップに入力し、前記半導体チップの出力を出力配線によって外部出力端子より出力するCOFパッケージに用いられるテープ基板であって、
前記テープ基板は、矩形のチップ搭載領域を有し、
前記チップ搭載領域内は、1辺に沿って設けられた入力電極接続領域と、前記入力電極接続領域間であって、1辺に沿って設けられた複数の配線通過領域と、前記配線通過領域間に設けられると共に1辺に沿って設けられたダミー電極接続領域と、前記入力電極接続領域、及び前記出力電極接続領域の内側に設けられた内部電極接続領域、とで構成され、
前記入力配線は、前記外部入力端子から前記入力電極接続領域にわたって設けられた第1配線パターンと、前記外部入力端子から前記内部電極接続領域にわたって設けられると共に、前記配線通過領域を介して設けられる第3配線パターンとを備え、
前記第3配線パターン間であって、前記ダミー電極接続領域に設けられた第4配線パターンと、
を有することを特徴とするテープ基板。 - テープ基板のチップ搭載領域の周縁部と内側部で半導体チップの電極とバンプを介してと電気的に接続するCOFパッケージであって、
前記テープ基板は少なくとも2本以上の入力配線と、4本以上の内部入力配線と、ダミー配線と、を備え、
前記ダミー配線は、前記内部入力配線に挟まれると共に、少なくとも前記4本の内部入力配線は、前記入力配線に挟まれて配置され、
前記内部入力配線は、前記チップ搭載領域の内側部で半導体チップと接続され、前記入力配線、及び前記ダミー配線は、前記チップ搭載領域の周縁部で半導体チップを接続されることを特徴とするCOFパッケージ。 - 前記ダミー配線は、前記内部入力配線に沿って、配置されることを特徴とする請求項8に記載のCOFパッケージ。
- 前記ダミー配線と前記内部入力配線との距離は、前記入力配線同士の距離と等しいことを特徴とする請求項8又は9のいずれかに記載のCOFパッケージ。
- 前記ダミー配線と、最も近い前記入力配線との距離は150μm以下であることを特徴とする請求項8〜10のいずれかに記載のCOFパッケージ。
- 前記内部入力配線に隣接する前記入力配線は、高電源またはグランド電位が印加される配線であることを特徴とする請求項8〜11のいずれかに記載のCOFパッケージ。
- 前記ダミー配線の配線幅は、前記入力配線の配線幅と同等であることを特徴とする請求項8〜12のいずれかに記載のCOFパッケージ。
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