JP4109689B2 - Cof用フレキシブルプリント配線板の製造方法 - Google Patents

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Description

本発明は、ICあるいはLSIなどの電子部品を実装するCOFフィルムキャリアテープ、COF用フレキシブルプリント回路(FPC)などのフレキシブルプリント配線板の製造方法に関する。
エレクトロニクス産業の発達に伴い、IC(集積回路)、LSI(大規模集積回路)等の電子部品を実装するプリント配線板の需要が急激に増加しているが、電子機器の小型化、軽量化、高機能化が要望され、これら電子部品の実装方法として、最近ではTAB(Tape Automated Bonding)テープ、T−BGA(Ball Grid Array)テープ、ASICテープ、FPC(フレキシブルプリント回路)等の電子部品実装用フィルムキャリアテープを用いた実装方式が採用されている。特に、パーソナルコンピュータ、携帯電話等のように、高精細化、薄型化、液晶画面の額縁面積の狭小化が要望されている液晶表示素子(LCD)を使用する電子産業において、その重要性が高まっている。
また、より小さいスペースで、より高密度の実装を行う実装方法として、裸のICチップをフレキシブルプリント配線板上に直接搭載するCOF(チップ・オン・フィルム)が実用化されている。
このCOFに用いられるフレキシブルプリント配線板はデバイスホールを具備しないので、導体層と絶縁層とが予め積層された積層フィルムが用いられ、ICチップの配線パターン上への直接搭載の際には、例えば、絶縁層を透過して視認されるインナーリードや位置決めマークを介して位置決めを行い、その状態で加熱ツールによりICチップと、配線パターン、すなわちインナーリードとの接合が行われる(例えば、特許文献1参照)。
また、このような半導体チップの実装は、絶縁層が加熱ツールに直接接触した状態で行われるが、この状態で加熱ツールによりかなり高温に加熱されるので、絶縁層が加熱ツールに融着する現象が生じ、製造装置の停止の原因となり、また、テープの変形が生じるという問題がある。また、加熱ツールと融着した場合には、加熱ツールに汚れが発生し、信頼性、生産性を阻害するという問題があった。
このような加熱ツールの融着は、デバイスホールのないCOFフィルムキャリアテープやCOF用FPCへの半導体チップの実装の際に問題となる。
そこで、加熱ツールの融着を防止するために、裏面に離型層を設けるCOFフィルムキャリアテープを開発した(特許文献2参照)。
しかしながら、このように離型層を設けたCOFフィルムキャリアテープをスペーサテープを間に挟まないで直巻きして出荷してICチップ実装までの保管期間が長かったり、ICチップ実装前に各配線パターンを短冊状に切断して重ねて保管したりすると、パネル実装(アウターリードボンディング)時にフレキシブル基板と、例えば、異方性導電膜(ACF)を介して接合する際に、その接合力が不十分となるという問題がある。
特開2002−289651号公報(図4〜図6、段落[0004]、[0005]等) 特開2004−207670号公報(特許請求の範囲)
本発明は、このような事情に鑑み、絶縁層が加熱ツールに熱融着することがなく、且つ半導体チップ等の電子部品実装後のパネル実装時の接合力低下を防止してラインの信頼性及び生産性を向上させるCOF用フレキシブルプリント配線板の製造方法を提供することを課題とする。
本発明の第の態様は、絶縁層と、この絶縁層の少なくとも一方面に積層された導体層をパターニングして形成されると共に半導体チップが実装される配線パターンを具備するCOF用フレキシブルプリント配線板の製造方法であって、前記絶縁層の前記半導体チップが実装される側とは反対側の面上にSi元素含有化合物を含有する離型剤により離型層を形成する工程と、前記離型層の膜厚波長分散型蛍光X線分析装置で検出する工程と、検出工程でSi強度が0.15〜2.5kcpsとなるものを良品と判断する工程とを具備することを特徴とするCOF用フレキシブルプリント配線板の製造方法にある。
かかる第の態様では、離型剤の膜厚を、Si強度が所定の範囲となるように制御するので、加熱ツールの融着防止と、パネル実装時の接合力低下を防止することができる良品を製造することができる。
本発明の第の態様は、第の態様において、前記波長分散型蛍光X線分析装置で検出されるSi強度が0.3〜1.0kcpsとなるものを良品と判断することを特徴とするCOF用フレキシブルプリント配線板の製造方法にある。
かかる第の態様では、離型層の膜厚を、波長分散型蛍光X線分析装置で検出し、Si強度が0.3〜1.0kcpsとなるか否かを簡便に判断できるので、より確実に加熱ツールの融着防止と、パネル実装時の接合力低下を防止することができる。
本発明の第の態様は、第1又は2の態様において、前記離型層として、シラン化合物、及びシリカゾルから選択される少なくとも一種を含有する離型剤を用いることを特徴とするCOF用フレキシブルプリント配線板の製造方法にある。
かかる第の態様では、加熱ツールの融着がより確実に防止されるCOF用フレキシブルプリント配線板を製造できる。
本発明の第4の態様は、第1〜3の何れか一つの態様において、前記離型層の形成工程では、前記良品と判断される工程で良品と判断されるように離型層を形成することを特徴とするCOF用フレキシブルプリント配線板の製造方法にある。
かかる第4の態様では、離型層の形成工程を良品を形成するように制御でき、離型剤の膜厚を、Si強度が所定の範囲となるように制御できるので、加熱ツールの融着がより確実に防止されるCOF用フレキシブルプリント配線板を製造できる。
本発明のCOFフィルムキャリアテープやCOF用FPCなどのCOF用フレキシブルプリント配線板は、導体層と絶縁層とを有する。かかるCOF用フレキシブルプリント配線板に用いられる導体層と絶縁層との積層フィルムとしては、ポリイミドフィルムなどの絶縁フィルムにニッケルなどの密着強化層をスパッタした後、銅メッキを施した積層フィルムを挙げることができる。また、積層フィルムとしては、銅箔にポリイミドフィルムを塗布法により積層したキャスティングタイプや、銅箔に熱可塑性樹脂・熱硬化性樹脂などを介し絶縁フィルムを熱圧着した熱圧着タイプの積層フィルムを挙げることができる。本発明では、何れを用いてもよい。
本発明のCOF用フレキシブルプリント配線板並びに本発明方法で製造されるCOF用フレキシブルプリント配線板は、上述した積層フィルムの導体層とは反対側の絶縁層に離型層を設けたものである。かかる離型層は、半導体チップの実装時に加熱ツールと密着しないような離型性を有しており且つこのような加熱により熱融着しないSi元素含有化合物で形成されていればよく、有機材料でも無機材料でもよく、特に、シリコーン系離型剤を用いるのが好ましい。すなわち、シロキサン結合(Si−O−Si結合)を有する化合物を形成するものがよい。シリコーン系化合物からなる離型層は、比較的容易に形成でき、半導体装置実装面に転写したとしても、半導体チップ実装後のモールド樹脂の接着性に悪影響を起こし難いからである。
本発明では、離型層の厚さを、波長分散型蛍光X線分析装置で検出されるSi強度が0.15〜2.5kcps、好ましくは、0.3〜1.0kcpsとなる膜厚で設けることが最も重要である。なお、エネルギー分散型蛍光X線分析装置ではSiの感度が悪く、今回のような数μm以下の薄膜の厚さを定量的に測定することは難しい。
ここで、Si強度が上記範囲より小さいと、透明性が悪化する傾向にある。さらに詳言すると、Si強度が上記範囲内にあると、離型層を設けることにより絶縁層表面の凹凸が平滑化されることにより設ける前よりも透明性が向上するが、上記範囲より小さいとこのような効果が得られない。一方、Si強度が上記範囲を超えると、離型層を形成する離型剤が接触した対象である配線パターン等に転写され易い傾向にあり、ACF接合や半田付けを行う際の接合力が低下するという問題が生じる。すなわち、Si強度が上記範囲を超えた離型層を有するCOF用フィルムキャリアテープをスペーサテープを介さずに直巻きすると、離型層が下側に巻かれたフィルムキャリアテープに転写され易く、また、短冊状に切断したフィルムキャリアテープを積み重ねても、離型層が転写され易い。例えば、ACF接着力を測定すると、上記範囲のSi強度を有する離型層を設けた場合には、剥離モードが凝集破壊である800〜1000g/cmとなる。一方、上記範囲を超えたSi強度を有する離型層を設けたものを直巻きした後、ACF接合した場合のACF接着力は、剥離モードが界面剥離となる300〜500g/cmとなる。
本発明で離型剤として用いるシリコーン系化合物、すなわち、シロキサン結合を有する化合物からなる離型層を形成する離型剤としては、シリコーン系離型剤を挙げることができ、具体的には、ジシロキサン、トリシロキサンなどのシロキサン化合物から選択される少なくとも一種を含有するものである。
また、好ましい離型剤としては、塗布後反応によりシリコーン系化合物に変化する化合物、すなわち、モノシラン、ジシラン、トリシランなどのシラン化合物、又はシリカゾル系化合物等を含む離型剤を用いるのが好ましい。
さらに、特に好ましい離型剤としては、シラン化合物の一種であるアルコキシシラン化合物や、シロキサン結合の前駆体であるSi−NH−Si構造を有する、ヘキサメチルジシラザン、ペルヒドロポリシラザンなどのシラザン化合物を含有する離型剤を挙げることができる。これらは、塗布することにより、又は塗布後空気中の水分等と反応することにより、シロキサン結合を有する化合物となるが、例えば、シラザン化合物については、Si−NH−Si構造が残存している状態であってもよい。
このように、離型剤を塗布した後、反応により変化して形成されたシリコーン系化合物からなる離型層が特に好ましい。
このような各種離型剤は、一般的には溶剤として有機溶剤を含有しているが、水溶液タイプのもの又はエマルジョンタイプのものを用いてもよい。
具体例としては、ジメチルシロキサンを主成分とするシリコーン系オイル、メチルトリ(メチルエチルケトオキシム)シラン、トルエン、リグロインを成分とするシリコーン系レジンSR2411(商品名:東レ・ダウコーニング・シリコーン社製)、シラザン、合成イソパラフィン、酢酸エチルを成分とするシリコーン系レジンSEPA−COAT(商品名:信越化学工業社製)などを挙げることができる。また、シラン化合物を含有するコルコートSP−2014S(商品名:コルコート株式会社製)などを挙げることができる。さらに、シリカゾルを含有する離型剤としては、コルコートP(商品名:コルコート株式会社製)などを挙げることができる。なお、シリカゾルに含まれるシリカの粒子径は、例えば、0.005〜0.008μm[50〜80Å(オングストローム)]である。
ここで、半導体チップの実装時に加熱ツールと密着しないという離型性を有しており且つこのような加熱により熱融着しないという効果の点では、シラザン化合物を含有する離型剤でシリコーン系化合物からなる離型層を設けるのが特に好ましい。このようなシラザン化合物を含有する離型剤の一例としては、シラザン、合成イソパラフィン、酢酸エチルを成分とするシリコーン系レジンSEPA−COAT(商品名:信越化学工業社製)を挙げることができる。
かかる離型層の形成方法は特に限定されず、離型剤又はその溶液をスプレー、ディッピング、又はローラー塗布などにより塗布してもよいし、基材フィルムに形成された離型層を転写するようにしてもよい。また、何れの場合にも、絶縁層と離型層との間の剥離を防止するために、加熱処理等により両者の間の接合力を高めるようにしてもよい。また、離型層は、必ずしも全体的に均一に設けられている必要はなく、間隔をおいて島状に設けられていてもよい。例えば、COFフィルムキャリアテープに転写する場合には、後述するスプロケットホールの間の領域、あるいは後工程にて半導体チップ(IC)を実装する領域に対応して連続的に又は間欠的な島状に設けられていてもよい。
また、離型層は、半導体実装時までに設けられていればよいので、導体層を設けた後設けるほか、導体層を設けていない絶縁層に予め設けてあってもよいし、導体層を設ける際に同時に設けるようにしてもよい。勿論、導体層をパターニングする前に必ずしも設ける必要はなく、導体層をパターニングした後設けるようにしてもよい。
例えば、導体層を設けた後設けるほか、導体層を設けていない絶縁層に予め設ける場合などは、転写法を用いるのが好ましい。また、導体層をパターニングした後設ける場合には、塗布法を用いるのが好ましいが、勿論これに限定されず、導体層のパターニング前の初期の段階で塗布法により設けてもよいし、導体層のパターニング後に転写法により設けるようにしてもよい。
本発明の一製造方法では、離型層は、フォトリソグラフィー後、半導体実装時までに設けられていればよい。これは、フォトレジスト層の剥離液等により離型層が溶解する虞があるためであり、導体層をエッチング後、配線パターン用レジストマスクを除去後設けるようにするのが好ましい。すなわち、レジストマスクを除去後、スズメッキを施した後の工程、または、レジストマスクを除去後、絶縁保護層を設け、リード電極にメッキを施した後の工程等に設けるのが好ましい。また、このような離型層は、離型剤の溶液を塗布し、自然乾燥により形成するようにしてもよいが、接合強度を高めるために加熱処理を行うのが好ましい。ここで、加熱条件としては、例えば、加熱温度を50〜200℃、好ましくは、100〜200℃とし、加熱時間を1分〜120分、好ましくは、30分〜120分とするのがよい。
また、本発明の他の製造方法では、離型層は、基材である転写用フィルムに形成された離型層を絶縁層の導体層とは反対側、すなわち、半導体チップ(IC)を実装する側とは反対側の面上に転写するようにする。ここで、転写条件としては、例えば、加熱温度を15〜200℃とし、ローラー又はプレスによる荷重を5〜50kg/cmとし、処理時間を0.1秒〜2時間とするのがよい。さらに、絶縁層と離型層との間の剥離を防止するために、転写後、加熱処理等により両者の間の接合力を高めるようにしてもよい。このときの加熱条件としては、例えば、加熱温度を50〜200℃、好ましくは、100〜200℃とし、加熱時間を1分〜120分、好ましくは、30分〜120分とするのがよい。
かかる転写法では離型層は、半導体実装時までに設けられていればよいので、導体層を設けていない絶縁層に予め設けてもよいし、導体層を設ける際に同時に設けるようにしてもよい。勿論、導体層をパターニングする前に必ずしも設ける必要はなく、導体層をパターニングした後設けるようにしてもよい。
例えば、導体層を設けていない絶縁層に予め設ける場合などは、転写法を行うのに好適である。また、製造工程の初期段階で転写法により離型層を設ける場合、離型層が形成された基材フィルムを剥がさないで補強フィルムとして使用し、最終工程で基材フィルムを剥がすようにしてもよい。
本発明のCOF用フレキシブルプリント配線板は、半導体チップ等の電子部品を実装して用いられる。この際、実装方法は特に限定されないが、例えば、チップステージ上に載置された半導体チップ上にCOF用フレキシブルプリント配線板を位置決め配置し、加熱ツールをCOF用フレキシブルプリント配線板に押しあてて半導体チップを実装する。この際に、上述した所定の範囲のSi強度を有する膜厚の離型層を有しているので、位置合わせに良好な透明性を有し、位置合わせが比較的容易である。また、実装の際に、加熱ツールは、最低でも200℃以上、場合によっては350℃以上に加熱されるが、絶縁層上に離型層が形成されているので、両者の間に熱融着が生じる虞がないという効果を奏する。さらに、離型層を有するフィルムキャリアテープを直巻きしても、或いは短冊状に切断したフィルムを積層して保存しても、離型層が配線パターン面に転写し難いという効果を奏する。
以下、本発明の一実施形態に係るCOF用フレキシブルプリント配線板の一例であるCOFフィルムキャリアテープを実施例に基づいて説明する。なお、以下の実施形態ではCOFフィルムキャリアテープを例にとって説明するが、COF用FPCについても同様に実施できることはいうまでもない。
図1には、一実施形態に係るCOFフィルムキャリアテープ20を示す。
図1(a)、(b)に示すように、本実施形態のCOFフィルムキャリアテープ20は、銅層からなる導体層11とポリイミドフィルムからなる絶縁層12とからなるCOF用積層フィルムを用いて製造されたものであり、導体層11をパターニングした配線パターン21と、配線パターン21の幅方向両側に設けられたスプロケットホール22とを有する。また、配線パターン21は、絶縁層12の表面に連続的に設けられている。さらに、配線パターン21上には、ソルダーレジスト材料塗布溶液をスクリーン印刷法にて塗布して形成した、あるいはフィルムを添付した絶縁保護層23を有する。また、絶縁層12の裏面側の少なくともICチップ等の電極とインナーリードとをボンディングする領域には、離型剤を塗布、あるいは転写用離型層を転写することで、離型層13が設けられている。なお、離型層13は絶縁層12の裏面全体に設けられていてもよい。また、配線パターンは、絶縁層12の両面に形成されていてもよく(2−metal COFフィルムキャリアテープ)、この場合には、加熱ツールが接触する領域のみに離型剤を塗布、あるいは転写用離型層を転写することで、離型層13を形成すればよい。
ここで、導体層11としては、銅の他、アルミニウム、金、銀などを使用することもできるが、銅層が一般的である。また、銅層としては、蒸着やメッキで形成した銅層、電解銅箔、圧延銅箔など何れも使用することができる。導体層11の厚さは、一般的には、1〜70μmであり、好ましくは、5〜35μmである。
一方、絶縁層12としては、ポリイミドの他、ポリエステル、ポリアミド、ポリエーテルサルホン、液晶ポリマーなどを用いることができるが、ピロメリット酸2無水物と4,4’−ジアミノジフェニルエーテルの重合によって得られる全芳香族ポリイミド(例えば、商品名:カプトンEN;東レ・デュポン社製)や、ビフェニルテトラカルボン酸−2無水物とパラフェニレンジアミン(PPD)との重合物(例えば、商品名:ユーピレックスS;宇部興産社製)を用いるのが好ましい。なお、絶縁層12の厚さは、一般的には、12.5〜125μmであり、好ましくは、12.5〜75μm、さらに好ましくは12.5〜50μmである。
ここで、COF用積層フィルムは、例えば、銅箔からなる導体層11上に、ポリイミド前駆体やワニスを含むポリイミド前駆体樹脂組成物を塗布して塗布層を形成し、溶剤を乾燥させて巻き取り、次いで、酸素をパージしたキュア炉内で熱処理し、イミド化して絶縁層12とすることにより形成されるが、勿論、これに限定されるものではない。
一方、離型層13は、シラザン化合物を含有するシリコーン系離型剤やシリカゾルを含有する離型剤を用いて形成することができる。離型層13は、離型剤を塗布等により設けた後、加熱処理して絶縁層12と強固に接合するのが好ましい。なお、離型層13の厚さは、波長分散型蛍光X線分析装置で検出されるSi強度が0.15〜2.5kcps、好ましくは0.3〜1.0kcps、さらに好ましくは0.5±0.1kcps程度となるような膜厚となるようにする。
このような本発明のCOFフィルムキャリアテープは、例えば、搬送されながら半導体チップの実装やプリント基板などへの電子部品の実装工程に用いられ、COF実装されるが、この際、絶縁層12及び離型層13の光透過性が50%以上あるので、離型層13側から配線パターン21(例えば、インナーリード)をCCD等で画像認識することができ、さらに、実装する半導体チップやプリント基板の配線パターンを認識することができ、画像処理により相互の位置合わせを良好に行うことができ、高精度に電子部品を実装することができる。
また、本発明のCOFフィルムキャリアテープは、例えば、リールから巻き出し、巻き取りされながら搬送されて半導体チップや受動部品等の電子部品の実装工程に用いられる。そして、離型層13は、帯電防止層としても作用する、シラザン化合物を含有するシリコーン系離型剤やシリカゾルを含有する離型剤により形成されている。このため、電子部品の実装工程において、静電気の発生・帯電が防止され、その結果、電子部品の静電気破壊などの事故が事前に防止されるという効果を奏する。
次に、上述したCOFフィルムキャリアテープの一製造方法を図2を参照しながら説明する。
図2(a)に示すように、COF用積層フィルム10を用意し、図2(b)に示すように、パンチング等によって、導体層11及び絶縁層12を貫通してスプロケットホール22を形成する。このスプロケットホール22は、絶縁層12の表面上から形成してもよく、また、絶縁層12の裏面から形成してもよい。次に、図2(c)に示すように、一般的なフォトリソグラフィー法を用いて、導体層11上の配線パターン21が形成される領域に亘って、例えば、ネガ型フォトレジスト材料塗布溶液を塗布してフォトレジスト材料塗布層30を形成する。勿論、ポジ型フォトレジスト材料を用いてもよい。さらに、スプロケットホール22内に位置決めピンを挿入して絶縁層12の位置決めを行った後、フォトマスク31を介して露光・現像することで、フォトレジスト材料塗布層30をパターニングして、図2(d)に示すような配線パターン用レジストパターン32を形成する。次に、配線パターン用レジストパターン32をマスクパターンとして導体層11をエッチング液で溶解して除去し、さらに配線パターン用レジストパターン32をアルカリ溶液等にて溶解除去することにより、図2(e)に示すように配線パターン21を形成する。
ここで、配線パターン21を形成する際、これとは不連続に、スプロケットホール22の周囲にダミー配線を設けてもよい。ダミー配線は、絶縁層12を補強し、テープ製造時に、絶縁層12を確実且つ良好に搬送できるようにするものである。なお、ダミー配線は、絶縁層12の幅方向両側に、長手方向に亘って連続的に帯状に設けてもよいが、各スプロケットホール22の毎にその周囲に間欠的に設けて、確実に搬送可能な程度に剛性を向上できるようにしてもよい。
続いて、必要に応じて配線パターン21全体にスズメッキなどのメッキ処理を行った後、図2(f)に示すように、塗布法により離型層13を絶縁層12の配線パターン21側の面とは反対の面上に、少なくともICチップ等の電極とインナーリードとをボンディングする領域を含むように形成する。この離型層13は、塗布して乾燥するだけでもよいが、加熱ツールと熱融着しないという離型効果を向上させるためには、加熱処理を行うのが好ましい。ここで、加熱条件としては、例えば、加熱温度を50〜200℃、好ましくは、100〜200℃とし、加熱時間を1分〜120分、好ましくは、30分〜120分とするのがよい。この加熱処理はソルダーレジストのキュアと同時に行ってもよい。次に、図2(g)に示すように、例えば、スクリーン印刷法を用いて、絶縁保護層23を形成する。そして、絶縁保護層23で覆われていないインナーリード及びアウターリードに必要に応じて金属メッキ層を施す。金属メッキ層は特に限定されず、用途に応じて適宜設ければよく、スズメッキ、スズ合金メッキ、ニッケルメッキ、金メッキ、金合金メッキ、Sn−Bi等のPbフリー半田めっきなどを施す。
以上説明した実施形態では、離型層13の形成を配線パターン用レジストパターン32をアルカリ溶液等にて溶解除去した後、絶縁保護層23を設ける前に行ったが、絶縁保護層23を設けた後のフィルムキャリアテープ製造工程最後に離型層13を形成するようにしてもよい。このように離型層13を形成すると、離型層13がエッチング液やフォトレジストの剥離液等に曝されないので、離型効果が高いという利点がある。なお、ここでの製造工程最後とは、製品検査工程の前を意味する。
このように、本発明の離型層13は、配線パターン21を形成するフォトリソグラフィー工程後そして半導体チップ等の電子部品とのボンディング前までに形成するのが好ましい。これはフォトレジスト層の剥離工程で離型層が溶解する可能性があるからである。したがって、フォトレジスト工程終了直後、又はメッキ処理後、さらには、絶縁保護層23形成後等に離型層13を設けるのが好ましい。勿論、フォトリソグラフィー工程より前に行ってもよい。
さらに、離型層は、転写法により形成してもよい。一例としては、図3に示すようなCOF用積層フィルム10Aを用いて上述したようにCOFフィルムキャリアテープ20を製造してもよい。図3に示すCOF用積層フィルム10Aは、まず、銅箔からなる導体層11上に(図3(a))、ポリイミド前駆体やワニスを含むポリイミド前駆体樹脂組成物を塗布して塗布層12aを形成し(図3(b))、溶剤を乾燥させて巻き取る。次に、キュア炉内で熱処理し、イミド化して絶縁層12とする(図3(c))。次に、基材となる転写用フィルム14上に形成された離型層13aを絶縁層12の導体層11とは反対側に密着させ(図3(d))、これを加熱処理した後、転写用フィルム14を剥がし、離型層13Aを有するCOF用積層フィルム10Aとしたものである(図3(e))。ここで、転写条件としては、例えば、加熱温度を15〜200℃とし、ローラー又はプレスによる荷重を5〜50kg/cmとし、処理時間を0.1秒〜2時間とするのがよい。また、加熱条件としては、例えば、加熱温度を50〜200℃、好ましくは、100〜200℃とし、加熱時間を1分〜120分、好ましくは、30分〜120分とするのがよい。勿論、このような転写法により離型層13Aの形成をフォトリソグラフィーの後の工程等で行ってもよい。ここで、転写用フィルム14の材質は、例えば、PET(ポリエチレンテレフタレート)、PI(ポリイミド)、及び液晶ポリマー等が挙げられる。このような転写用フィルム14の厚さとしては、例えば、15〜100μm、好ましくは、20〜75μmである。
本発明の半導体装置は、図4に示すように、このように製造されたCOFフィルムキャリアテープ20に半導体チップ50を実装することにより製造される。すなわち、半導体チップ50をチップステージ41上に載置し、COFフィルムキャリアテープ20を搬送する。この状態で、所定位置に位置決めした後、上部クランパー42が下降すると共に下部クランパー43が上昇してCOFフィルムキャリアテープ20を固定し、この状態で加熱ツール45が下降してテープを押し付け、加熱しながらさらに下降してCOFフィルムキャリアテープ20のインナーリードを半導体チップ50のバンプ51に所定時間押圧し、両者を接合する。なお、接合後、樹脂封止を行い、半導体装置とする。
なお、加熱ツール45の温度は、押圧時間、圧力等の条件によっても異なるが、200℃以上、好ましくは350℃以上である。本発明では、このように加熱ツール45の温度を高温にしても、COFフィルムキャリアテープ20の加熱ツール45との接触面に離型層13が設けられているので、加熱ツール45と熱融着することがない。すなわち、本発明によると、接合条件の温度を十分に高くできるので、十分な接合強度が確保でき、逆に、一定の接合強度を得るのに、加熱温度を高くすることにより、圧着時間を短縮することができるという利点がある。
上述した実施形態では、配線パターン21やスプロケットホール22等からなるキャリアパターンを1列設けた電子部品実装用フィルムキャリアテープ20を例示して説明したが、これに限定されず、例えば、キャリアパターンを複数列並設した多条の電子部品実装用フィルムキャリアテープであってもよい。
また、上述した実施形態では、COFフィルムキャリアテープである電子部品実装用フィルムキャリアテープを例示したが、その他の電子部品実装用フィルムキャリアテープ、例えば、TAB、CSP、BGA、μ−BGA、FC、QFPタイプ等であってもよく、その構成等も限定されるものではない。
また、インナーリードボンディングのみならず、半田などを用いたアウターリードボンディングの場合についても実施できる。
(実施例1)
市販のポリイミド製のベースフィルムであるカプトンEN(商品名;東レ・デュポン社製)にNi−Cr合金をスパッタしてシード層を設け、その上にめっき法により銅層を形成した二層テープを用いて、エッチングにより配線パターン21を形成した後、離型剤として、シリカゾルを含有するコルコートP(商品名:コルコート株式会社製)を、図5に示すように、ロール状のコーター61を用いて、フィルムキャリアテープの半導体チップが実装される側とは反対側の面上に、フィルムキャリアテープの搬送速度分速1mで塗布し、スプロケットホールが形成されている両端部以外に離型層を形成した。乾燥後、ソルダーレジストを塗布し、離型層と絶縁保護層とを同時に加熱処理し、フィルムキャリアテープとした。このように形成された離型層は、波長分散型蛍光X線分析装置で検出されるSi強度が、0.5±0.1kcpsの均一な膜だった。このときのフィルムキャリアテープのツール付着温度は390℃であった。
(実施例2)
コーター61へのフィルムの当接力を調整して、実施例1と同様にして、波長分散型蛍光X線分析装置で検出されるSi強度が、0.3±0.1kcpsの離型層を形成した。このときのツール付着温度は360℃であった。
(実施例3)
コーター61へのフィルムの当接力を調整して、実施例1と同様にして、波長分散型蛍光X線分析装置で検出されるSi強度が、2.3±0.1kcpsの離型層を形成した。このときのツール付着温度は490℃であった。
(比較例1)
コーター61での塗布をフィルムキャリアテープの半導体チップが実装される側とは反対側の面上に、フィルムキャリアテープの搬送速度分速1mとして、コーター61へのフィルムの当接力を調整して、実施例1と同様にして、波長分散型蛍光X線分析装置で検出されるSi強度が、0.05±0.05kcpsの離型層を形成した。このときのツール付着温度は320℃であった。
(比較例2)
コーター61への当接力を調整して、実施例1と同様にして、波長分散型蛍光X線分析装置で検出されるSi強度が、2.7±0.1kcpsの離型層を形成した。このときのフィルムキャリアテープのツール付着温度は500℃であった。
(試験例1)
実施例1及び比較例1について、600nmでの光透過率を測定したところ、透過率は、実施例1のフィルムでは69%であったのに対し、比較例1では65%であった。なお、銅をエッチングで除去して離型層を形成しないフィルムだけの透過率は65%であった。
この結果、Si強度が本発明の範囲内である実施例1では、光透過率がブランクのフィルムよりも向上していたが、Si強度が上記範囲より小さい比較例1では透過率がブランクとほとんど変わらなかった。
(試験例2)
実施例1〜3及び比較例2のフィルムにICチップを実装後、スペーサテープを介さずに直巻きし、7日間放置後、巻き出して切断し、パネル実装を行い、その後、ACF接着力を測定した。ACF接着力の測定方法は以下のとおりであり、結果は表1に示す。
ここで、ACF接着力の測定は以下のとおり行った。
まず、ガラス基板上に10mm幅のエポキシ系ACFを載せて80℃で仮圧着し、次いでこれに半導体チップ等の電子部品を実装していないフィルムキャリアテープの出力側アウターリード部分を重ねて、温度180℃、圧力0.3MPaで10秒間圧着した。そして、このガラス基板に圧着されたフィルムキャリアテープを引張試験機にセットしてフィルムキャリアテープの他端を引っ張り上げて測定された引張力を接着力とした。
この結果、実施例1〜3では、ACF接着力は凝集破壊の剥離モードとなる800〜1000kg/cmの範囲にあったが、Si強度が本発明の範囲より大きい離型層を有する比較例2では、ACF接着力は380kg/cmと低く、界面破壊を生じていた。
Figure 0004109689
本発明の一実施形態に係るCOFフィルムキャリアテープを示す概略構成図であって、(a)は平面図であり、(b)は断面図である。 本発明の一実施形態に係るCOFフィルムキャリアテープの製造方法の一例を示す断面図である。 本発明の他の実施形態に係るCOF用積層フィルムの製造方法の一例を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の一実施形態に係る離型層の形成方法を示す概略図である。
符号の説明
10,10A COF用積層フィルム
11 導体層
12 絶縁層
13,13A 離型層
20 COFフィルムキャリアテープ(電子部品実装用フィルムキャリアテープ)
21 配線パターン
22 スプロケットホール
23 絶縁保護層
50 半導体チップ
51 バンプ

Claims (4)

  1. 絶縁層と、この絶縁層の少なくとも一方面に積層された導体層をパターニングして形成されると共に半導体チップが実装される配線パターンを具備するCOF用フレキシブルプリント配線板の製造方法であって、前記絶縁層の前記半導体チップが実装される側とは反対側の面上にSi元素含有化合物を含有する離型剤により離型層を形成する工程と、前記離型層の膜厚波長分散型蛍光X線分析装置で検出する工程と、検出工程でSi強度が0.15〜2.5kcpsとなるものを良品と判断する工程とを具備することを特徴とするCOF用フレキシブルプリント配線板の製造方法。
  2. 請求項において、前記波長分散型蛍光X線分析装置で検出されるSi強度が0.3〜1.0kcpsとなるものを良品と判断することを特徴とするCOF用フレキシブルプリント配線板の製造方法。
  3. 請求項1又は2において、前記離型層として、シラン化合物、及びシリカゾルから選択される少なくとも一種を含有する離型剤を用いることを特徴とするCOF用フレキシブルプリント配線板の製造方法。
  4. 請求項1〜3の何れか一項において、前記離型層の形成工程では、前記良品と判断される工程で良品と判断されるように離型層を形成することを特徴とするCOF用フレキシブルプリント配線板の製造方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101002346B1 (ko) * 2003-12-30 2010-12-20 엘지디스플레이 주식회사 칩 실장형 필름 패키지
JP4485460B2 (ja) * 2004-12-16 2010-06-23 三井金属鉱業株式会社 フレキシブルプリント配線板
JP4588748B2 (ja) * 2007-09-25 2010-12-01 Okiセミコンダクタ株式会社 Cofパッケージ
JP4510066B2 (ja) * 2007-11-06 2010-07-21 日東電工株式会社 配線回路基板の製造方法および検査方法
JP2010239022A (ja) * 2009-03-31 2010-10-21 Mitsui Mining & Smelting Co Ltd フレキシブルプリント配線基板及びこれを用いた半導体装置
KR20140133106A (ko) * 2013-05-09 2014-11-19 삼성디스플레이 주식회사 상이한 배선 패턴부들을 포함한 칩 온 필름, 이를 구비한 가요성 표시 장치 및 가요성 표시 장치의 제조 방법
JP6097647B2 (ja) * 2013-06-26 2017-03-15 尾池工業株式会社 無機結晶膜積層体の製造方法
JP6121830B2 (ja) * 2013-07-29 2017-04-26 京セラ株式会社 配線基板
WO2017038849A1 (ja) * 2015-09-04 2017-03-09 国立研究開発法人科学技術振興機構 コネクタ基板、センサーシステム及びウェアラブルなセンサーシステム
TW201811557A (zh) * 2016-06-21 2018-04-01 日商Jx金屬股份有限公司 附脫模層的銅箔、積層體、印刷配線板的製造方法及電子機器的製造方法
CN115066085B (zh) 2016-07-22 2023-06-23 Lg伊诺特有限公司 柔性电路板、柔性电路板封装芯片和包括柔性电路板的电子设备
CN108933111B (zh) * 2018-09-28 2020-03-31 上海天马有机发光显示技术有限公司 一种覆晶薄膜散热结构和一种显示装置
CN110718515A (zh) * 2019-09-30 2020-01-21 深圳市华星光电技术有限公司 覆晶薄膜

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5972152A (en) * 1997-05-16 1999-10-26 Micron Communications, Inc. Methods of fixturing flexible circuit substrates and a processing carrier, processing a flexible circuit and processing a flexible circuit substrate relative to a processing carrier
US6280851B1 (en) * 1998-03-23 2001-08-28 Sentrex Company, Inc. Multilayer product for printed circuit boards
JP3558921B2 (ja) * 1999-05-14 2004-08-25 シャープ株式会社 テープキャリア並びにテープキャリア型半導体装置の製造方法
JP2000334885A (ja) 1999-06-02 2000-12-05 Toyo Metallizing Co Ltd 離型フィルム
US6391220B1 (en) * 1999-08-18 2002-05-21 Fujitsu Limited, Inc. Methods for fabricating flexible circuit structures
JP2002289651A (ja) 2000-12-12 2002-10-04 Mitsui Mining & Smelting Co Ltd チップオンフィルム基板及びその製造方法
GB0126708D0 (en) * 2001-11-07 2002-01-02 Provis Ltd Packaging for contact lenses
JP3808049B2 (ja) 2002-03-13 2006-08-09 三井金属鉱業株式会社 半導体装置及びその製造方法
US7173322B2 (en) * 2002-03-13 2007-02-06 Mitsui Mining & Smelting Co., Ltd. COF flexible printed wiring board and method of producing the wiring board
JP3889700B2 (ja) * 2002-03-13 2007-03-07 三井金属鉱業株式会社 Cofフィルムキャリアテープの製造方法
JP3726964B2 (ja) * 2002-11-01 2005-12-14 三井金属鉱業株式会社 Cofフィルムキャリアテープの製造方法

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