CN101399247B - Cof封装及用于cof封装的载带基板 - Google Patents

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Abstract

一种实现芯片小型化和高可靠性的COF封装及用于COF封装的载带基板。该COF封装由载带基板和半导体芯片构成，载带基板具有：设在芯片非搭载区域的多个外部输入端子和多个外部输出端子；与外部输入端子连接的多条输入布线；与外部输出端子连接的多条输出布线；多条内部输入布线，其在芯片非搭载区域到芯片搭载区域都有设置，并且设在输入布线之间，与外部输入端子连接；以及伪布线，其在芯片非搭载区域到芯片搭载区域都有设置，且设在内部输入布线之间，半导体芯片具有：与输入布线连接的多个输入电极；与输入布线连接的多个输出电极；与内部输入布线连接的内部输入电极；以及沿表面上的1条边与输入电极空出间隔设置且与伪布线连接的伪电极。

Description

COF封装及用于COF封装的载带基板
技术领域
本发明涉及COF(Chip On Film，芯片软膜构装技术)封装及用于COF封装的载带基板。
背景技术
通常在搭载于液晶显示装置上的驱动器中，半导体元件在密封于由载带构成的基板上的状态下搭载在显示装置中。在近年来的显示装置用驱动器中，随着多灰阶化将数字信号转换成模拟信号的D/A转换器在半导体元件内所占的比例变得非常大。此外，随着显示装置的大型化和搭载到显示装置的驱动器数量的削减，一个驱动器的输出端子数已经超过720根。为了适应这些要求，近年来的驱动器需要将非常多的布线区域形成在半导体元件的内部，所以各公司都面临着半导体元件的面积显著增大的问题。
此外，由于芯片面积与输出端子数的增加相反地正在向缩小方向努力，所以芯片上的电极间的间隔变得非常狭窄。随之而来的是，可比TCP(Tape Carrier Package，带载封装)更微细化的COF(Chip On Film，芯片软膜构装技术)的需求不断高涨。
在下述专利文献1中公开有如下技术：着眼于半导体元件内的布线的增大、特别是在从半导体元件的电路向外部取出信号时必须从电路到凸焊点(bump)布满布线的课题，以实现半导体装置的小型化和轻量化为目的，利用设在基板上的布线图形，连接设在电路的输出端即半导体元件的中央部的半导体元件表面凸焊点、和设在半导体元件外周部的凸焊点。
根据该技术，能够利用连接用布线进行半导体元件电路和布线图形之间的连接，所以能够利用连接用布线代替布满表面或内部的布线，从而能够实现半导体元件的小型化和轻量化。
[专利文献1]日本特开2006-80167号公报
但是，在上述专利文献1所公开的技术中，虽然可减少从半导体元件电路到输出端的布线，但并没有对输入到半导体元件的信号作任何考虑。特别是“对半导体元件上的周边部形成第1连接端子”这一既成概念的形成基础对半导体元件的小型化考虑不充分。此外，针对伴随芯片小型化可确保可靠性的构造的研究也不充分。
发明内容
本发明正是鉴于上述问题而完成的，提供一种实现芯片小型化和高可靠性的COF封装及用于COF封装的载带基板。
为了解决上述课题，本发明的COF封装由载带基板和半导体芯片构成，上述载带基板具有芯片非搭载区域和矩形的芯片搭载区域，并且，上述载带基板具有：多个外部输入端子和多个外部输出端子，其设在芯片非搭载区域；多条输入布线，其在芯片非搭载区域到芯片搭载区域都有设置，并且与外部输入端子连接；多条输出布线，其在芯片非搭载区域到芯片搭载区域都有设置，并且与外部输出端子连接；多条内部输入布线，其在芯片非搭载区域到芯片搭载区域都有设置，并且设在输入布线之间，与外部输入端子连接；以及伪布线，其在芯片非搭载区域到芯片搭载区域都有设置，并且设在内部输入布线之间，上述半导体芯片具有：多个输入电极，其沿表面上的1条边设置，并且与输入布线连接；多个输出电极，其沿表面上的周边设置，并且与输出布线连接；内部输入电极，其设在表面上且在输入电极和输出电极的内侧，并且与内部输入布线连接；以及伪电极，其沿表面上的1条边与输入电极空出间隔地设置，并且与伪布线连接，上述内部输入布线在上述半导体芯片的表面上的沿着上述1条边的上述输入电极和上述伪电极之间的区域中配置有多条，并且在该区域中不与该半导体芯片电连接，而是通过上述区域与上述内部输入电极电连接。
此外，为了解决上述课题，本发明的载带基板具有矩形的芯片搭载区域，芯片搭载区域内由设在周边的输出电极连接区域、沿1条边设置的输入电极连接区域、在输入电极连接区域之间沿1条边设置的多个布线通过区域、在布线通过区域之间设置且沿1条边设置的伪电极连接区域、以及设在输入电极连接区域和输出电极连接区域的内侧的内部电极连接区域构成，输入布线具有在外部输入端子到输入电极连接区域都有设置的第1布线图形、以及在外部输入端子到内部电极连接区域都有设置且隔着布线通过区域设置的第3布线图形，上述载带基板具有在第3布线图形之间的伪电极连接区域设置的第4布线图形。
本发明的COF封装及用于COF封装的载带基板通过采取发明的结构，可有利于半导体芯片的小型化并确保高可靠性。
附图说明
图1是表示本发明的实施例1的COF封装的概念图。
图2是表示本发明的实施例2的COF封装的概念图。
图3是图2所示的A部的放大图。
具体实施方式
以下，根据附图详细说明本发明的实施方式。另外，在以下的说明和附图中，对具有大致相同的功能和结构的构成要素标注相同的标号，从而省略重复说明。
[实施例1]
图1是本发明的实施例1的COF封装100的概念图。使用图1说明本实施例的结构。在COF封装100的载带基板10上搭载有矩形的半导体芯片20，使得半导体芯片20的电路形成面与载带基板10对置。半导体芯片20通常利用未图示的密封树脂进行密封。
作为最小构成要件，载带基板10具有外部输入端子31、外部输出端子32、作为第1布线图形的输入布线41、作为第2布线图形的输出布线42、以及作为第3布线图形的内部输入布线43。此外，作为最小构成要件，半导体芯片20具有作为第1电极的输入电极51、作为第2电极的输出电极52、以及作为第3电极的内部输入电极53。
载带基板10按大类分为搭载半导体芯片10的区域即芯片搭载区域61、和其他区域即芯片非搭载区域62。芯片搭载区域61用矩形进行表现。在芯片非搭载区域62上设有外部输入端子31和外部输出端子32。通常外部输入端子31与控制该COF封装的IC的输出端连接，被输入各种信号。特别是在本发明的半导体芯片为液晶显示装置用的驱动IC的情况下，被输入来自电源IC或定时控制器IC(T-CON)等的信号。此外，外部输出端子32用于输出由本发明的半导体芯片20处理后的信号。特别是在本发明的半导体芯片为液晶显示装置用的驱动IC的情况下，外部输出端子32与液晶显示装置的面板连接，并且输出写入液晶的模拟电压等。
从芯片非搭载区域62到芯片搭载区域61均设有输入布线41、输出布线42、以及内部输入布线43。输入布线41一端与外部输入端子31连接，另一端被配置在沿着芯片搭载区域61的第1边71的位置上。换言之，另一端被配置在芯片搭载区域的周缘部。输入布线41设有多条，根据需要与外部输入端子31形成一体。输出布线42一端与外部输出端子32连接，另一端被配置在沿着芯片搭载区域61的第2边72的位置上。第2边72是与第1边71对置的边。输出布线42也设有多条，根据需要与外部输出端子32形成一体。内部输入布线43一端与外部输入端子31连接，另一端被引出到芯片搭载区域61内侧的位置。内部输入布线43通常是连续排列多条的信号线，例如是10比特的数据线、或灰度电压用的基准电压。
半导体芯片20是矩形的，在表面上设有沿第1边71设置的多个输入电极51、沿第2边72设置的输出电极52、以及配置在输入电极51和输出电极52内侧的内部输入电极53。输入电极51经由未图示的凸焊点与输入布线41连接。输出电极52经由未图示的凸焊点与输出布线42连接。内部输入电极53经由未图示的凸焊点与内部输入布线43连接。输出电极52由于有时还沿第2边72以外的边形成，所以有时也沿全部4条边形成。根据输出电极52的个数而适当配置。内部输入电极53被配置在预定的功能块附近。在本实施例的例子中，如果被输入到内部输入电极53的信号是灰度电压产生电路用的基准电压，则设在灰度电压产生电路中的梯形(ladder)电阻80的附近。如果被输入到内部输入电极53的信号是图像数据信号等，则设在该信号的处理部附近。
由此，根据本实施方式，将内部输入电极53配置在分别连接的功能块(特别是梯形电阻80)附近，利用内部输入布线43从外部输入端子31向功能块附近传递信号，所以可缩短输入电极和功能块之间的物理距离，并且削减半导体元件内部的布线。从而能够降低半导体元件内部的布线的阻抗，并且能够缩小半导体元件内部的布线区域。总而言之，能够以更加没有变动的方式对梯形电阻80提供电源，并且能够缩小半导体元件10的面积。
[实施例2]
图2表示本发明的实施例2的COF封装。此外，图3是图2所示的A部的放大图。以下，使用图2、3说明实施例2。在以下的说明中，对不同于第1实施方式的部分进行说明。
如图2所示，实施例2的发明的特征之处在于，在载带基板10中，在内部输入布线243a和内部输入布线243b之间配置有作为第4布线图形的伪布线244，在半导体芯片20中配置有伪电极254。
使用图3说明实施例2的详细情况。在图3中示出了COF封装的局部。在载带基板10上的芯片搭载区域61内分别定义如下区域。沿第1边71定义多个输入电极连接区域310。此外，在输入电极连接区域310a和输入电极连接区域310b之间定义多个布线通过区域320。多个布线通过区域320分别沿第1边71进行设置。相对于输入电极连接区域310在芯片搭载区域61的内侧定义内部输入电极连接区域330。此外，在布线通过区域320之间定义有伪电极连接区域340。例如在布线通过区域320a和布线通过区域320b之间定义伪电极连接区域340a。伪电极连接区域340也沿着第1边71。另外，虽然未在图3中图示，但当然可如图2所示在能配置输出电极的芯片搭载区域61的周边定义输出电极连接区域。
在输入电极连接区域310上配置输入布线241，并且经由凸焊点连接输入布线241和输入电极51。输入布线241a例如是提供电源的布线，输入布线241b接地。在布线通过区域320上配置内部输入布线243。在伪电极连接区域340上配置伪布线244，并且经由凸焊点与伪电极254连接。另外，优选的是伪电极254经由内部布线与电源连接或接地。此外，伪布线244与相邻的内部输入布线243平行地向外部输入端子31的方向延伸。但是，不与外部输入端子31连接。优选的是，伪布线244和相邻的内部输入布线243之间的距离与其他输入布线241彼此的间隔、或输入布线241和内部输入布线243之间的距离等同。
通常，载带基板10和半导体芯片20之间的连接强度取决于载带基板10上的输入布线41或输出布线42和半导体芯片20上的输入电极51或输出电极52之间的凸焊点连接。由于COF封装大多是弯曲搭载，所以害怕遇到较大的应力。由此，要求COF封装整体均匀地确保载带基板10和半导体芯片20的连接可靠性(剥离强度)。在图1所示的COF封装中，连续配置有至少5条内部连接布线43。当考虑到上述灰度电压用的基准电压时，也可考虑连续配置10条以上。
在本实施例中，在载带基板10的夹在布线通过区域320中间的区域具有伪布线244，通过使之与半导体芯片20具有的伪电极254连接，能够确保载带基板10和半导体芯片20之间的连接可靠性。特别在对连接可靠性的要求较高时，优选的是每隔3条以内的内部输入布线244设置伪布线244。换言之，优选的是，在连续配置4条以上的内部输入布线244的情况下，至少其中之一利用伪布线244、凸焊点以及伪电极254增强连接强度。
此外，优选的是，输入电极51和伪电极254之间、或者伪电极254彼此之间为150μm以下，如果考虑到输入电极51和伪电极254的宽度为将近30μm，则内部输入布线243可连续配置达3条。此外，由于输入电极51和伪电极254之间、或者伪电极254彼此之间为150μm以下，因此能够对密封载带基板10和半导体芯片20的密封树脂的流出等进行控制，能够防止密封树脂的形状异常。输入布线241和伪布线244之间的距离也与上述输入电极51和伪电极254相同。在此，距离的定义是各个作为对象的物的中心间的距离。
另外，优选的是，输入布线241、内部输入布线243以及伪布线244全部具有相同的布线宽度。除了能够提高树脂流入时的树脂的控制性之外，还能够抑制在载带基板上形成布线时的偏差。

Claims (6)

1.一种COF封装，其使芯片表面与载带基板对置来搭载矩形的半导体芯片，其特征在于，
上述载带基板具有芯片非搭载区域和矩形的芯片搭载区域，并且，
上述载带基板具有：
多个外部输入端子和多个外部输出端子，其设在芯片非搭载区域；
多条输入布线，其在上述芯片非搭载区域到芯片搭载区域都有设置，并且与上述外部输入端子连接；
多条输出布线，其在上述芯片非搭载区域到芯片搭载区域都有设置，并且与上述外部输出端子连接；
多条内部输入布线，其在上述芯片非搭载区域到芯片搭载区域都有设置，并且设在上述输入布线之间，与上述外部输入端子连接；以及
伪布线，其在上述芯片非搭载区域到芯片搭载区域都有设置，并且设在上述内部输入布线之间，
上述半导体芯片具有：
多个输入电极，其沿上述表面上的1条边设置，并且与上述输入布线连接；
多个输出电极，其沿上述表面上的周边设置，并且与上述输出布线连接；
内部输入电极，其设在上述表面上且在上述输入电极和上述输出电极的内侧，并且与上述内部输入布线连接；以及
伪电极，其沿上述表面上的1条边与上述输入电极空出间隔地设置，并且与上述伪布线连接，
上述内部输入布线在上述半导体芯片的表面上的沿着上述1条边的上述输入电极和上述伪电极之间的区域中配置有多条，并且上述内部输入布线不在该区域中与该半导体芯片电连接，而是通过上述区域与上述内部输入电极电连接。
2.根据权利要求1所述的COF封装，其特征在于，
上述伪电极在上述半导体芯片内接地。
3.根据权利要求1或2所述的COF封装，其特征在于，
上述内部输入布线至少在4条以上。
4.一种COF封装，其在形成有外部输入端子和外部输出端子、以及分别与上述外部输入端子和上述外部输出端子连接的多个布线图形的载带基板上搭载矩形的半导体芯片，其特征在于，
上述半导体芯片具有：
多个第1电极，其沿表面的第1边形成；
多个第2电极，其沿上述表面的与上述第1边对置的边形成；
多个第3电极，其形成在功能块附近；以及
第4电极，其沿上述表面的第1边形成，并且在上述多个第1电极之间隔开预定距离形成，
上述基板具有：
多个第1布线图形，其连接上述外部输入端子和上述第1电极；
多个第2布线图形，其连接上述外部输出端子和上述第2电极；
多个第3布线图形，其在多个上述第1电极和多个上述第1布线图形之间的连接点间通过，并且连接上述外部输入端子和上述第3电极；以及
第4布线图形，其设在上述第3布线图形之间，并且与上述第4电极连接而不直接与上述外部输入端子和上述外部输出端子连接。
5.根据权利要求4所述的COF封装，其特征在于，
在上述第4布线图形的两侧各设有至少2个以上的上述第3布线图形。
6.一种用于权利要求4所述的COF封装的载带基板，上述COF封装使芯片表面与载带基板对置来搭载矩形的半导体芯片，利用输入布线将从上述载带基板上的外部输入端子输入的信号输入到上述半导体芯片，利用输出布线将上述半导体芯片的输出从外部输出端子输出，其特征在于，
上述载带基板具有矩形的芯片搭载区域，
上述芯片搭载区域内由沿1条边设置的输入电极连接区域、在上述输入电极连接区域之间沿1条边设置的多个布线通过区域、在上述布线通过区域之间设置且沿1条边设置的伪电极连接区域、以及设在上述输入电极连接区域和上述输出电极连接区域的内侧的内部电极连接区域构成，
上述输入布线具有在上述外部输入端子到上述输入电极连接区域都有设置的第1布线图形、以及在上述外部输入端子到上述内部电极连接区域都有设置且通过上述布线通过区域设置的第3布线图形，
上述载带基板具有在上述第3布线图形之间的上述伪电极连接区域设置的第4布线图形，该第4布线图形与上述半导体芯片的伪电极连接，而不直接与上述外部输入端子和上述外部输出端子连接。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4472737B2 (ja) * 2007-08-31 2010-06-02 Ｏｋｉセミコンダクタ株式会社 半導体装置、半導体素子及び基板
JP4540697B2 (ja) 2007-08-31 2010-09-08 Ｏｋｉセミコンダクタ株式会社 半導体装置
KR101692956B1 (ko) * 2010-09-20 2017-01-04 삼성전자 주식회사 테이프 패키지
CN102237334A (zh) * 2011-06-09 2011-11-09 深圳市华星光电技术有限公司 Cof及cof载带
CN102509723B (zh) * 2011-10-18 2014-05-21 深圳市华星光电技术有限公司 覆晶薄膜的面板结构
CN102608777A (zh) * 2011-11-04 2012-07-25 深圳市华星光电技术有限公司 一种cof封装单元及cof封装卷带
KR101951956B1 (ko) * 2012-11-13 2019-02-26 매그나칩 반도체 유한회사 반도체 패키지용 연성회로기판
KR102212323B1 (ko) 2014-02-10 2021-02-04 삼성디스플레이 주식회사 표시 장치
KR102243669B1 (ko) 2015-01-26 2021-04-23 삼성전자주식회사 칩 온 필름 패키지 및 이를 포함하는 디스플레이 장치
KR102508527B1 (ko) 2016-07-01 2023-03-09 삼성전자주식회사 필름형 반도체 패키지
CN111755620A (zh) 2019-03-27 2020-10-09 力晶积成电子制造股份有限公司 半导体封装
CN212112052U (zh) * 2020-06-22 2020-12-08 深圳市全洲自动化设备有限公司 一种cof液晶显示模组

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6867490B2 (en) * 2002-12-09 2005-03-15 Sharp Kabushiki Kaisha Semiconductor device
CN1784113A (zh) * 2004-09-29 2006-06-07 三井金属矿业株式会社 Cof用挠性印刷布线板及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3207743B2 (ja) * 1996-03-22 2001-09-10 シャープ株式会社 フレキシブル配線基板の端子構造およびそれを用いたｉｃチップの実装構造
JP3648596B2 (ja) * 2000-10-17 2005-05-18 カシオ計算機株式会社 半導体チップの接合構造およびその構造を備えた表示装置
JP3696512B2 (ja) * 2001-02-13 2005-09-21 シャープ株式会社 表示素子駆動装置およびそれを用いた表示装置
JP3544970B2 (ja) 2002-09-30 2004-07-21 沖電気工業株式会社 Ｃｏｆテープキャリア、半導体素子、半導体装置
JP4252518B2 (ja) * 2004-09-07 2009-04-08 シャープ株式会社 半導体装置
KR100652519B1 (ko) * 2005-07-18 2006-12-01 삼성전자주식회사 듀얼 금속층을 갖는 테이프 배선기판 및 그를 이용한 칩 온필름 패키지
JP4786976B2 (ja) * 2005-09-13 2011-10-05 パナソニック株式会社 配線基板及びその製造方法、並びに半導体装置
JP4806313B2 (ja) * 2006-08-18 2011-11-02 Ｎｅｃ液晶テクノロジー株式会社 テープキャリア、液晶表示装置用テープキャリア、及び液晶表示装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6867490B2 (en) * 2002-12-09 2005-03-15 Sharp Kabushiki Kaisha Semiconductor device
CN1784113A (zh) * 2004-09-29 2006-06-07 三井金属矿业株式会社 Cof用挠性印刷布线板及其制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
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