JP5253450B2 - Ｃｏｆパッケージ - Google Patents

Description

本発明は、COFパッケージに関する。

一般的に液晶表示装置に搭載されるドライバは、半導体素子がテープで構成された基板上に封止された状態で表示装置に搭載される。近年の表示装置用ドライバでは、多階調化に伴ってデジタル信号をアナログ信号へ変換するＤ／Ａ変換器が半導体素子内で占める割合が非常に大きくなっている。また、表示装置の大型化や、表示装置へ搭載するドライバ数の削減に伴って、一つ当たりのドライバの出力端子数が７２０本を超えるようになってきている。これらの要求に応えるために近年のドライバは、非常に多くの配線領域を半導体素子の内部に形成する必要があるため、半導体素子の面積が著しく大きくなってしまう、という問題を各社が抱えている。

また、出力端子数の増加に反してチップ面積は縮小方向へ進んでいるため、チップ上の電極間の間隔は非常に狭くなってきている。それに伴って、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）よりも微細化が可能であるＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）の需要が高まっている。

下記特許文献１には、半導体素子内の配線の増大、特に半導体素子の電気回路から外部へ信号を取り出す際に電気回路からバンプまで配線を張り巡らせなければならない課題に着目し、半導体装置の小型化及び軽量化を実現することを目的として、電気回路の出力である半導体素子の中央部に設けられた半導体素子表面バンプと、半導体素子外周部に設けられたバンプとを、基板上に設けられた配線パターンで接続する技術が開示されている。

この技術によれば、半導体素子回路と配線パターンとの接続を接続用配線でも行うことができるため、表面又は内部で引き回していた配線を接続用配線で代用することができる結果、半導体素子の小型化及び軽量化を実現することができる。

特開２００６−８０１６７号公報

しかしながら、上記特許文献１に開示されている技術では、半導体素子回路からの出力に対しての配線を減らすことは可能となるものの、半導体素子に対して入力される信号に関して何ら考慮されているものではなかった。特に、半導体素子上の周辺部に対して第１接続端子を形成する、という既成概念の基では半導体素子の小型化に対して不十分であった。また、チップの小型化に伴った信頼性の確保が可能となる構造に対する検討も不十分である。

本発明は、上記の点に鑑みてなされたものであり、チップの小型化と高信頼性を実現するＣＯＦパッケージ及びそれに用いられるテープ基板を提供する。

本発明のＣＯＦパッケージは、上述した課題を解決すべく、テープ基板のチップ搭載領域の周縁部と内側部で半導体チップの電極とバンプを介して電気的に接続するＣＯＦパッケージであって、テープ基板は少なくとも２本以上の入力配線と、同一種別の信号が入力される４本以上の複数の内部入力配線と、ダミー配線と、を備え、ダミー配線は、一方の複数の内部入力配線と他方の複数の内部入力配線とに挟まれると共に、少なくとも４本の内部入力配線は、入力配線に挟まれて配置され、内部入力配線は、チップ搭載領域の周縁部では、半導体チップと電気的に接続されること無く通過し、チップ搭載領域の内側部で半導体チップと接続され、入力配線、及びダミー配線は、チップ搭載領域の周縁部で半導体チップと接続される。

また、本発明のＣＯＦパッケージは、上述した課題を解決すべく、同一種別の信号が入力される複数の内部入力配線にデータ線又は階調電圧線のいずれかを用いる。

本発明のＣＯＦパッケージ及びそれに用いられるテープ基板は、発明の構成をとることにより、半導体チップの小型化に寄与し、高信頼性を保つことを可能とする。

本発明の実施例１におけるCOFパッケージを示す概念図である。 本発明の実施例２におけるCOFパッケージを示す概念図である。 図２に示すＡ部の詳細図である。

１０ テープ基板
２０ 半導体チップ
３１ 外部入力端子
３２ 外部出力端子
４１ 入力配線
４２ 出力配線
４３ 内部入力配線
５１ 入力電極
５２ 出力電極
５３ 内部入力電極
６１ チップ搭載領域
６２ チップ非搭載領域
１００ COFパッケージ
２４４ ダミー配線
２５４ ダミー電極
３１０ 入力電極接続領域
３３０ 配線通過領域
３４０ ダミー電極接続領域

以下、図面に基づいて本発明の実施の形態を詳細に説明する。なお、以下の説明及び添付の図面において、略同一の機能及び構成を有する構成要素については、同一の符号を付すことにより重複説明を省略する。

図１は、本発明の実施例１におけるCOFパッケージ１００の概念図である。本実施例の構成を図１を用いて説明する。COFパッケージ１００は、テープ基板１０上に矩形の半導体チップ２０が半導体チップ２０の回路形成面がテープ基板１０へ対向するように搭載されている。一般的には図示しない封止樹脂により半導体チップ２０は封止されている。

テープ基板１０は、最小構成要件として、外部入力端子３１、外部出力端子３２、第１の配線パターンである入力配線４１、第２の配線パターンである出力配線４２、第３の配線パターンである内部入力配線４３を備えている。また、半導体チップ２０は、最小構成要件として、第１電極である入力電極５１と、第２電極である出力電極５２と、第３電極である内部入力電極５３とを備えている。

テープ基板１０は、大別すると半導体チップ１０が搭載される領域であるチップ搭載領域６１と他の領域であるチップ非搭載領域６２に分けられる。チップ搭載領域６１は、矩形で表現されている。チップ非搭載領域６２には、外部入力端子３１と外部出力端子３２が設けられている。一般的に外部入力端子３１は、当該COFパッケージを制御するICの出力と接続され、様々な信号が入力される。特に本発明の半導体チップが液晶表示装置用のドライバICである場合には、電源ICやタイミングコントローラIC（T-CON）等からの信号が入力される。また外部出力端子３２は、本発明の半導体チップ２０で処理された信号が出力されるものである。特に本発明の半導体チップが液晶表示装置用のドライバICである場合には、液晶表示装置のパネルに接続されると共に、液晶へ書き込むアナログ電圧等が出力される。

チップ非搭載領域６２からチップ搭載領域６１にわたって入力配線４１、出力配線４２、及び内部入力配線４３が設けられている。入力配線４１は、一端が外部入力端子３１と接続され、他端は、チップ搭載領域６１の第１の辺７１に沿った位置に配置されている。言い換えるとチップ搭載領域の周縁部に他端が配置されている。入力配線４１は複数設けられており、必要に応じて外部入力端子３１と一体形成されている。出力配線４２は、一端が外部出力端子３２と接続され、他端は、チップ搭載領域６１の第２の辺７２に沿った位置に配置されている。第２の辺７２は第１の辺７１に対向する辺である。出力配線４２も複数もうけられており、必要に応じて外部出力端子３２と一体形成される。内部入力配線４３は、一端が外部入力端子３１に接続され、他端は、チップ搭載領域６１の内側の位置まで引き出されている。内部入力配線４３は、一般的に連続して複数本配列される信号線であり、例えば１０ビット分のデータ線や、階調電圧用の基準電圧である。

半導体チップ２０は、矩形であって、表面上に第１の辺７１に沿って設けられた複数の入力電極５１、第２の辺７２に沿って設けられた出力電極５２、及び、入力電極５１及び出力電極５２よりも内側に配置された内部入力電極５３が設けられている。入力電極５１は、図示しないバンプを介して入力配線４１と接続されるものである。出力電極５２は、図示しないバンプを介して出力配線４２と接続されるものである。内部入力電極５３は、図示しないバンプを介して内部入力配線４３と接続されるものである。出力電極５２は、第２の辺７２以外の辺に沿っても形成されることがある場合によっては４辺全てに沿って形成される場合もある。出力電極５２の数に応じて適宜配置される。内部入力電極５３は所定の機能ブロック近傍に配置される。本実施例の例では内部入力電極５３に入力される信号が、階調電圧発生回路用の基準電圧とするならば、階調電圧発生回路に設けられるラダー抵抗８０の近傍である。内部入力電極５３へ画像データ信号等であれば当該信号の処理部近傍となる。

このように、本実施の形態によれば、内部入力電極５３を、各々に接続される機能ブロック（特にラダー抵抗８０）の近傍に配置し、外部入力端子３１から機能ブロック近傍へ内部入力配線４３で信号を伝達するため、入力電極と機能ブロックの物理的距離を縮めるとともに、半導体素子内部の配線を削減することを可能としている。結果として、半導体素子内部の配線のインピーダンスを低下させることができるとともに、半導体素子内部の配線領域を縮小することができる。要するに、ラダー抵抗８０に対して、より変動のない形で電源を供給することが可能となると共に、半導体素子１０の面積を小さくすることができる。

図２は本発明の実施例２におけるCOFパッケージである。また、図３は、図２に示すＡ部の詳細図である。図２、３を用いて、実施例２を以下に説明する。以下の説明おいて第１の実施の形態と異なる部分に関して説明する。

図２に示すように、実施例２の発明の特徴とするところは、テープ基板１０においては、内部入力配線２４３ａと内部入力配線２４３ｂとの間に第４の配線パターンであるダミー配線２４４が配置されていることであり、半導体チップ２０においては、ダミー電極２５４が配置されていることである。

図３を用いて実施例２の詳細について説明する。図３では、COFパッケージの一部を示している。テープ基板１０上のチップ搭載領域６１内にはそれぞれ領域が定義される。第１の辺７１に沿って複数の入力電極接続領域３１０が定義される。また入力電極接続領域３１０ａと入力電極接続領域３１０ｂ間には複数の配線通過領域３２０が定義される。複数の配線通過領域３２０はそれぞれ、第１の辺７１に沿って設けられている。入力電極接続領域３１０に対してチップ搭載領域６１の内側には内部入力電極接続領域３３０が定義される。また、配線通過領域３２０間には、ダミー電極接続領域３４０が定義されている。例えば、配線通過領域３２０ａと配線通過領域３２０ｂとの間にはダミー電極接続領域３４０ａが定義される。ダミー電極接続領域３４０も第１の辺７１に沿っている。なお、図３には図示されていないが、当然、図２に示すように出力電極が配置されうるチップ搭載領域６１の周辺には出力電極接続領域が定義される。

入力電極接続領域３１０には、入力配線２４１が配置されると共に、バンプを介して入力配線２４１と入力電極５１が接続される。入力配線２４１ａは、例えば電源を供給する配線であり、入力配線２４１ｂはグランドに接続されるものである。配線通過領域３２０には、内部入力配線２４３が配置される。ダミー電極接続領域３４０には、ダミー配線２４４が配置されると共に、バンプを介してダミー電極２５４と接続される。なおダミー電極２５４は、内部配線を介して電源やグランドに接続されていることが望ましい。また、ダミー配線２４４は隣り合う内部入力配線２４３と平行に外部入力端子３１の方向へ延在している。ただし、外部入力端子３１とは接続されてはいない。ダミー配線２４４と隣り合う内部入力配線２４３との距離は、他の入力配線２４１同士の間隔や、入力配線２４１と内部入力配線２４３との距離と同等とすることが望ましい。

一般的にテープ基板１０と半導体チップ２０の接続強度は、テープ基板１０上の入力配線４１又は出力配線４２と半導体チップ２０上の入力電極５１又は出力電極５２とのバンプの接続によるものである。ＣＯＦパッケージは折り曲げられて搭載されることが多々あるため、大きな応力がかかることが危惧される。よって、ＣＯＦパッケージ全体で均一にテープ基板１０と半導体チップ２０の接続信頼性（剥がれ強度）を保つことが求められる。図１に示すＣＯＦパッケージでは、内部接続配線４３が少なくも５本連続して配置されている。上述した階調電圧用の基準電圧を考慮すると１０本以上連続することも考えられる。

本実施例では、テープ基板１０の配線通過領域３２０に挟まれた領域にダミー配線２４４を備え、半導体チップ２０供えたダミー電極２５４と接続させることでテープ基板１０と半導体チップ２０の接続信頼性を確保することを可能としている。特に接続信頼性を高く求めるには、内部入力配線２４４が３本以内おきにダミー配線２４４を設けることが望ましい。言い換えるならば、４本以上の内部入力配線２４４が連続して配置される場合、少なくとも間に一つはダミー配線２４４、バンプ、及びダミー電極２５４によって接続強度を補強することが望ましい。

また、入力電極５１とダミー電極２５４との間、或いはダミー電極２５４同士の間は１５０μｍ以下とすることが望ましく、入力電極５１、及びダミー電極２５４の幅が３０μｍ弱であることを考慮すれば、内部入力配線２４３は連続して3本まで配置することが可能でもある。また、入力電極５１とダミー電極２５４との間、或いはダミー電極２５４同士の間は１５０μｍ以下とすることによりテープ基板１０と半導体チップ２０とを封止する封止樹脂の流れ出し等を制御することが可能となり、封止樹脂の形状異常を防止することができる。入力配線２４１とダミー配線２４４との距離も上記入力電極５１とダミー電極２５４と同様である。ここで距離の定義は、それぞれ対象となる物の中心間の距離である。

なお、入力配線２４１、内部入力配線２４３、ダミー配線２４４はすべて同一の配線幅とすることが望ましい。樹脂流し込み時の樹脂の制御性の向上に加え、テープ基板上の配線形成時のバラツキを抑制することが可能となる。

Claims (7)

1. テープ基板のチップ搭載領域の周縁部と内側部で半導体チップの電極とバンプを介して電気的に接続するＣＯＦパッケージであって、
   前記テープ基板は少なくとも２本以上の入力配線と、同一種別の信号が入力される４本以上の複数の内部入力配線と、ダミー配線と、を備え、
   前記ダミー配線は、一方の複数の前記内部入力配線と他方の複数の前記内部入力配線とに挟まれると共に、少なくとも前記４本の内部入力配線は、前記入力配線に挟まれて配置され、
   前記内部入力配線は、前記チップ搭載領域の周縁部では、前記半導体チップと電気的に接続されること無く通過し、前記チップ搭載領域の内側部で前記半導体チップと接続され、
   前記入力配線、及び前記ダミー配線は、前記チップ搭載領域の周縁部で半導体チップと接続されることを特徴とするＣＯＦパッケージ。
2. 前記ダミー配線は、前記内部入力配線に沿って、配置されることを特徴とする請求項１に記載のＣＯＦパッケージ。
3. 前記ダミー配線と前記内部入力配線との距離は、前記入力配線同士の距離と等しいことを特徴とする請求項１又は２のいずれかに記載のＣＯＦパッケージ。
4. 前記ダミー配線と、最も近い前記入力配線との距離は１５０μｍ以下であることを特徴とする請求項１〜３のいずれかに記載のＣＯＦパッケージ。
5. 前記内部入力配線に隣接する前記入力配線は、高電源またはグランド電位が印加される配線であることを特徴とする請求項１〜４のいずれかに記載のＣＯＦパッケージ。
6. 前記ダミー配線の配線幅は、前記入力配線の配線幅と同等であることを特徴とする請求項１〜５のいずれかに記載のＣＯＦパッケージ。
7. 前記同一種別の信号が入力される複数の内部入力配線とは、データ線又は階調電圧線のいずれかであることを特徴とする請求項１〜６のいずれかに記載のＣＯＦパッケージ。