JP5878611B2 - 半導体装置 - Google Patents
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Description
また、前記導電パターンは、引き出し配線パターン及び放熱用パターンを含む。前記引き出し配線パターンは、前記複数の電極のうち少なくとも1つに導体を介して接続される。前記放熱用パターンは、前記ICチップおよび前記引き出し配線パターンのいずれとも物理的に離間されており、前記引き出し配線パターンに比べて大きな表面積を有する。
さらに、前記引き出し配線パターンと前記放熱用パターンは、間隙を介して対向するよう配置されており、前記引き出し配線パターンおよび前記放熱用パターンが互いに対向する部分の形状はともに凹凸形状を有し、互いの凹凸形状が前記間隙を介して噛み合うように配置されている。
本実施の形態にかかる半導体装置は、テープキャリアパッケージ(TCP)であり、より具体的には、液晶表示パネルを駆動するためのドライバICを搭載したTCPである。図1は、本実施の形態にかかるTCP1の平面模式図である。TCP1は、フレキシブル配線基板10およびICチップ11を有する。配線基板10は、ポリイミドフィルム等の可撓性の絶縁フィルム上に銅箔等によって導電パターンが形成された構造を有する。この導電パターンは、入力信号配線パターン12、出力信号配線パターン13、引き出し配線パターン14、及び放熱用パターン15を含む。なお、配線基板10の両端に等間隔で形成されている複数のスプロケットホール100は、TCP1が切り出される前のキャリアテープを搬送・位置決めするために利用される。
本実施の形態では、図9〜11に示した導電パターンレイアウトの応用例について説明する。図12は、本実施の形態にかかるTCP2の平面模式図である。図12の例では、信号入出力用のパターン13及び14が形成されていない領域21にダミー配線(ダミーリード)が形成されている。空白部分にダミー配線を形成することは、フレキシブル配線基板を利用するTCP等の半導体装置において一般的に行われている。これらのダミー配線は、ICチップ11の放熱にも寄与する。
10 配線基板
11 ICチップ(ドライバIC)
12 入力信号配線パターン
13 出力信号配線パターン
14、24 引き出し配線パターン
15、25 放熱用パターン
21 ダミー配線領域
24 折り返し配線(引き出し配線パターン)
25 ダミー配線群(放熱用パターン)
26 ダミー配線群
16 間隙
100 スプロケットホール
101 絶縁フィルム
111 電極(信号入出力用)
112 電極(放熱用)
113 導体バンプ
141〜145 引き出し配線
151〜156 凸部
L21、L22 パターン境界線
L1〜L8 等温線
Claims (10)
- 矩形形状であって、複数のバンプ電極が形成された表面を有する半導体チップと、
複数の配線パターンが形成された主面を有する配線基板と、を備え、
前記半導体チップの前記複数のバンプ電極は、前記表面の第1方向に延在する第1辺に沿って配置され、
前記半導体チップは、その前記表面と前記配線基板の前記主面とが互いに対向するように前記配線基板の前記主面上に搭載され、
平面視において、前記配線基板の前記主面の第2辺は、前記半導体チップの外側において前記第1方向に沿って延在し、
前記複数の配線パターンは、複数の第1配線パターン、第2配線パターン、および複数の第3配線パターン、を含み、
前記複数のバンプ電極は、複数の第1バンプ電極、前記複数の第1バンプ電極の両側に配置された複数の第2バンプ電極、および複数の第3バンプ電極、を含み、
前記複数の第1配線パターンの一端部は、前記複数の第1バンプ電極とそれぞれ電気的に接続され、
前記第2配線パターンは、平面視において前記複数の第1配線パターンを囲む形状を有し、かつ前記複数の第2バンプ電極間を電気的に接続し、
前記複数の第3配線パターンの一端部は、前記複数の第3バンプ電極とそれぞれ電気的に接続され、前記複数の第3配線パターンの他端部は、前記配線基板の前記第2辺に向かって延在し、
前記第2配線パターンは、前記第1方向に延在する第1部分と、前記第1部分から前記複数の第2バンプ電極に向かってそれぞれ延在する複数の第2部分と、を有し、
前記複数の第1配線パターンの他端部は、平面視において、前記複数の第3配線パターンの他端部よりも前記半導体チップの前記第1辺に近い領域において終端しており、
前記複数の第1配線パターンの前記他端部は、平面視において、前記半導体チップの前記第1辺より前記第2配線パターンの前記第1部分の近傍で終端している、半導体装置。 - 請求項1に記載の半導体装置において
前記第2配線パターンは、電源用のパターンであり、前記複数の第2バンプ電極と接続されている、半導体装置。 - 請求項1に記載の半導体装置において
前記配線基板の前記主面上に形成された第4配線パターンをさらに備え、
平面視において、前記第4配線パターンは、前記第2配線パターンの前記第1部分の近傍、かつ前記複数の第1配線パターンが配置されている側とは反対の側に配置されている、半導体装置。 - 請求項3に記載の半導体装置において
前記第4配線パターンは、前記半導体チップと電気的に接続されていないダミーパターンである、半導体装置。 - 請求項4に記載の半導体装置において
平面視において、前記半導体チップは前記第4配線パターンとは重なっていない、半導体装置。 - 請求項3に記載の半導体装置において
平面視において、前記複数の第3配線パターンのそれぞれの長さは、前記第1方向とは交差する第2方向において、前記複数の第1配線パターンのそれぞれの長さより長い、半導体装置。 - 請求項1に記載の半導体装置において
前記配線基板は、絶縁フィルムを含むテープ基板である、半導体装置。 - 請求項1に記載の半導体装置において
前記第2配線パターンの前記第1部分の幅は、前記第2配線パターンの前記複数の第2部分のそれぞれの幅よりも大きい、半導体装置。 - 請求項1に記載の半導体装置において
前記第3配線パターンは、信号配線パターンである、半導体装置。 - 請求項1に記載の半導体装置において
前記第1配線パターンは、外部装置と接続されないダミー配線である、半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014238495A JP5878611B2 (ja) | 2014-11-26 | 2014-11-26 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014238495A JP5878611B2 (ja) | 2014-11-26 | 2014-11-26 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013225458A Division JP5657767B2 (ja) | 2013-10-30 | 2013-10-30 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016013374A Division JP2016058758A (ja) | 2016-01-27 | 2016-01-27 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015039041A JP2015039041A (ja) | 2015-02-26 |
JP5878611B2 true JP5878611B2 (ja) | 2016-03-08 |
Family
ID=52631907
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014238495A Active JP5878611B2 (ja) | 2014-11-26 | 2014-11-26 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5878611B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020111257A1 (ja) * | 2018-11-30 | 2020-06-04 | 京セラ株式会社 | 配線基板、電子部品搭載用パッケージおよび電子装置 |
TWI713178B (zh) * | 2020-04-16 | 2020-12-11 | 南茂科技股份有限公司 | 薄膜覆晶封裝結構 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4781097B2 (ja) * | 2005-12-05 | 2011-09-28 | ルネサスエレクトロニクス株式会社 | テープキャリアパッケージ及びそれを搭載した表示装置 |
JP4806313B2 (ja) * | 2006-08-18 | 2011-11-02 | Nec液晶テクノロジー株式会社 | テープキャリア、液晶表示装置用テープキャリア、及び液晶表示装置 |
JP4185954B2 (ja) * | 2007-01-19 | 2008-11-26 | シャープ株式会社 | フレキシブル基板及び半導体装置 |
US20090020316A1 (en) * | 2007-07-19 | 2009-01-22 | Chia-Hui Wu | Method of manufacturing chip on film and structure thereof |
-
2014
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Also Published As
Publication number | Publication date |
---|---|
JP2015039041A (ja) | 2015-02-26 |
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