JP2008211078A - ドライバicおよび表示パネル - Google Patents
ドライバicおよび表示パネル Download PDFInfo
- Publication number
- JP2008211078A JP2008211078A JP2007047934A JP2007047934A JP2008211078A JP 2008211078 A JP2008211078 A JP 2008211078A JP 2007047934 A JP2007047934 A JP 2007047934A JP 2007047934 A JP2007047934 A JP 2007047934A JP 2008211078 A JP2008211078 A JP 2008211078A
- Authority
- JP
- Japan
- Prior art keywords
- driver
- cascade connection
- wiring
- connection wiring
- cascade
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Abstract
【課題】カスケード接続用配線に入力される入力信号をより安定化させ、かつ、大きさをより小さくできるドライバICを提供する。
【解決手段】互いにカスケード接続されるドライバIC1において、カスケード接続用第1配線8は、素子層4の上に薄膜として形成されている。カスケード接続用第1配線8の上に、金属メッキによって形成される、カスケード接続用第2配線16が設けられている。カスケード接続用第1配線8の少なくとも一部は、カスケード接続用第2配線16に電気的に接続されている。
【選択図】図1
【解決手段】互いにカスケード接続されるドライバIC1において、カスケード接続用第1配線8は、素子層4の上に薄膜として形成されている。カスケード接続用第1配線8の上に、金属メッキによって形成される、カスケード接続用第2配線16が設けられている。カスケード接続用第1配線8の少なくとも一部は、カスケード接続用第2配線16に電気的に接続されている。
【選択図】図1
Description
本発明は、互いにカスケード接続されるドライバIC、および当該ドライバICを複数備えた表示パネルに関する。
従来、ガラス基板に各種のドライバICを直接実装(形成)する、いわゆるCOG(Chip On Glass)技術が知られている。この技術を利用して形成した従来の液晶パネルの一例を、図14を参照して以下に説明する。
図14は、従来の液晶パネル100の一例を示す図である。この図に示すように、液晶パネル100の構造は、下側ガラス基板102に液晶層105を挟んで上側ガラス基板106を張り合わせたものとなっている。
液晶パネルのサイズが大型化するに伴い、ドライバICを多数使用する必要が生じる。そこで従来、信号発生器から各ドライバICに、電源、グラウンド、および映像信号などの電気信号を供給するには、フレキシブル基板(FPC、Flexible Printed Circuit)を介する方法が一般的である。
そこで、図14の液晶パネル100では、下側ガラス基板102の張り出し部104上に、複数のドライバIC101が設けられ、かつ、フレキシブル基板108が実装されている。
コネクタからフレキシブル基板108に入力された電気信号は、図15の矢印116に示す経路を通じて、各ドライバIC101に提供される。このとき電気信号はまず、フレキシブル基板108内部のFPC上配線110を通じて、下側ガラス基板張り出し部104にあるガラス基板上配線112に供給される。つぎに、ガラス基板上配線112から各ドライバIC101に直接、提供される。こうしてドライバIC101は、フレキシブル基板108から提供された電気信号を液晶駆動信号に変換して、ソースライン114を通じて液晶パネル100内の素子層に出力する。
図15の構成では、フレキシブル基板108の幅を、下側ガラス基板張り出し部104におけるドライバIC101の設置幅に近づける必要がある。さらに、フレキシブル基板108内部の配線を交差させなければならない。その結果、フレキシブル基板108のサイズが大きく、かつ内部構成が複雑になるため、製造コストが上昇する問題が生ずる。他にも、液晶パネル100をケースに組み込むとき、フレキシブル基板108の形状の制約を受け易くなるため、液晶パネル100を組み立てにくくなる。
そこで、従来、電気信号をドライバICに入力する際、フレキシブル基板の代わりに信号配線形成部品を用いる技術が開発されている(特許文献1を参照)。しかしこの技術では、信号配線形成部品の実装が新たに必要となるため、製造工程が増える問題が生ずる。かかる問題を解決すべく、ドライバICとフレキシブル基板とをカスケード接続することによって、フレキシブル基板から各ドライバICへの入力部分を減らす工夫がなされている(特許文献2および3を参照)。
このようなカスケード接続の例を、図16〜図19に示す。図16に示すように、ドライバIC101とフレキシブル基板108とをカスケード接続する場合、各ドライバIC101のうち1つだけを、フレキシブル基板108に直接接続する。さらに、フレキシブル基板108に接続されたドライバIC101を含む、複数のドライバIC101を、直列に接続する。
このようにして、フレキシブル基板108から、まず1個のドライバICに電気信号を供給する。さらに、残りのドライバIC101には、下側ガラス基板張り出し部104上のガラス基板上配線112、および各ドライバIC101内部の配線118を介して、隣接するドライバIC101を通じてそれぞれ信号を供給する。配線118の一部は、図17〜図19に示すように、カスケード接続用配線124である。
ドライバIC101とフレキシブル基板108とをカスケード接続することによって、フレキシブル基板108の面積を、ドライバIC101一個分の設置幅にできる。これにより、フレキシブル基板108の面積をより小さくできる。その結果、フレキシブル基板108の価格を下げられ、かつ、液晶パネル100を組み立てやすくなる。
ただ、カスケード接続においては、ドライバIC101内部のカスケード接続用配線124、および、下側ガラス基板張り出し部104上のカスケード用配線の抵抗を、それぞれできるだけ下げることが求められる。こうしないと、電源ラインの電圧が降下したり、グラウンドラインの電位が変動したり、あるいは入力信号の波形がなまったりする問題が生ずるからである。
下側ガラス基板張り出し部104のガラス基板上配線112には、アルミニウム、チタン、タングステン等の金属およびその合金、インジウムスズ酸化物(ITO)が主に用いられている。下側ガラス基板張り出し部104のガラス基板上配線112については、次のような工夫を施すことができる。たとえば表示品位への影響が大きい電源ライン端子を、ドライバIC101の短辺方向間において接続する。同時に、配線の幅を増やし、かつ、配線の距離を最短にするなどの工夫を施す。これらの措置によって、ガラス基板上配線112の抵抗をより下げることができる(図17〜図19)
特開平9−288279号公報(1997年11月04日公開)
特開昭64−37533号公報(1989年02月08日公開)
特開2001−174843号公報(2001年06月19日公開)
従来、ドライバIC101内のカスケード接続用配線124として、ドライバIC101の短辺幅の中に、電源、グラウンド、および、入力信号伝送用の各配線を、ドライバIC101の長辺方向に平行にして配置する必要がある。
近年、ドライバIC101の機能が増加したため、ドライバIC101の回路数および配線数も増加している。一方、ドライバIC101の額縁部分(下側ガラス基板張り出し部104)をより狭くすべく、ドライバIC101の短辺幅を小さくすることが求められている。このため、ドライバIC101内のカスケード接続用配線124の幅には一定の制約が課せられ、必要以上に大きくすることができない。
一方で、カスケード接続用配線124の厚さは、非常に小さいものである。その理由を、図20〜図22を参照して以下に説明する。図20〜図22は、従来のドライバIC101内にカスケード接続用配線124を形成する手順を示す図である。なお、図21は、図20におけるA〜A’間の断面図であり、図22は、図20におけるB〜B’間の断面図である。
図20〜図22に示すように、シリコン基板126上に素子層128を形成する。さらにその上に、パッド電極・カスケード接続用配線層130を形成する。
このとき、パッド電極132と、カスケード接続用配線124とを、主にアルミニウム、銅、タンタルなどの金属およびそれらの金属を主体にした合金を用いたスパッタ技術によって、薄膜として同時に形成する。その後、保護膜134を形成し、かつ、バンプ電極122に穴をあける。最後に、バンプ電極122をメッキによって形成する。以上の処理によって、厚さ1μm以下のカスケード接続用配線124を形成する。
以上のように、カスケード接続用配線124の厚さは非常に小さく、一方で、その幅も、必要以上に大きくはできない。したがって、カスケード接続用配線124の抵抗が大きくなってしまう。
カスケード接続用配線124の抵抗が高いままでは、上述したように、入力信号が安定化せず、その結果、電源ラインの電圧が降下したり、グラウンドの電位が変動したり、入力信号の遅延およびなまりが生じたりする。これらのことから、液晶パネルの映像表示が乱れる問題も生ずる。
本発明は上記の課題を解決するためになされたものであり、その目的は、カスケード接続用配線に入力される入力信号をより安定化させ、かつ、大きさをより小さくできるドライバIC、および表示パネルを提供することにある。
本発明に係るドライバICは、上記の課題を解決するために、
互いにカスケード接続するためのカスケード接続用配線を備えているドライバICであって、
上記カスケード接続用配線の全長のうち、少なくとも一部が、金属メッキによって形成されていることを特徴としている。
互いにカスケード接続するためのカスケード接続用配線を備えているドライバICであって、
上記カスケード接続用配線の全長のうち、少なくとも一部が、金属メッキによって形成されていることを特徴としている。
上記の構成によれば、各ドライバICは、カスケード接続用配線を通じて、互いにカスケード接続される。ここでいう金属メッキとは、半導体技術における薄膜形成(スパッタリング技術、蒸着技術など)とは異なり、より厚い金属配線を形成できる技術のことである。つまり、本ドライバICでは、カスケード接続用配線の少なくとも一部を、従来の、薄膜形成技術によって形成されたカスケード接続用配線に比べて厚く(10倍以上)することができる。
したがって、本構成のドライバICにおけるカスケード接続用の配線の抵抗は、従来のドライバICのものに比べて十分に低くなる。これにより、入力信号をより安定化させることができる効果を奏する。結果、電源ラインの電圧が降下したり、グラウンドの電位が変動したり、入力信号の遅延およびなまりが生じたりする問題を、回避できる。
また、カスケード接続用配線の厚さを従来のものに比べて十分に大きくできることから、カスケード接続用配線を、より低い抵抗を保ったまま、従来の配線に比べて十分に狭めることができる。これにより、カスケード接続用配線を多数、ドライバIC内に平行に設けることができるので、ドライバICの大きさをより小さくできる。このことから、さらに、本構成のドライバICを備える表示パネルの額縁部分の大きさを、より小さくすることもできる効果も奏する。
本発明に係るドライバICでは、さらに、上記カスケード接続用配線の高さは、バンプ電極の高さよりも低いことが好ましい。
上記の構成によれば、ドライバICを、異方性導電フィルムを介して他の部品(たとえば表示パネルのガラス基板)に電気的に接続するとき、フィルムを加温加圧処理によりペースト化した後さらに熱硬化させる際、ドライバICと他の部品間に均一に分散させることができる。また、フィルムに紛れた気泡が、カスケード接続用配線によって邪魔されずに、バンプ電極の外側にスムーズに移動できる。したがって、気泡がドライバICの接続面に滞留することを防止できる。結果、ドライバICを確実に接続できる効果を奏する。
本発明に係るドライバICでは、さらに、上記カスケード接続用配線における、長手方向に直交する断面は、テーパー形状であることが好ましい
上記の構成によれば、ドライバICを、異方性導電性フィルムを介して他の部品(たとえば表示パネルのガラス基板)に電気的に接続するとき、フィルムを加温加圧処理によりペースト化した後さらに熱硬化させる際、ドライバICと他の部品間に均一に分散させることができる。フィルムに紛れた気泡が、カスケード接続用配線の根元部分に残りにくくなり、バンプ電極の外側にスムーズに移動できる。したがって、気泡がドライバICの接続面に滞留することを防止できる。結果、ドライバICを確実に接続できる効果を奏する。
上記の構成によれば、ドライバICを、異方性導電性フィルムを介して他の部品(たとえば表示パネルのガラス基板)に電気的に接続するとき、フィルムを加温加圧処理によりペースト化した後さらに熱硬化させる際、ドライバICと他の部品間に均一に分散させることができる。フィルムに紛れた気泡が、カスケード接続用配線の根元部分に残りにくくなり、バンプ電極の外側にスムーズに移動できる。したがって、気泡がドライバICの接続面に滞留することを防止できる。結果、ドライバICを確実に接続できる効果を奏する。
本発明に係る表示パネルは、上記の課題を解決するために、表示パネルの基板における額縁部分に、上述したドライバICを複数、カスケード接続によって実装していることを特徴としている。
上記の構成によれば、表示品位をより高め、かつ、パネルの額縁部分をより狭くした表示パネルを提供できる効果を奏する。
以上のように、本発明に係るドライバICは、薄膜として形成されている、内部のバンプ電極同士を接続するカスケード接続用の配線のうち、少なくとも一部が、金属メッキによって形成されているため、カスケード接続用配線に入力される入力信号をより安定化させ、かつ、大きさをより小さくできる効果を奏する。
本発明の一実施形態について、図1〜図13を参照して以下に説明する。なお、背景技術の欄において言及した部材と同一の部材には、同一の符号を付し、詳細な説明を省略する。
(ドライバIC1の構成)
まず、本発明に係るドライバIC1の構成について、図1〜図3を参照して以下に説明する。図2は、本発明に係るドライバIC1の構成を示す斜視図である。図1は、図2におけるB〜B’間の断面図である。図3は、図2におけるA〜A’間の断面図である。
まず、本発明に係るドライバIC1の構成について、図1〜図3を参照して以下に説明する。図2は、本発明に係るドライバIC1の構成を示す斜視図である。図1は、図2におけるB〜B’間の断面図である。図3は、図2におけるA〜A’間の断面図である。
ドライバIC1の構造は、シリコン基板2上に素子層4を設け、さらにその上に、カスケード接続用第2配線16(特許請求の範囲に記載のカスケード接続用配線に相当)やバンプ電極20などを設けたものである(図2)。より具体的には、素子層4の上には、パッド電極6、カスケード接続用第1配線8、保護膜10、カスケード接続用第2配線16、およびバンプ電極20がそれぞれ形成されている(図1)。
カスケード接続用第1配線8およびカスケード接続用第2配線16は、いずれも、ドライバIC1とフレキシブル基板108とをカスケード接続するための金属配線である。カスケード接続用第2配線16はカスケード接続用第1配線8の上に形成されており、さらに両者は電気的に接続されている(図1)。
また、カスケード接続用第2配線16における、長手方向の断面は、四角形ではなく、端部がなだらかに広がったいわゆるテーパー形状となっている。すなわちカスケード接続用第2配線16は、テーパー部17を有している(図1)。テーパー部17を有することの利点については、後述する。
ドライバIC1の長辺方向の端部付近において、パッド電極6と同一層にあるカスケード接続用第1配線8は、パッド電極6を介して、バンプ電極20に接続されている(図1)。このバンプ電極20は、下側ガラス基板張り出し部104上のガラス基板上配線112に電気的に接続されている(詳しくは後述する)。
なお、ドライバIC1では、カスケード接続用第1配線8のすべてではなく、一部のみが、カスケード接続用第1配線16に接続されている。より具体的には、カスケード接続用第2配線16の大部分は、保護膜10上に直接形成され(図3)、両端部のみが、カスケード接続用第1配線8上に形成されている(図1)。すなわちカスケード接続用第2配線16は、両端部のカスケード接続用第1配線8同士を橋渡しするように、素子層4の上に形成されている。なお、このような形成状態はあくまで一例にすぎず、カスケード接続用第1配線8の全長がカスケード接続用第2配線16に電気的に接続されるようにしてもよい。
(カスケード接続の一例)
本発明においても、液晶パネル100(表示パネル)は、ドライバIC1を複数、備えている。そこで、液晶パネル100における、ドライバIC1とフレキシブル基板108とのカスケード接続について、図4〜図6を参照して以下に説明する。図4は、ドライバIC1とフレキシブル基板108とをカスケード接続した様子を示す図である。図5は、図4におけるA〜A’間の断面図である。図6は、図4におけるB〜B’間の断面図である。
本発明においても、液晶パネル100(表示パネル)は、ドライバIC1を複数、備えている。そこで、液晶パネル100における、ドライバIC1とフレキシブル基板108とのカスケード接続について、図4〜図6を参照して以下に説明する。図4は、ドライバIC1とフレキシブル基板108とをカスケード接続した様子を示す図である。図5は、図4におけるA〜A’間の断面図である。図6は、図4におけるB〜B’間の断面図である。
図4の例では、下側ガラス基板張り出し部104に、ドライバIC1が3つ、横並びに実装されている。各ドライバIC1は、電気的に直列に接続されている。具体的には、各ドライバIC1のバンプ電極20は、いずれも、下側ガラス基板張り出し部104に形成されたガラス基板上配線112に接続されている(図5)。また、各バンプ電極20は、ドライバIC1の内部において、カスケード接続用第1配線8を通じて、カスケード接続用第2配線16に接続されている。
一方、直列接続されたドライバIC1のうち一方の端にあるものには、フレキシブル基板108に接続されている(図6)。詳しくは、下側ガラス基板張り出し部104のガラス基板上配線112に、ドライバIC1のバンプ電極20およびフレキシブル基板108のバンプ電極20がそれぞれ接続されている。これにより、フレキシブル基板108のFPC上配線110は、ドライバIC1内部のカスケード接続用第1配線8およびカスケード接続用第2配線16に電気的に接続される。
以上の構成によって、フレキシブル基板108のFPC上配線110から、各ドライバIC1のカスケード接続用第2配線16に、各種の電気信号が供給することができる。
(ドライバIC1の利点)
従来のドライバIC内部に形成するカスケード接続用配線には、アルミニウム、銅、タンタルが用いられているまた、その厚さは1μm以下である。一方、本発明に係るドライバIC1のカスケード接続用第2配線16の厚さは、10μm以上ある。なお、配線の比抵抗については両者に違いはない。
従来のドライバIC内部に形成するカスケード接続用配線には、アルミニウム、銅、タンタルが用いられているまた、その厚さは1μm以下である。一方、本発明に係るドライバIC1のカスケード接続用第2配線16の厚さは、10μm以上ある。なお、配線の比抵抗については両者に違いはない。
これにより、ドライバIC1内部のカスケード接続用第2配線16の抵抗は、従来のドライバICのものに比べて、格別に低くなる。したがって、電源ラインの電圧が降下したり、グラウンドの電位が変動したり、入力信号の遅延およびなまりが生じたりする問題を、回避できる。これらのことから、液晶パネル100の映像表示を安定にすることもできる。
また、ドライバIC1のカスケード接続用第2配線16は、従来のドライバIC内部にあるカスケード接続用配線よりも10倍以上厚い。このことから、ドライバIC1では、もし抵抗を同じに保つなら、カスケード接続用第2配線16の配線幅を、従来のカスケード接続用配線に比べて10分の1以下に減らせる。この場合、従来に比べてより多数のカスケード接続用第2配線16を、ドライバIC1の狭い短辺幅の中にそれぞれ平行に配置できるようになる。したがって、ドライバIC1のサイズをより小さくすることができる。
(カスケード接続用第2配線16の生成手順)
ドライバIC1内にカスケード接続用第2配線16を形成する手順を、図7〜図12を参照して以下に説明する。図7〜図12は、ドライバIC1内にカスケード接続用第2配線16を形成する手順を示す図である。
ドライバIC1内にカスケード接続用第2配線16を形成する手順を、図7〜図12を参照して以下に説明する。図7〜図12は、ドライバIC1内にカスケード接続用第2配線16を形成する手順を示す図である。
まず、シリコン基板2上に形成された素子層4上に、パッド電極6およびカスケード接続用第1配線8を形成する(図7)。つぎに、素子層4上に、絶縁性の保護膜10を、パッド電極6およびカスケード接続用第1配線8を覆うように形成する(図8)。このときさらに、パッド電極6およびカスケード接続用第1配線8の表面のうち、中央部分を含む所定面積の領域を露出させるための穴を形成する。
つぎに、バリア金属層12を、保護膜10、パッド電極6、およびカスケード接続用第1配線8をすべて覆うように形成する(図9)。つぎに、バリア金属層12上に、テーパー部17を形成するための絶縁膜14を形成する(図10)。つぎにレジスト18によりカスケード接続用第2配線16用のパターニングを行う。つぎに、金属(たとえば金、ハンダまたは銅など)をメッキすることによって、カスケード接続用第2配線16を、カスケード接続用第1配線8の上に形成する(図11)。
このとき、絶縁膜14上にメッキされた金属は、カスケード接続用第2配線16のテーパー部17となる。
このとき、メッキの時間および通電する電流の強さを適宜変更することにより、カスケード接続用第2配線16の配線の厚み(すなわち高さ)を調整できる。
また、テーパー部17形成用の絶縁膜14の設置位置を調整することによって、所望の位置において、カスケード接続用第2配線16の断面をテーパー形状にできる。
なお、カスケード接続用第2配線16を形成したあと、バンプ電極用のレジストパターニングを行い、さらに、バンプ電極20をメッキによって形成する(図12)。
(ドライバIC1の実装)
ドライバIC1の下側ガラス基板張り出し部104への実装について、図13を参照して以下に説明する。図13は、ドライバIC1を下側ガラス基板張り出し部104に実装した様子を示す図である。
ドライバIC1の下側ガラス基板張り出し部104への実装について、図13を参照して以下に説明する。図13は、ドライバIC1を下側ガラス基板張り出し部104に実装した様子を示す図である。
この図に示すように、ドライバIC1を、下側ガラス基板張り出し部104に、導電粒子138を含んだ異方性導電フィルム136を介して接着する。ここで、上述したように、カスケード接続用第2配線16はバンプ電極20よりも高い。また、カスケード接続用第2配線16の断面形状はテーバー状である。
これらのことから、カスケード接続用第2配線16がバンプ電極20よりも高い場合や、あるいはカスケード接続用第2配線16の断面形状がテーパー状となっていない場合に比べて、ドライバIC1の実装時に加温加圧処理により異方性導電フィルム136をペースト化した際の流動性が増加する。したがって、異方性導電フィルム136をドライバICと他の部品間に均一に分散させることができる。また、ドライバIC1を実装する際に異方性導電フィルム136に紛れ込む気泡140は、カスケード接続用第2配線16によって遮られずに、バンプ電極20の外側にスムーズに逃げ出すことができる(図13)。そのため、気泡140がドライバIC1の接続面に滞留することを防止できる。結果、ドライバIC1を下側ガラス基板張り出し部104に確実に接続できる。さらに、液晶パネル1の額縁部分を容易に狭くできる。
なお、本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲において種々の変更が可能である。すなわち、請求項に示した範囲において適宜変更した技術的手段を組み合わせて得られる実施形態についても、本発明の技術的範囲に含まれる。
たとえば、本発明のドライバIC1は、ソースドライバまたはゲートドライバとして実現できる。また、液晶パネル100は、いわゆる表示パネルの一例にすぎないので、本発明を、ドライバIC1を複数備えた各種の表示パネルとして実現することができる。
また、ドライバIC1は、カスケード接続用第1配線8を備えていなくてもよい。この場合、カスケード接続用第1配線16が、カスケード接続用第1配線8を介さず、バンプ電極120同士を電気的に直接接続するように形成される。なお、このとき、カスケード接続用第1配線16の全長のうち、少なくとも一部が、金属メッキによって形成されていればよい。なお、全長のすべてが金属メッキによって形成されている場合、抵抗をより低くできるので好ましい。
本発明は、互いにカスケード接続され、入力信号を安定化でき、かつ、大きさを小さくできる各種のドライバICとして、幅広く利用できる。また、このようなドライバICを複数備え、額縁部分を小さくできる各種の表示パネルとしても、幅広く利用できる。
1 ドライバIC
2 シリコン基板
4 素子層
8 カスケード接続用第1配線
10 保護膜
12 バリア金属層
14 絶縁膜
16 カスケード接続用第2配線(カスケード接続用配線)
17 テーパー部
18 レジスト
20 各バンプ電極
100 液晶パネル(表示パネル)
2 シリコン基板
4 素子層
8 カスケード接続用第1配線
10 保護膜
12 バリア金属層
14 絶縁膜
16 カスケード接続用第2配線(カスケード接続用配線)
17 テーパー部
18 レジスト
20 各バンプ電極
100 液晶パネル(表示パネル)
Claims (4)
- 互いにカスケード接続するためのカスケード接続用配線を備えているドライバICであって、
上記カスケード接続用配線の全長のうち、少なくとも一部が、金属メッキによって形成されていることを特徴とするドライバIC。 - 上記カスケード接続用配線の高さは、バンプ電極の高さよりも低いことを特徴とする請求項1に記載のドライバIC。
- 上記カスケード接続用配線における、長手方向に直交する断面は、テーパー形状であることを特徴とする請求項1に記載のドライバIC。
- 請求項1〜3のいずれか1項に記載のドライバICを複数、カスケード接続によって実装している表示パネル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007047934A JP2008211078A (ja) | 2007-02-27 | 2007-02-27 | ドライバicおよび表示パネル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007047934A JP2008211078A (ja) | 2007-02-27 | 2007-02-27 | ドライバicおよび表示パネル |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008211078A true JP2008211078A (ja) | 2008-09-11 |
Family
ID=39787110
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007047934A Pending JP2008211078A (ja) | 2007-02-27 | 2007-02-27 | ドライバicおよび表示パネル |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008211078A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101784570B1 (ko) * | 2015-04-16 | 2017-10-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스 및 그 형성 방법 |
-
2007
- 2007-02-27 JP JP2007047934A patent/JP2008211078A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101784570B1 (ko) * | 2015-04-16 | 2017-10-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스 및 그 형성 방법 |
US10446522B2 (en) | 2015-04-16 | 2019-10-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of forming multiple conductive features in semiconductor devices in a same formation process |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7599193B2 (en) | Tape circuit substrate with reduced size of base film | |
JP5273333B2 (ja) | 表示装置 | |
JP2006060211A (ja) | テープ配線基板、そのテープ配線基板を含む半導体チップパッケージ及びその半導体チップパッケージを含む液晶表示装置 | |
JP2008060526A (ja) | チップフィルムパッケージ、及びこれを含むディスプレイパネルアセンブリ | |
JP4588748B2 (ja) | Cofパッケージ | |
US20090011591A1 (en) | Film substrate, fabrication method thereof, and image display substrate | |
JP2008135468A (ja) | 半導体素子及び該半導体素子を備える表示装置 | |
JP2005121976A (ja) | 画像表示装置 | |
JP2006013421A (ja) | 半導体装置および半導体装置の製造方法 | |
WO2017138443A1 (ja) | 半導体装置及び表示装置 | |
JP2006073536A (ja) | 電極パッドを含むプラズマディスプレイ装置 | |
JP4595470B2 (ja) | チップ・オン・フィルム回路基板及びこのチップ・オン・フィルム回路基板を用いた画像表示装置 | |
TW200401931A (en) | Liquid crystal display device with flexible printed circuit board | |
JP2010287866A (ja) | 半導体装置 | |
KR20170136421A (ko) | 표시 장치의 제조 방법 | |
JP2008211078A (ja) | ドライバicおよび表示パネル | |
JP2007214164A (ja) | 電気光学装置、半導体装置、電気光学装置の製造方法及び電子機器 | |
WO2016158747A1 (ja) | 部品実装用フレキシブル基板および表示装置 | |
JP2002246404A (ja) | バンプ付き半導体素子 | |
JP4270210B2 (ja) | 回路基板、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器 | |
JP2001237265A (ja) | 電気装置の接続に用いる基板 | |
JP2005284210A (ja) | 半導体装置、その製造方法およびそれを用いた表示装置 | |
JP2011233624A (ja) | 半導体素子及び該半導体素子を備える電子機器 | |
JPH0611683A (ja) | 集積回路相互の結線構造及び電子光学装置及び電子印字装置 | |
JP2010212396A (ja) | 電子装置、電気光学装置および基板の接続構造 |