JP4270210B2 - 回路基板、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器 - Google Patents
回路基板、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器 Download PDFInfo
- Publication number
- JP4270210B2 JP4270210B2 JP2006012713A JP2006012713A JP4270210B2 JP 4270210 B2 JP4270210 B2 JP 4270210B2 JP 2006012713 A JP2006012713 A JP 2006012713A JP 2006012713 A JP2006012713 A JP 2006012713A JP 4270210 B2 JP4270210 B2 JP 4270210B2
- Authority
- JP
- Japan
- Prior art keywords
- pitch
- circuit board
- pad
- pads
- semiconductor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12041—LED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Liquid Crystal (AREA)
- Wire Bonding (AREA)
Description
本発明は、回路基板、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器に関する。特に、ボール・グリッド・アレイ（以下、ＢＧＡ）等の微細なバンプ付き半導体素子を、リフロー処理によって実装する場合であっても、実装位置がずれることが少ない回路基板、バンプ付き半導体素子の実装構造、及びそのような回路基板を含む電気光学装置、並びに電子機器に関する。
従来、半導体素子のリード端子のファインピッチ化や多ピン化に対応した実装方法として、プリント配線基板（ＰＣＢ）上に、ＱＦＰ（クアッド・フラット・パッケージ）を搭載する方法が広く実施されている。これは、パッケージの４辺に多数のガルウィング型のリード端子を持つフラットパッケージであるＱＦＰを、通常、樹脂等からなるＰＣＢに実装するとともに、ＰＣＢの導体部との電気的接続が図られた状態で使用されるものである。
しかしながら、ＱＦＰは、さらなるファインピッチ化や多ピン化に伴い、実装時における半田ブリッジによる短絡や、半田不足などによって、接続信頼性が低いという問題が指摘されている。また、ＱＦＰは、リード端子がパッケージより外側に突出している分、ＰＣＢ上における実装面積が増大するという問題も見られた。
しかしながら、ＱＦＰは、さらなるファインピッチ化や多ピン化に伴い、実装時における半田ブリッジによる短絡や、半田不足などによって、接続信頼性が低いという問題が指摘されている。また、ＱＦＰは、リード端子がパッケージより外側に突出している分、ＰＣＢ上における実装面積が増大するという問題も見られた。
そこで、半導体素子のさらなるファインピッチ化や多ピン化に対応するために、ＢＧＡや、チップサイズパッケージ（以下、ＣＳＰ）を用いた実装方法や、それらを実装するプリント基板が提案されている（例えば、特許文献１参照）。
具体的には、図２４に示すように、同一のプリント基板上に、形状の違う半導体パッケージのランド３８１、３８２がそれぞれ配置されており、それぞれのパッケージで同じ機能を有する端子が接続されるべきランド同士をパターン配線３８３で接続したプリント基板がある。かかるプリント基板によれば、プリント基板に搭載するパッケージの形状が変更されても、新規に別のプリント基板を製造せずに、同一のプリント基板で搭載ができるようになる。
具体的には、図２４に示すように、同一のプリント基板上に、形状の違う半導体パッケージのランド３８１、３８２がそれぞれ配置されており、それぞれのパッケージで同じ機能を有する端子が接続されるべきランド同士をパターン配線３８３で接続したプリント基板がある。かかるプリント基板によれば、プリント基板に搭載するパッケージの形状が変更されても、新規に別のプリント基板を製造せずに、同一のプリント基板で搭載ができるようになる。
また、ＢＧＡ等の交換修理が困難な電子部品を、半田付け不良が生じないように実施する実装方法がある。より具体的には、図２５にそのフロー図を概略的に示すように、ＰＣＢ上の所定箇所にクリーム半田を印刷する工程２９１と、ＢＧＡ（ピッチが０．８ｍｍ以下のチップサイズパッケージ（ＣＳＰ）を含む。）等のバンプ付き半導体素子を、クリーム半田が印刷されたＰＣＢ上の所定箇所にマウンターにより搭載する工程２９２と、Ｘ線検査を実施して、半導体素子における良品と、不良品とを選別する工程２９３と、Ｘ線検査に合格した半導体素子における良品のみをリフロー加熱して実装する工程２９４と、を含む実装方法２９０である。
また、図２６（ａ）〜（ｃ）に示すように、異方性導電膜(Anisotropic Conductive Film,以下、ＡＣＦ)３４７を介して、バンプ付き半導体素子３４６と、基板３４３のパッド３４１とを熱圧着する実装方法も提案されている。
かかるＡＣＦ３４７による実装方法によれば、ＣＳＰのようにバンプ３４７のピッチが０．１〜０．５ｍｍ程度と狭い場合であっても、隣接するバンプ間でのショートの発生を効率的に防止できるとともに、多くのバンプ３４７を一括して電気接続できるという利点を得ることができる。
かかるＡＣＦ３４７による実装方法によれば、ＣＳＰのようにバンプ３４７のピッチが０．１〜０．５ｍｍ程度と狭い場合であっても、隣接するバンプ間でのショートの発生を効率的に防止できるとともに、多くのバンプ３４７を一括して電気接続できるという利点を得ることができる。
しかしながら、特許文献１のプリント基板は、ＢＧＡ等の微細なバンプ付き半導体素子を実装する際に、導電材料としての半田材料を、微細なランド（パッド）上に正確に印刷しなければならないため、印刷のための位置合わせや印刷自体に時間がかかる一方、印刷した半田材料の位置と、パッドとが容易にずれやすいという問題が見られた。特に、ＣＳＰの場合は、ＢＧＡよりもさらにファインピッチ化されているため、半田材料をＦＰＣ等の変形しやすいプリント基板のランド（パッド）上に、精度良く印刷し、実装することは事実上、困難であった。
また、図２５に示された実装方法によれば、リフロー加熱前にＸ線検査を実施しなければならず、工程数が増大するとともに、製造管理が複雑化したり、製造時間が長くなったりするなどの問題が見られた。また、クリーム半田を、微細なパッド上に正確に印刷しなければならないため、印刷のための位置合わせや印刷自体に時間がかかるという問題が見られた。
さらに、ＡＣＦを用いた実装方法は、当該ＡＣＦのコストが高いばかりか、他の素子との同時実装が困難であるという問題が見られた。すなわち、熱圧着して実装するＡＣＦと、半田リフロー処理により実装する他の素子とは、異なる実装プロセスの順序を考慮しつつ、別個に実施しなければならなかった。
さらに、ＡＣＦを用いた実装方法は、当該ＡＣＦのコストが高いばかりか、他の素子との同時実装が困難であるという問題が見られた。すなわち、熱圧着して実装するＡＣＦと、半田リフロー処理により実装する他の素子とは、異なる実装プロセスの順序を考慮しつつ、別個に実施しなければならなかった。
そこで、上記問題点を鋭意検討した結果、縦方向のパッドのピッチと、横方向のパッドのピッチとを異ならせた領域を設けるとともに、縦方向または横方向のいずれかピッチが広い側から、パッドの配線を優先的に引き出すことにより、半田材料の塗布不良が少なくなって、フレキシブル配線基板（以下、ＦＰＣ）等の比較的変形しやすい基板に対しても、微細なバンプ付き半導体素子を精度よくリフロー実装できることを見出した。
すなわち、本発明は、ボール・グリッド・アレイ（以下、ＢＧＡ）等の微細なバンプ付き半導体素子を、リフロー処理によって実装する場合であっても、半導体素子の実装位置がずれることが少ない回路基板、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器を提供することを目的としている。
すなわち、本発明は、ボール・グリッド・アレイ（以下、ＢＧＡ）等の微細なバンプ付き半導体素子を、リフロー処理によって実装する場合であっても、半導体素子の実装位置がずれることが少ない回路基板、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器を提供することを目的としている。
本発明によれば、バンプ付き半導体素子を実装するための複数のパッドと、当該複数のパッドの各々から引き出される複数の配線を含む回路基板において、前記複数のパッドが配置されたブロックが複数配設されており、前記複数のブロックは、各々縦方向のパッドのピッチと、横方向のパッドのピッチとが異なってなり、前記複数のブロック間には間隙が形成されており、前記複数の配線は、前記ブロック内の前記複数のパッドの縦方向または横方向のいずれかピッチが広い側から引き出され、かつ前記間隙から引き出されてなることを特徴とする回路基板が提供され、上述した問題点を解決することができる。
すなわち、このように構成することにより、パッドと、配線との間の距離を比較的広くすることができるため、半田材料の印刷ずれ等に伴うショートの発生を少なくすることができるとともに、回路配線の自由度を高めることができる。
また、本発明の回路基板を構成するにあたり、広い側のパッドのピッチをＰ１とし、狭い側のピッチをＰ２としたときに、Ｐ１／Ｐ２で表される比率を１．０１〜３の範囲内の値とすることが好ましい。
このように構成することにより、パッドと、配線との間の距離を確実に広くすることができるため、半田材料の印刷ずれ等に伴うショートの発生を少なくすることができる。
また、本発明の回路基板を構成するにあたり、広い側のパッドのピッチを０．４〜２．０ｍｍの範囲内の値とし、狭い側のピッチを広い側のパッドのピッチよりも小さい値とすることが好ましい。
このように構成することにより、パッドと、配線との間の距離を確実に広くすることができるため、半田材料の印刷ずれ等に伴うショートの発生を少なくすることができる。
また、本発明の回路基板を構成するにあたり、適用する半導体素子が、ボール・グリッド・アレイ（ＢＧＡ）であることが好ましい。
このように構成することにより、配線のファインピッチ化や多ピン化に対応した回路基板を提供することができる。
このように構成することにより、配線のファインピッチ化や多ピン化に対応した回路基板を提供することができる。
また、本発明の別の態様は、バンプ付き半導体素子の実装構造であって、前記バンプ付き半導体素子を実装するための複数のパッドと、当該複数のパッドの各々から引き出される複数の配線を含む回路基板を有し、前記回路基板には前記複数のパッドが配置されたブロックが複数配設されており、前記複数のブロックは、各々縦方向のパッドのピッチと、横方向のパッドのピッチとが異なってなり、前記複数のブロック間には間隙が形成されており、前記複数の配線は、前記ブロック内の前記複数のパッドの縦方向または横方向のいずれかピッチが広い側から引き出され、かつ前記間隙から引き出されてなり、前記回路基板に対して前記パッド上に塗布した半田材料を介して、前記バンプ付き半導体素子が実装されてなることを特徴とするバンプ付き半導体素子の実装構造である。
すなわち、このように構成することにより、パッドと、隣接する配線との間の距離を比較的広くすることができるため、半田材料の塗布不良（印刷ずれ）等に伴うショートの発生やバンプ付き半導体素子の実装位置のずれを少なくすることができる。
また、本発明のバンプ付き半導体素子の実装構造を構成するにあたり、バンプ付き半導体素子と、回路基板との間に、以下の特性を有するアンダーフィルが充填してあることが好ましい。
（１）体積抵抗が１×１０6〜１×１０20Ω・ｃｍの範囲内の値である。
（２）引張強さが１〜２００ＭＰａの範囲内の値である。
（３）伸びが１０〜５００％の範囲内の値である。
このように構成することにより、環境安定性や機械的特性に優れたバンプ付き半導体素子の実装構造を提供することができる。
（１）体積抵抗が１×１０6〜１×１０20Ω・ｃｍの範囲内の値である。
（２）引張強さが１〜２００ＭＰａの範囲内の値である。
（３）伸びが１０〜５００％の範囲内の値である。
このように構成することにより、環境安定性や機械的特性に優れたバンプ付き半導体素子の実装構造を提供することができる。
また、本発明の別の態様は、半導体素子を含む電気光学装置であって、前記半導体素子は回路基板に実装されており、前記回路基板は、複数のパッドと当該複数のパッドの各々から引き出される複数の配線を有し、前記回路基板には前記複数のパッドが配置されたブロックが複数配設されており、前記複数のブロックは、各々縦方向のパッドのピッチと、横方向のパッドのピッチとが異なってなり、前記複数のブロック間には間隙が形成されており、前記複数の配線は、前記ブロック内の前記複数のパッドの縦方向または横方向のいずれかピッチが広い側から引き出され、かつ前記間隙から引き出されてなることを特徴とする電気光学装置である。
すなわち、このように構成することにより、半田材料の塗布不良等に伴うショートの発生や、バンプ付き半導体素子の実装位置のずれが少ない回路基板を含んだ電気光学装置を得ることができる。
また、本発明の別の態様は、上述した電気光学装置と、当該電気光学装置を制御するための制御手段と、を備えることを特徴とする電子機器である。
すなわち、このように構成することにより、環境安定性に優れ、ショートの発生が少ない回路基板を含んだ電子機器を得ることができる。
すなわち、このように構成することにより、環境安定性に優れ、ショートの発生が少ない回路基板を含んだ電子機器を得ることができる。
以下、図面を参照して、本発明のバンプ付き半導体素子の実装方法、及びそれを用いた電気光学装置、並びに電子機器に関する実施形態について具体的に説明する。
ただし、かかる実施形態の説明は、本発明の一態様を例示するものであり、言うまでも無く本発明を限定するものではなく、本発明の目的の範囲内で任意に変更することが可能である。
ただし、かかる実施形態の説明は、本発明の一態様を例示するものであり、言うまでも無く本発明を限定するものではなく、本発明の目的の範囲内で任意に変更することが可能である。
［第１の実施形態］
第１の実施形態は、図１に示すように、バンプ付き半導体素子を実装するための複数のパッド４１３ａと、当該複数のパッド４１３ａの各々から引き出された複数の配線４１１を含む回路基板であって、複数のパッド４１３ａの縦方向のピッチと横方向のピッチとが異なる領域を有し、複数の配線４１１は、複数のパッド４１３ａの縦方向または横方向のいずれかピッチが広い側から引き出されていることを特徴とする回路基板である。
第１の実施形態は、図１に示すように、バンプ付き半導体素子を実装するための複数のパッド４１３ａと、当該複数のパッド４１３ａの各々から引き出された複数の配線４１１を含む回路基板であって、複数のパッド４１３ａの縦方向のピッチと横方向のピッチとが異なる領域を有し、複数の配線４１１は、複数のパッド４１３ａの縦方向または横方向のいずれかピッチが広い側から引き出されていることを特徴とする回路基板である。
１．パッド
（１）異方性
(1)ピッチの比率
広い側のパッドのピッチをＰ１とし、狭い側のピッチをＰ２としたときに、Ｐ１／Ｐ２で表される比率を１．０１〜３の範囲内の値とすることが好ましい。
この理由は、かかるＰ１／Ｐ２で表される比率が１．０１未満の値になると、外部への配線の取り出しや引き回しが困難となる場合があるためである。一方、かかるＰ１／Ｐ２で表される比率が３を超えると、単位面積あたりに配置可能なパッド数が過度に制限されたり、逆に配線の引き回しが困難になったりする場合があるためである。
したがって、かかるＰ１／Ｐ２で表される比率を１．０５〜２．５の範囲内の値とすることがより好ましく、１．１〜２．０の範囲内の値とすることがさらに好ましい。
（１）異方性
(1)ピッチの比率
広い側のパッドのピッチをＰ１とし、狭い側のピッチをＰ２としたときに、Ｐ１／Ｐ２で表される比率を１．０１〜３の範囲内の値とすることが好ましい。
この理由は、かかるＰ１／Ｐ２で表される比率が１．０１未満の値になると、外部への配線の取り出しや引き回しが困難となる場合があるためである。一方、かかるＰ１／Ｐ２で表される比率が３を超えると、単位面積あたりに配置可能なパッド数が過度に制限されたり、逆に配線の引き回しが困難になったりする場合があるためである。
したがって、かかるＰ１／Ｐ２で表される比率を１．０５〜２．５の範囲内の値とすることがより好ましく、１．１〜２．０の範囲内の値とすることがさらに好ましい。
(2)ピッチ
また、図２に示すように、広い側のパッドのピッチを０．４〜２．０ｍｍの範囲内の値とし、狭い側のピッチを広い側のパッドのピッチよりも小さい値とすることが好ましい。
この理由は、広い側のパッドのピッチが０．４ｍｍ以上であれば、外部への配線の取り出しや引き回しが容易になるためであり、一方、かかるピッチが２．０ｍｍを超えると、単位面積あたりに配置可能なパッド数が過度に制限される場合があるためである。
したがって、広い側のパッドのピッチを０．４５〜１．８ｍｍの範囲内の値とし、狭い側のピッチを広い側のパッドのピッチよりも小さい値とすることがより好ましく、広い側のパッドのピッチを０．５〜１．６ｍｍの範囲内の値とし、狭い側のピッチを広い側のパッドのピッチよりも小さい値とすることがさらに好ましい。
また、図２に示すように、広い側のパッドのピッチを０．４〜２．０ｍｍの範囲内の値とし、狭い側のピッチを広い側のパッドのピッチよりも小さい値とすることが好ましい。
この理由は、広い側のパッドのピッチが０．４ｍｍ以上であれば、外部への配線の取り出しや引き回しが容易になるためであり、一方、かかるピッチが２．０ｍｍを超えると、単位面積あたりに配置可能なパッド数が過度に制限される場合があるためである。
したがって、広い側のパッドのピッチを０．４５〜１．８ｍｍの範囲内の値とし、狭い側のピッチを広い側のパッドのピッチよりも小さい値とすることがより好ましく、広い側のパッドのピッチを０．５〜１．６ｍｍの範囲内の値とし、狭い側のピッチを広い側のパッドのピッチよりも小さい値とすることがさらに好ましい。
(3)パッドの縦横比
また、図３に示すように、縦方向のパッドのピッチと、横方向のパッドのピッチに比例させて、パッド４１３の縦横比を定めることが好ましい。すなわち、広い側のパッドのピッチをＰ１、狭い側のピッチをＰ２とし、Ｐ１方向に対応するパッドの幅をＬ１、Ｐ２方向に対応するパッドの幅をＬ２としたときに、Ｐ１とＰ２の比に比例させて、Ｌ１とＬ２の比を定めることが好ましい。
この理由は、パッドの縦横比と、パッドのピッチとが対応していることにより、パッドの面積を大きくすることができるとともに、外部への配線の取り出しや引き回しが容易になるためである。
また、図３に示すように、縦方向のパッドのピッチと、横方向のパッドのピッチに比例させて、パッド４１３の縦横比を定めることが好ましい。すなわち、広い側のパッドのピッチをＰ１、狭い側のピッチをＰ２とし、Ｐ１方向に対応するパッドの幅をＬ１、Ｐ２方向に対応するパッドの幅をＬ２としたときに、Ｐ１とＰ２の比に比例させて、Ｌ１とＬ２の比を定めることが好ましい。
この理由は、パッドの縦横比と、パッドのピッチとが対応していることにより、パッドの面積を大きくすることができるとともに、外部への配線の取り出しや引き回しが容易になるためである。
(4)位置
また、図４（ａ）に示すように、ＢＧＡの底面４３３の中央付近に、縦方向のパッドのピッチと、横方向のパッドのピッチとが異なる領域４３３ａが設けてあることが好ましい。
この理由は、ＢＧＡの底面の中央付近に配線の引き回しが集中する場合があるが、そのような場合であっても、ピッチとが異なる領域が設けてあることにより、縦方向と横方向のいずれか広いピッチを有する方向から優先的に配線を取り出すことができるためである。
一方、図４（ｂ）に示すように、ＢＧＡの底面４３３の周辺付近に、縦方向のパッドのピッチと、横方向のパッドのピッチとが異なる領域４３３ｂが設けてあることが好ましい。
この理由は、ＢＧＡの底面の周辺付近に、外部への配線の引き回しが集中する場合があるが、そのような場合であっても、ピッチとが異なる領域が設けてあることにより、縦方向と横方向のいずれか広いピッチを有する方向から優先的に配線を取り出すことができるためである。
また、図４（ａ）に示すように、ＢＧＡの底面４３３の中央付近に、縦方向のパッドのピッチと、横方向のパッドのピッチとが異なる領域４３３ａが設けてあることが好ましい。
この理由は、ＢＧＡの底面の中央付近に配線の引き回しが集中する場合があるが、そのような場合であっても、ピッチとが異なる領域が設けてあることにより、縦方向と横方向のいずれか広いピッチを有する方向から優先的に配線を取り出すことができるためである。
一方、図４（ｂ）に示すように、ＢＧＡの底面４３３の周辺付近に、縦方向のパッドのピッチと、横方向のパッドのピッチとが異なる領域４３３ｂが設けてあることが好ましい。
この理由は、ＢＧＡの底面の周辺付近に、外部への配線の引き回しが集中する場合があるが、そのような場合であっても、ピッチとが異なる領域が設けてあることにより、縦方向と横方向のいずれか広いピッチを有する方向から優先的に配線を取り出すことができるためである。
(5)ブロック
また、図５に示すように、縦方向のパッドのピッチと、横方向のパッドのピッチとが異なる領域がブロック的に設けてあり、当該ブロック４３５間のスペースを利用して、前記パッドの配線４１１を優先的に引き出してあることが好ましい。
この理由は、ブロック間にスペースが設けてあり、当該スペースを利用して、半田材料の塗布マージンを広くとれるためである。したがって、半田材料の塗布不良等に伴うショートの発生を少なくすることができる。また、ブロック間のスペースを利用して、回路配線の自由度や外部への取り出しを容易にすることもできるためである。
また、図５に示すように、縦方向のパッドのピッチと、横方向のパッドのピッチとが異なる領域がブロック的に設けてあり、当該ブロック４３５間のスペースを利用して、前記パッドの配線４１１を優先的に引き出してあることが好ましい。
この理由は、ブロック間にスペースが設けてあり、当該スペースを利用して、半田材料の塗布マージンを広くとれるためである。したがって、半田材料の塗布不良等に伴うショートの発生を少なくすることができる。また、ブロック間のスペースを利用して、回路配線の自由度や外部への取り出しを容易にすることもできるためである。
（２）パッドの面積
また、パッドの面積を０．０１〜０．５ｍｍ2の範囲内の値とすることが好ましい。
この理由は、かかるパッドの面積が０．０１ｍｍ2未満の値になると、半田材料の塗布が困難となったり、ＢＧＡとの電気接続性が不安定になったりする場合があるためである。
一方、かかるパッドの面積が０．５ｍｍ2を超えると、配線の引き回しが困難になったり、配線の幅を過度に狭くしたり、さらには、半田ブリッジが頻繁に生じたりする場合があるためである。
したがって、パッドの面積を０．０３〜０．３ｍｍ2の範囲内の値とすることがより好ましく、０．０５〜０．１ｍｍ2の範囲内の値とすることがさらに好ましい。
また、パッドの面積を０．０１〜０．５ｍｍ2の範囲内の値とすることが好ましい。
この理由は、かかるパッドの面積が０．０１ｍｍ2未満の値になると、半田材料の塗布が困難となったり、ＢＧＡとの電気接続性が不安定になったりする場合があるためである。
一方、かかるパッドの面積が０．５ｍｍ2を超えると、配線の引き回しが困難になったり、配線の幅を過度に狭くしたり、さらには、半田ブリッジが頻繁に生じたりする場合があるためである。
したがって、パッドの面積を０．０３〜０．３ｍｍ2の範囲内の値とすることがより好ましく、０．０５〜０．１ｍｍ2の範囲内の値とすることがさらに好ましい。
（３）パッドの平面形状
また、図６に示すように、パッドの平面形状を円形または正方形とすることが好ましい。この理由は、このような平面形状とすることにより、再現性良く形成できるとともに、全面を効率的に利用することができるためである。
ただし、パッドの平面形状を非円形または非正方形とすることも好ましい。例えば、図７（ａ）に示すように楕円、図７（ｂ）に示すようにひし形、図７（ｃ）に示すように変形長方形（Ｈ型）、図７（ｄ）に示すように俵型、図８（ａ）に示すように半楕円（楕円の半分）、図８（ｂ）に示すように半菱形（菱形の半分）、図８（ｃ）に示すように半俵型（俵形の半分）、図９（ａ）に示すように半円（円形の半分）、または図９（ｂ）に示すように半多角形（多角形の半分）、あるいは、１／３円、２／３円、１／５円、２／５円、３／５円、４／５円等のうち少なくとも一つとすることが好ましい。
この理由は、このような平面形状を有する変形パッドとすることにより、配線の引き回しを阻害する割合が少なくなるとともに、半田材料を塗布する際の位置ずれのマージンを広く確保することができ、回路基板の生産効率を向上させることができるためである。また、このような平面形状のパッドであれば、再現性良く形成することもできるためである。
また、図６に示すように、パッドの平面形状を円形または正方形とすることが好ましい。この理由は、このような平面形状とすることにより、再現性良く形成できるとともに、全面を効率的に利用することができるためである。
ただし、パッドの平面形状を非円形または非正方形とすることも好ましい。例えば、図７（ａ）に示すように楕円、図７（ｂ）に示すようにひし形、図７（ｃ）に示すように変形長方形（Ｈ型）、図７（ｄ）に示すように俵型、図８（ａ）に示すように半楕円（楕円の半分）、図８（ｂ）に示すように半菱形（菱形の半分）、図８（ｃ）に示すように半俵型（俵形の半分）、図９（ａ）に示すように半円（円形の半分）、または図９（ｂ）に示すように半多角形（多角形の半分）、あるいは、１／３円、２／３円、１／５円、２／５円、３／５円、４／５円等のうち少なくとも一つとすることが好ましい。
この理由は、このような平面形状を有する変形パッドとすることにより、配線の引き回しを阻害する割合が少なくなるとともに、半田材料を塗布する際の位置ずれのマージンを広く確保することができ、回路基板の生産効率を向上させることができるためである。また、このような平面形状のパッドであれば、再現性良く形成することもできるためである。
２．バンプ付き半導体素子
（１）種類
本発明におけるバンプ付き半導体素子の種類は特に制限されるものではないが、配線のファインピッチ化や多ピン化に容易に対応できるように、例えば、図１０〜図１２に示すようなＢＧＡ６０、７０、８０や、図１３に示すようなウェファレベルチップサイズパッケージ（ＷＣＳＰ）９０を使用することが好ましい。
ここで、図１０に示すＢＧＡ６０は、ベアチップ６１と、ワイヤーボンディング６８によってベアチップ６１を搭載するためのインターポーザー６３と、インターポーザー６３の裏面に、ピッチが０．６〜２．５４ｍｍ程度のエリアアレイ状に配置されたバンプ（半田ボール）６５と、から構成されたバンプ付き半導体素子である。
（１）種類
本発明におけるバンプ付き半導体素子の種類は特に制限されるものではないが、配線のファインピッチ化や多ピン化に容易に対応できるように、例えば、図１０〜図１２に示すようなＢＧＡ６０、７０、８０や、図１３に示すようなウェファレベルチップサイズパッケージ（ＷＣＳＰ）９０を使用することが好ましい。
ここで、図１０に示すＢＧＡ６０は、ベアチップ６１と、ワイヤーボンディング６８によってベアチップ６１を搭載するためのインターポーザー６３と、インターポーザー６３の裏面に、ピッチが０．６〜２．５４ｍｍ程度のエリアアレイ状に配置されたバンプ（半田ボール）６５と、から構成されたバンプ付き半導体素子である。
また、図１１は、ベアチップ６１のボンディングパッド７５上に、あらかじめバンプ７１を形成し、基板６３上のインナーリード（図示せず）に対して、熱による半田リフローや、加圧した状態で超音波振動を用いて接続する、いわゆるフリップチップ方式によって得られるＢＧＡ７０を示している。
また、図１２は、ベアチップ６１上またはテープ上のインナーリードにバンプを形成しておき、お互いをインナーリード・ボンディングによって接続する、いわゆるＴＡＢ(Tape Automated Bonding)方式によって得られるＢＧＡ８０を示している。
また、図１２は、ベアチップ６１上またはテープ上のインナーリードにバンプを形成しておき、お互いをインナーリード・ボンディングによって接続する、いわゆるＴＡＢ(Tape Automated Bonding)方式によって得られるＢＧＡ８０を示している。
一方、ＷＣＳＰは、図１３に示すように、インターポーザーを介することなく、ウェファ段階で、配線１０３と、電気絶縁膜９７、１０７と、ピッチが０．１〜１．０ｍｍ程度のエリアアレイ状に配置されたバンプ（半田ボール）９３とを形成したＣＳＰである。特に、薄型、軽量であって、コンパクトな実装構造を所望の場合に最適なバンプ付き半導体素子である。
（２）バンプ
また、バンプ付き半導体素子に設けてあるバンプの形態は、特に制限されるものでないが、例えば、図１４（ａ）に示すように、バンプ１１３の先端部を平坦とすることが好ましい。
この理由は、ＢＧＡを基板のパッド上に位置合わせして搭載した場合に、パッドの周囲に均一に流動させて、ＢＧＡのバンプと、パッドとを強固に固定することができるためである。
また、バンプ付き半導体素子に設けてあるバンプの形態は、特に制限されるものでないが、例えば、図１４（ａ）に示すように、バンプ１１３の先端部を平坦とすることが好ましい。
この理由は、ＢＧＡを基板のパッド上に位置合わせして搭載した場合に、パッドの周囲に均一に流動させて、ＢＧＡのバンプと、パッドとを強固に固定することができるためである。
また、バンプの形態に関して、図１４（ｂ）に示すように、バンプ１１３の先端部の表面に窪みを設けることが好ましい。
この理由は、このように構成することにより、半導体素子のバンプと、パッドとの間に、窪みを介して確実に半田材料が存在して、これらの部材を強固に固定することができるためである。
この理由は、このように構成することにより、半導体素子のバンプと、パッドとの間に、窪みを介して確実に半田材料が存在して、これらの部材を強固に固定することができるためである。
（３）半田材料
バンプに付着させる半田材料の種類としては、特に制限されるものではないが、例えば、ＳｎやＰｂ／Ｓｎ等からなる従来から汎用されている半田や、ロジンや松脂等のフラックス材料を使用することができるが、Ｐｂを含まないＣｕ／Ｓｎ／Ａｇからなる半田と、フラックス材料との組み合わせを使用することがより好ましい。
バンプに付着させる半田材料の種類としては、特に制限されるものではないが、例えば、ＳｎやＰｂ／Ｓｎ等からなる従来から汎用されている半田や、ロジンや松脂等のフラックス材料を使用することができるが、Ｐｂを含まないＣｕ／Ｓｎ／Ａｇからなる半田と、フラックス材料との組み合わせを使用することがより好ましい。
［第２の実施形態］
第２の実施形態は、図１５に例示するように、縦方向のパッドのピッチと、横方向のパッドのピッチとを異ならせた領域を設けるとともに、縦方向または横方向のいずれかピッチが広い側から、当該パッドの配線を優先的に引き出してある回路基板に対して、パッド上に塗布した半田材料を介して、バンプ付き半導体素子を実装することを特徴とするバンプ付き半導体素子の実装構造である。
以下、第１の実施形態と同様の箇所は適宜省略するものとし、第２の実施形態において特徴的な箇所を中心に説明する。
第２の実施形態は、図１５に例示するように、縦方向のパッドのピッチと、横方向のパッドのピッチとを異ならせた領域を設けるとともに、縦方向または横方向のいずれかピッチが広い側から、当該パッドの配線を優先的に引き出してある回路基板に対して、パッド上に塗布した半田材料を介して、バンプ付き半導体素子を実装することを特徴とするバンプ付き半導体素子の実装構造である。
以下、第１の実施形態と同様の箇所は適宜省略するものとし、第２の実施形態において特徴的な箇所を中心に説明する。
１．構成
（１）基本構成
第２の実施形態におけるバンプ付き半導体素子の実装構造３６０は、図１５に示すように、基本的に、バンプ付き半導体素子６３と、回路基板３６１と、半田材料３６５と、から構成することができ、バンプ付き半導体素子６３、回路基板３６１、および半田材料３６５については、第１の実施形態と同様の内容とすることができるため、ここでの説明は省略する。
（１）基本構成
第２の実施形態におけるバンプ付き半導体素子の実装構造３６０は、図１５に示すように、基本的に、バンプ付き半導体素子６３と、回路基板３６１と、半田材料３６５と、から構成することができ、バンプ付き半導体素子６３、回路基板３６１、および半田材料３６５については、第１の実施形態と同様の内容とすることができるため、ここでの説明は省略する。
（２）アンダーフィル
一方、第２の実施形態においては、図１５に示すように、バンプ付き半導体素子（ＢＧＡ）と、回路基板３６１との間に、以下の特性を有するアンダーフィル６４が充填されていることが好ましい。
１）体積抵抗が１×１０6〜１×１０20Ω・ｃｍの範囲内の値である。
２）引張強さが１〜２００ＭＰａの範囲内の値である。
３）破断伸びが１０〜５００％の範囲内の値である。
以下、好ましいアンダーフィルの種類や特性等について、詳細に説明する。
一方、第２の実施形態においては、図１５に示すように、バンプ付き半導体素子（ＢＧＡ）と、回路基板３６１との間に、以下の特性を有するアンダーフィル６４が充填されていることが好ましい。
１）体積抵抗が１×１０6〜１×１０20Ω・ｃｍの範囲内の値である。
２）引張強さが１〜２００ＭＰａの範囲内の値である。
３）破断伸びが１０〜５００％の範囲内の値である。
以下、好ましいアンダーフィルの種類や特性等について、詳細に説明する。
(1)種類
アンダーフィルの種類に関して、熱硬化性樹脂および光硬化性樹脂、あるいはいずれか一方の硬化性樹脂であることが好ましい。
この理由は、このような硬化性樹脂を使用することにより、機械的特性や耐湿性に関するアンダーフィルとしての基本特性を満足しやすくなるためである。
また、熱硬化性樹脂としては、例えば、エポキシ樹脂やシリコーン樹脂を用いることが好ましく、光硬化性樹脂としては、例えば、エポキシ樹脂、アクリル樹脂、およびシリコーン樹脂を用いることが好ましい。
また、アンダーフィルに遮光性を持たせたい場合には、これらの硬化性樹脂中に、遮光物質、例えば、カーボン粒子、カーボン繊維、顔料等を添加したり、紫外線吸収剤や蛍光増白剤を添加したりすることが好ましい。
このような化合物を添加することにより、外部から光が侵入した場合に効果的に吸収したり、あるいは外部から侵入した光の波長を、光誤動作が生じないような波長の光に変換したりすることができるためである。
アンダーフィルの種類に関して、熱硬化性樹脂および光硬化性樹脂、あるいはいずれか一方の硬化性樹脂であることが好ましい。
この理由は、このような硬化性樹脂を使用することにより、機械的特性や耐湿性に関するアンダーフィルとしての基本特性を満足しやすくなるためである。
また、熱硬化性樹脂としては、例えば、エポキシ樹脂やシリコーン樹脂を用いることが好ましく、光硬化性樹脂としては、例えば、エポキシ樹脂、アクリル樹脂、およびシリコーン樹脂を用いることが好ましい。
また、アンダーフィルに遮光性を持たせたい場合には、これらの硬化性樹脂中に、遮光物質、例えば、カーボン粒子、カーボン繊維、顔料等を添加したり、紫外線吸収剤や蛍光増白剤を添加したりすることが好ましい。
このような化合物を添加することにより、外部から光が侵入した場合に効果的に吸収したり、あるいは外部から侵入した光の波長を、光誤動作が生じないような波長の光に変換したりすることができるためである。
(2)体積抵抗
また、アンダーフィルの体積抵抗を１×１０6〜１×１０20Ω・ｃｍの範囲内の値とすることが好ましい。
この理由は、かかるアンダーフィルの体積抵抗が１×１０6Ω・ｃｍ未満の値になると、隣接するバンプ間の電気絶縁性が不十分となる場合があるためであり、一方、かかるアンダーフィルの体積抵抗が１×１０20Ω・ｃｍを超えると、使用可能な材料の選択の幅が著しく制限される場合があるためである。
したがって、アンダーフィルの体積抵抗を１×１０8〜１×１０18Ω・ｃｍの範囲内の値とすることがより好ましく、１×１０10〜１×１０16Ω・ｃｍの範囲内の値とすることがさらに好ましい。
また、アンダーフィルの体積抵抗を１×１０6〜１×１０20Ω・ｃｍの範囲内の値とすることが好ましい。
この理由は、かかるアンダーフィルの体積抵抗が１×１０6Ω・ｃｍ未満の値になると、隣接するバンプ間の電気絶縁性が不十分となる場合があるためであり、一方、かかるアンダーフィルの体積抵抗が１×１０20Ω・ｃｍを超えると、使用可能な材料の選択の幅が著しく制限される場合があるためである。
したがって、アンダーフィルの体積抵抗を１×１０8〜１×１０18Ω・ｃｍの範囲内の値とすることがより好ましく、１×１０10〜１×１０16Ω・ｃｍの範囲内の値とすることがさらに好ましい。
(3)引張強さ
また、アンダーフィルの引張強さを１〜２００ＭＰａの範囲内の値とすることが好ましい。
この理由は、かかるアンダーフィルの引張強さが１ＭＰａ未満の値になると、機械的強度が低下し、バンプ付き半導体素子の実装構造における抵抗安定性や耐熱性が低下する場合があるためである。一方、かかるアンダーフィルの引張強さが２００ＭＰａを超えると、使用可能な材料の選択の幅が著しく制限されたり、応力歪みが過度に発生して、バンプ付き半導体素子の実装構造における抵抗安定性が低下したりする場合があるためである。
したがって、アンダーフィルの引張強さを５〜１００ＭＰａの範囲内の値とすることがより好ましく、１０〜５０ＭＰａの範囲内の値とすることがさらに好ましい。
また、アンダーフィルの引張強さを１〜２００ＭＰａの範囲内の値とすることが好ましい。
この理由は、かかるアンダーフィルの引張強さが１ＭＰａ未満の値になると、機械的強度が低下し、バンプ付き半導体素子の実装構造における抵抗安定性や耐熱性が低下する場合があるためである。一方、かかるアンダーフィルの引張強さが２００ＭＰａを超えると、使用可能な材料の選択の幅が著しく制限されたり、応力歪みが過度に発生して、バンプ付き半導体素子の実装構造における抵抗安定性が低下したりする場合があるためである。
したがって、アンダーフィルの引張強さを５〜１００ＭＰａの範囲内の値とすることがより好ましく、１０〜５０ＭＰａの範囲内の値とすることがさらに好ましい。
(4)破断伸び
また、アンダーフィルの破断伸びを１０〜５００％の範囲内の値とすることが好ましい。
この理由は、かかるアンダーフィルの破断伸びが１０％未満の値になると、柔軟性が低下し、バンプ付き半導体素子の実装構造における抵抗安定性や耐熱性が低下する場合があるためである。一方、かかるアンダーフィルの破断伸びが５００％を超えると、使用可能な材料の選択の幅が著しく制限されたり、機械的強度が低下したりする場合があるためである。
したがって、アンダーフィルの破断伸びを３０〜３００％の範囲内の値とすることがより好ましく、５０〜２００％の範囲内の値とすることがさらに好ましい。
また、アンダーフィルの破断伸びを１０〜５００％の範囲内の値とすることが好ましい。
この理由は、かかるアンダーフィルの破断伸びが１０％未満の値になると、柔軟性が低下し、バンプ付き半導体素子の実装構造における抵抗安定性や耐熱性が低下する場合があるためである。一方、かかるアンダーフィルの破断伸びが５００％を超えると、使用可能な材料の選択の幅が著しく制限されたり、機械的強度が低下したりする場合があるためである。
したがって、アンダーフィルの破断伸びを３０〜３００％の範囲内の値とすることがより好ましく、５０〜２００％の範囲内の値とすることがさらに好ましい。
２．実装方法
（１）第１の実装方法
第１の実装方法として、下記工程（Ａ）および（Ｂ）に準じて、図１７に示すように、回路基板３６１に対して、バンプ付き半導体素子６３を実装することが好ましい。
（Ａ）半田材料３６５を、回路基板３６１におけるパッド３６３上に塗布する工程
（Ｂ）バンプ付き半導体素子６３を、リフロー処理によって、半田材料３６５が塗布されたパッド３６３上に実装する工程
このように実施することにより、半田材料を、従来の塗布装置、例えば、シルクスクリ−ン印刷装置を用いて塗布することができるとともに、従来のリフロー装置を用いて、バンプ付き半導体素子を、回路基板に対して、実装することができる。
なお、バンプ付き半導体素子を基板上のパッドに対して位置合わせした後、リフロー処理を実施することが好ましい。その場合、バンプ付き半導体素子に位置合わせマークを予め設けておき、それを目印にバンプ付き半導体素子を基板上に、位置合わせすることが好ましい。
（１）第１の実装方法
第１の実装方法として、下記工程（Ａ）および（Ｂ）に準じて、図１７に示すように、回路基板３６１に対して、バンプ付き半導体素子６３を実装することが好ましい。
（Ａ）半田材料３６５を、回路基板３６１におけるパッド３６３上に塗布する工程
（Ｂ）バンプ付き半導体素子６３を、リフロー処理によって、半田材料３６５が塗布されたパッド３６３上に実装する工程
このように実施することにより、半田材料を、従来の塗布装置、例えば、シルクスクリ−ン印刷装置を用いて塗布することができるとともに、従来のリフロー装置を用いて、バンプ付き半導体素子を、回路基板に対して、実装することができる。
なお、バンプ付き半導体素子を基板上のパッドに対して位置合わせした後、リフロー処理を実施することが好ましい。その場合、バンプ付き半導体素子に位置合わせマークを予め設けておき、それを目印にバンプ付き半導体素子を基板上に、位置合わせすることが好ましい。
（２）第２の実装方法
第２の実装方法として、下記工程（Ａ´）および（Ｂ）に準じて、図１８に示すように、パッド１７を備えた回路基板１９に対して、バンプ付き半導体素子１１を実装することが好ましい。
（Ａ´）半田材料１５を、バンプ付き半導体素子１１におけるバンプ１３上に塗布する工程
（Ｂ）半田材料１５が塗布されたバンプ付き半導体素子１１を、リフロー処理によって、パッド１１７上に実装する工程
このように実施することにより、半田材料をパッド上に塗布する際の位置決め工程を省略できるとともに、ＦＰＣ等の比較的変形しやすい基板に対しても、微細なバンプ付き半導体素子を精度よくリフロー実装することができる。すなわち、バンプ付き半導体素子、特にＢＧＡやＣＳＰ等の微細なバンプ付き半導体素子を、基板、特にＦＰＣに対しても、迅速かつ安価にリフロー実装することができ、しかも、実装不良の発生が少ないバンプ付き半導体素子の実装方法を提供することができる。
第２の実装方法として、下記工程（Ａ´）および（Ｂ）に準じて、図１８に示すように、パッド１７を備えた回路基板１９に対して、バンプ付き半導体素子１１を実装することが好ましい。
（Ａ´）半田材料１５を、バンプ付き半導体素子１１におけるバンプ１３上に塗布する工程
（Ｂ）半田材料１５が塗布されたバンプ付き半導体素子１１を、リフロー処理によって、パッド１１７上に実装する工程
このように実施することにより、半田材料をパッド上に塗布する際の位置決め工程を省略できるとともに、ＦＰＣ等の比較的変形しやすい基板に対しても、微細なバンプ付き半導体素子を精度よくリフロー実装することができる。すなわち、バンプ付き半導体素子、特にＢＧＡやＣＳＰ等の微細なバンプ付き半導体素子を、基板、特にＦＰＣに対しても、迅速かつ安価にリフロー実装することができ、しかも、実装不良の発生が少ないバンプ付き半導体素子の実装方法を提供することができる。
（３）第３の実装方法
第３の実装方法として、下記工程（Ａ´´）、（Ａ´´´）および（Ｂ´）に準じて、図１９に示すように、回路基板１９に対して、バンプ付き半導体素子１１を実装することが好ましい。
（Ａ´´）半田材料の一部２１を、回路基板１９におけるパッド１７上に塗布する工程
（Ａ´´´）半田材料の別の一部１５を、バンプ付き半導体素子１１におけるバンプ１３上に塗布する工程
（Ｂ´）半田材料１５が一部塗布されたバンプ付き半導体素子１１を、リフロー処理によって、半田材料２１が一部塗布されたパッド１７上に実装する工程
このように実施することにより、微細なバンプ付き半導体素子を基板、特にＦＰＣに対しても、精度よくリフロー実装することができ、しかも、強固に実装できるバンプ付き半導体素子の実装方法を提供することができる。
第３の実装方法として、下記工程（Ａ´´）、（Ａ´´´）および（Ｂ´）に準じて、図１９に示すように、回路基板１９に対して、バンプ付き半導体素子１１を実装することが好ましい。
（Ａ´´）半田材料の一部２１を、回路基板１９におけるパッド１７上に塗布する工程
（Ａ´´´）半田材料の別の一部１５を、バンプ付き半導体素子１１におけるバンプ１３上に塗布する工程
（Ｂ´）半田材料１５が一部塗布されたバンプ付き半導体素子１１を、リフロー処理によって、半田材料２１が一部塗布されたパッド１７上に実装する工程
このように実施することにより、微細なバンプ付き半導体素子を基板、特にＦＰＣに対しても、精度よくリフロー実装することができ、しかも、強固に実装できるバンプ付き半導体素子の実装方法を提供することができる。
（４）リフロー処理条件
また、第１〜第３の実装方法を実施するにあたり、リフロー処理条件としては特に制限されるものではないが、例えば、赤外線や加熱不活性ガスを用いて、ピーク温度が２００〜３００℃であるとともに、５秒〜１０分の条件で加熱することが好ましい。
なお、リフロー処理中に、半田材料が酸化しないように、不活性状態でリフロー処理を実施することが好ましい。
また、第１〜第３の実装方法を実施するにあたり、リフロー処理条件としては特に制限されるものではないが、例えば、赤外線や加熱不活性ガスを用いて、ピーク温度が２００〜３００℃であるとともに、５秒〜１０分の条件で加熱することが好ましい。
なお、リフロー処理中に、半田材料が酸化しないように、不活性状態でリフロー処理を実施することが好ましい。
（５）他の素子との同時実装
また、第１〜第３の実装方法を実施するにあたり、図２０に示すように、コンデンサを含む他の電気素子３９とともに、バンプ付き半導体素子１１を回路基板１９に対して、同時に実装することが好ましい。
この理由は、コンデンサを含む他の電気素子とともに、バンプ付き半導体素子を同時に実装することにより、リフロー処理以外のＡＣＦ等による実装工程を削減することができるためである。したがって、バンプ付き半導体素子の実装工程を、全体として、簡素化および迅速化することができる。
なお、通常、バンプ付き半導体素子以外の素子、例えば、コンデンサや抵抗素子は、リフロー処理によって実装されているが、バンプ付き半導体素子は、ＡＣＦ等によって実装されていたため、別個の実装方法によって実装しなければならないという問題が見られた。
また、第１〜第３の実装方法を実施するにあたり、図２０に示すように、コンデンサを含む他の電気素子３９とともに、バンプ付き半導体素子１１を回路基板１９に対して、同時に実装することが好ましい。
この理由は、コンデンサを含む他の電気素子とともに、バンプ付き半導体素子を同時に実装することにより、リフロー処理以外のＡＣＦ等による実装工程を削減することができるためである。したがって、バンプ付き半導体素子の実装工程を、全体として、簡素化および迅速化することができる。
なお、通常、バンプ付き半導体素子以外の素子、例えば、コンデンサや抵抗素子は、リフロー処理によって実装されているが、バンプ付き半導体素子は、ＡＣＦ等によって実装されていたため、別個の実装方法によって実装しなければならないという問題が見られた。
［第３の実施形態］
第３の実施形態は、駆動素子または電源素子として、縦方向のパッドのピッチと、横方向のパッドのピッチとを異ならせた領域を設けるとともに、縦方向または横方向のいずれかピッチが広い側から、当該パッドの配線を優先的に引き出した回路基板上に実装されたバンプ付き半導体素子を含むことを特徴とする電気光学装置である。
以下、図２１に示す電気光学装置を構成する液晶パネルを例に採って説明する。
第３の実施形態は、駆動素子または電源素子として、縦方向のパッドのピッチと、横方向のパッドのピッチとを異ならせた領域を設けるとともに、縦方向または横方向のいずれかピッチが広い側から、当該パッドの配線を優先的に引き出した回路基板上に実装されたバンプ付き半導体素子を含むことを特徴とする電気光学装置である。
以下、図２１に示す電気光学装置を構成する液晶パネルを例に採って説明する。
まず、図２２を参照して、図２１に示す液晶パネル２００の概略構造について説明する。図２２は、図２１に示す液晶パネル２００における半導体ＩＣおよびフレキシブル配線基板の実装前の状態を模式的に図示するものであり、図面上、寸法は図示の都合上適宜に調整し、構成要素も適宜に省略してある。
また、液晶パネル２００は、第１の基板２１１上に、反射層２１２、複数の着色層２１４、表面保護層２１５の積層構造の上に透明電極２１６が形成されたカラーフィルタ基板２１０と、これに対向する対向基板２２０とがシール材２３０にて貼り合わされ、内部に液晶材料２３２が配置されたものである。この透明電極２１６は上述したように配線２１８Ａに接続され、この配線２１８Ａがシール材２３０と第１の基板２１１との間を通過して基板張出部２１０Ｔの表面上に引き出されている。また、基板張出部２１０Ｔ上には入力端子部２１９もまた形成されている。
そして、基板張出部２１０Ｔは、駆動素子または電源素子として、縦方向のパッドのピッチと、横方向のパッドのピッチとを異ならせた領域を設けるとともに、縦方向または横方向のいずれかピッチが広い側から、当該パッドの配線を優先的に引き出したことを特徴としている。
したがって、基板張出部２１０Ｔ上のパッドに対して精度良く、かつ広いマージンにより半田材料を塗布することができ、ＢＧＡ等の微細なバンプ付き半導体素子を実装する場合であっても、塗布位置の相違に起因した半導体素子の位置ずれが少ない基板張出部２１０Ｔを提供することができる
よって、バンプ付き半導体素子による液晶駆動が安定するとともに、液晶パネルにおいて、優れた耐久性等を得ることができる。
したがって、基板張出部２１０Ｔ上のパッドに対して精度良く、かつ広いマージンにより半田材料を塗布することができ、ＢＧＡ等の微細なバンプ付き半導体素子を実装する場合であっても、塗布位置の相違に起因した半導体素子の位置ずれが少ない基板張出部２１０Ｔを提供することができる
よって、バンプ付き半導体素子による液晶駆動が安定するとともに、液晶パネルにおいて、優れた耐久性等を得ることができる。
［第４の実施形態］
本発明の電気光学装置を、電子機器における表示装置として用いた場合の実施形態について具体的に説明する。
本発明の電気光学装置を、電子機器における表示装置として用いた場合の実施形態について具体的に説明する。
（１）電子機器の概要
図２３は、本実施形態の電子機器の全体構成を示す概略構成図である。この電子機器は、液晶パネル１８０と、これを制御するための制御手段１９０とを有している。また、図２３中では、液晶パネル１８０を、パネル構造体１８０Ａと、半導体ＩＣ等で構成される駆動回路１８０Ｂと、に概念的に分けて描いてある。また、制御手段１９０は、表示情報出力源１９１と、表示処理回路１９２と、電源回路１９３と、タイミングジェネレータ１９４とを有することが好ましい。
また、表示情報出力源１９１は、ＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）等からなるメモリと、磁気記録ディスクや光記録ディスク等からなるストレージユニットと、デジタル画像信号を同調出力する同調回路とを備え、タイミングジェネレータ１９４によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号等の形で表示情報を表示情報処理回路１９２に供給するように構成されていることが好ましい。
図２３は、本実施形態の電子機器の全体構成を示す概略構成図である。この電子機器は、液晶パネル１８０と、これを制御するための制御手段１９０とを有している。また、図２３中では、液晶パネル１８０を、パネル構造体１８０Ａと、半導体ＩＣ等で構成される駆動回路１８０Ｂと、に概念的に分けて描いてある。また、制御手段１９０は、表示情報出力源１９１と、表示処理回路１９２と、電源回路１９３と、タイミングジェネレータ１９４とを有することが好ましい。
また、表示情報出力源１９１は、ＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）等からなるメモリと、磁気記録ディスクや光記録ディスク等からなるストレージユニットと、デジタル画像信号を同調出力する同調回路とを備え、タイミングジェネレータ１９４によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号等の形で表示情報を表示情報処理回路１９２に供給するように構成されていることが好ましい。
また、表示情報処理回路１９２は、シリアル−パラレル変換回路、増幅・反転回路、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種回路を備え、入力した表示情報の処理を実行して、その画像情報をクロック信号ＣＬＫと共に駆動回路１８０Ｂへ供給することが好ましい。そして、駆動回路１８０Ｂは、走査線駆動回路、データ線駆動回路および検査回路を含むことが好ましい。また、電源回路１９３は、上述の各構成要素にそれぞれ所定の電圧を供給する機能を有している。
（２）具体例
本発明に係る電気光学装置としての液晶表示装置、有機エレクトロルミネッセンス装置、無機エレクトロルミネッセンス装置等や、プラズマディスプレイ装置、ＦＥＤ(フィールドエミッションディスプレイ)装置、ＬＥＤ（発光ダイオード）表示装置、電気泳動表示装置、薄型のブラウン管、液晶シャッター、デジタルマイクロミラーデバイス(ＤＭＤ)を用いた装置等を適用することが可能な電子機器としては、パーソナルコンピュータや、携帯電話機のほかにも、液晶テレビや、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた電子機器などが挙げられる。
本発明に係る電気光学装置としての液晶表示装置、有機エレクトロルミネッセンス装置、無機エレクトロルミネッセンス装置等や、プラズマディスプレイ装置、ＦＥＤ(フィールドエミッションディスプレイ)装置、ＬＥＤ（発光ダイオード）表示装置、電気泳動表示装置、薄型のブラウン管、液晶シャッター、デジタルマイクロミラーデバイス(ＤＭＤ)を用いた装置等を適用することが可能な電子機器としては、パーソナルコンピュータや、携帯電話機のほかにも、液晶テレビや、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた電子機器などが挙げられる。
さらに、本発明の電気光学装置および電子機器は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば、上記各実施形態に示す液晶パネルは単純マトリクス型の構造を備えているが、ＴＦＴ（薄膜トランジスタ）やＴＦＤ（薄膜ダイオード）等のアクティブ素子（能動素子）を用いたアクティブマトリクス方式の電気光学装置にも適用することができる。
〔発明の効果〕
以上説明したように、本発明の回路基板によれば、複数のパッドの縦方向のピッチと横方向のピッチとが異なる領域を有し、縦方向または横方向のいずれかピッチが広い側から、当該パッドからの配線を優先的に引き出してあることにより、回路基板上のパッドに対して精度良く、かつ広いマージンにより半田材料を塗布することができ、ＢＧＡ等の微細なバンプ付き半導体素子を実装する場合であっても、実装位置がずれることが少ない回路基板を提供できるようになった。
以上説明したように、本発明の回路基板によれば、複数のパッドの縦方向のピッチと横方向のピッチとが異なる領域を有し、縦方向または横方向のいずれかピッチが広い側から、当該パッドからの配線を優先的に引き出してあることにより、回路基板上のパッドに対して精度良く、かつ広いマージンにより半田材料を塗布することができ、ＢＧＡ等の微細なバンプ付き半導体素子を実装する場合であっても、実装位置がずれることが少ない回路基板を提供できるようになった。
また、本発明のバンプ付き半導体素子の実装構造によれば、縦方向のパッドのピッチと、横方向のパッドのピッチとを異ならせた領域を設けるとともに、縦方向または横方向のいずれかピッチが広い側から、当該パッドからの配線を優先的に引き出してあることにより、ＢＧＡ等の微細なバンプ付き半導体素子を実装する場合であっても、実装位置がずれることが少ないバンプ付き半導体素子の実装構造を提供できるようになった。
さらに、本発明の電気光学装置およびそれを含む電子機器によれば、縦方向のパッドのピッチと、横方向のパッドのピッチとを異ならせた領域を設けるとともに、縦方向または横方向のいずれかピッチが広い側から、当該パッドからの配線を優先的に引き出してある回路基板を使用していることにより、半田不良等が少ないばかりか、生産効率に優れた電気光学装置およびそれを含む電子機器を提供できるようになった。
１１ バンプ付き半導体素子（ＢＧＡやＣＳＰ）
１２ 治具
１３ バンプ
１５ 半田材料
１７ パッド
１９ 基板（ＦＰＣ）
３９ バンプ付き半導体素子以外の電気素子
６０・７０・８０ ＢＧＡ
６４ アンダーフィル
９０ ＷＣＳＰ
１１０・１３０ バンプ付き半導体素子（ＢＧＡやＣＳＰ）
１１３ バンプ
１４０ ＦＰＣ
２００ 液晶パネル
２１１ 第１の基板
２２１ 第２の基板
２２２ 透明電極
２２７ バンプ付き半導体素子
３６０・３７０ 実装構造
４１１ 配線
４１３ パッド
１２ 治具
１３ バンプ
１５ 半田材料
１７ パッド
１９ 基板（ＦＰＣ）
３９ バンプ付き半導体素子以外の電気素子
６０・７０・８０ ＢＧＡ
６４ アンダーフィル
９０ ＷＣＳＰ
１１０・１３０ バンプ付き半導体素子（ＢＧＡやＣＳＰ）
１１３ バンプ
１４０ ＦＰＣ
２００ 液晶パネル
２１１ 第１の基板
２２１ 第２の基板
２２２ 透明電極
２２７ バンプ付き半導体素子
３６０・３７０ 実装構造
４１１ 配線
４１３ パッド
Claims (8)
- バンプ付き半導体素子を実装するための複数のパッドと、当該複数のパッドの各々から引き出される複数の配線を含む回路基板において、
前記複数のパッドが配置されたブロックが複数配設されており、
前記複数のブロックは、各々縦方向のパッドのピッチと、横方向のパッドのピッチとが異なってなり、
前記複数のブロック間には間隙が形成されており、
前記複数の配線は、前記ブロック内の前記複数のパッドの縦方向または横方向のいずれかピッチが広い側から引き出され、かつ前記間隙から引き出されてなることを特徴とする回路基板。 - 前記広い側のパッドのピッチをＰ１とし、狭い側のピッチをＰ２としたときに、Ｐ１／Ｐ２で表される比率を１．０１〜３の範囲内の値とすることを特徴とする請求項１に記載の回路基板。
- 前記広い側のパッドのピッチを０．４〜２．０ｍｍの範囲内の値とし、狭い側のピッチを前記広い側のパッドのピッチよりも小さい値とすることを特徴とする請求項１または２に記載の回路基板。
- 前記半導体素子が、ボール・グリッド・アレイであることを特徴とする請求項１乃至４のいずれか１項に記載の回路基板。
- バンプ付き半導体素子の実装構造であって、
前記バンプ付き半導体素子を実装するための複数のパッドと、当該複数のパッドの各々から引き出される複数の配線を含む回路基板を有し、
前記回路基板には前記複数のパッドが配置されたブロックが複数配設されており、
前記複数のブロックは、各々縦方向のパッドのピッチと、横方向のパッドのピッチとが異なってなり、
前記複数のブロック間には間隙が形成されており、
前記複数の配線は、前記ブロック内の前記複数のパッドの縦方向または横方向のいずれかピッチが広い側から引き出され、かつ前記間隙から引き出されてなり、
前記回路基板に対して前記パッド上に塗布した半田材料を介して、前記バンプ付き半導体素子が実装されてなることを特徴とするバンプ付き半導体素子の実装構造。 - 前記バンプ付き半導体素子と、前記回路基板との間に、以下の特性を有するアンダーフィルが充填してあることを特徴とする請求項５に記載のバンプ付き半導体素子の実装構造。
（１）体積抵抗が１×１０6〜１×１０20Ω・ｃｍの範囲内の値である。
（２）引張強さが１〜２００ＭＰａの範囲内の値である。
（３）伸びが１０〜５００％の範囲内の値である。 - 半導体素子を含む電気光学装置であって、
前記半導体素子は回路基板に実装されており、
前記回路基板は、複数のパッドと当該複数のパッドの各々から引き出される複数の配線を有し、
前記回路基板には前記複数のパッドが配置されたブロックが複数配設されており、
前記複数のブロックは、各々縦方向のパッドのピッチと、横方向のパッドのピッチとが異なってなり、
前記複数のブロック間には間隙が形成されており、
前記複数の配線は、前記ブロック内の前記複数のパッドの縦方向または横方向のいずれかピッチが広い側から引き出され、かつ前記間隙から引き出されてなることを特徴とする電気光学装置。 - 請求項７に記載された電気光学装置と、当該電気光学装置を制御するための制御手段と、
を備えることを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006012713A JP4270210B2 (ja) | 2006-01-20 | 2006-01-20 | 回路基板、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006012713A JP4270210B2 (ja) | 2006-01-20 | 2006-01-20 | 回路基板、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002298981A Division JP3780996B2 (ja) | 2002-10-11 | 2002-10-11 | 回路基板、バンプ付き半導体素子の実装構造、バンプ付き半導体素子の実装方法、電気光学装置、並びに電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006165591A JP2006165591A (ja) | 2006-06-22 |
| JP4270210B2 true JP4270210B2 (ja) | 2009-05-27 |
Family
ID=36667154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006012713A Expired - Lifetime JP4270210B2 (ja) | 2006-01-20 | 2006-01-20 | 回路基板、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4270210B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6343923B2 (ja) * | 2013-12-18 | 2018-06-20 | 日亜化学工業株式会社 | 発光装置 |
| JP7123692B2 (ja) | 2018-08-13 | 2022-08-23 | 株式会社日本マイクロニクス | 配線基板設計支援装置、配線基板ビア配置方法及び配線基板ビア配置プログラム |
-
2006
- 2006-01-20 JP JP2006012713A patent/JP4270210B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006165591A (ja) | 2006-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3780996B2 (ja) | 回路基板、バンプ付き半導体素子の実装構造、バンプ付き半導体素子の実装方法、電気光学装置、並びに電子機器 | |
| KR100598276B1 (ko) | 회로 기판, 볼 그리드 어레이의 실장 구조, 및 전기 광학장치, 및 전자 기기 | |
| KR100987479B1 (ko) | 반도체 칩 및 이를 이용한 반도체 칩 패키지 | |
| US7109575B2 (en) | Low-cost flexible film package module and method of manufacturing the same | |
| US10903127B2 (en) | Film for a package substrate | |
| US11508651B2 (en) | Chip-on-film packages and display apparatuses including the same | |
| KR101730847B1 (ko) | 칩 온 필름 및 이를 포함하는 액정표시장치 | |
| KR100257028B1 (ko) | 구동 회로 접속 구조 및 그 접속 구조를 포함하는 디스플레이 장치 | |
| KR20090080429A (ko) | 배선기판, 이를 갖는 테이프 패키지 및 표시장치 | |
| KR100278479B1 (ko) | 엑스레이 디텍터 및 그 제조방법_ | |
| US20090065934A1 (en) | Wiring substrate, tape package having the same, display device having the tape package, method of manufacturing the wiring substrate, method of manufacturing a tape package having the same and method of manufacturing a display device having the tape package | |
| JPH09260579A (ja) | フレキシブル配線基板の端子構造およびそれを用いたｉｃチップの実装構造 | |
| JP4270210B2 (ja) | 回路基板、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器 | |
| JP4518025B2 (ja) | 回路基板、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器 | |
| US7786478B2 (en) | Semiconductor integrated circuit having terminal for measuring bump connection resistance and semiconductor device provided with the same | |
| JP2004134647A (ja) | 回路基板、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器 | |
| JP2004134645A (ja) | バンプ付き半導体素子の実装方法、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器 | |
| JP4484750B2 (ja) | 配線基板およびそれを備えた電子回路素子ならびに表示装置 | |
| JP2004134646A (ja) | バンプ付き半導体素子の実装構造、バンプ付き半導体素子の実装方法、及び電気光学装置、並びに電子機器 | |
| JP2004177578A (ja) | 電子モジュール |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070404 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080611 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080617 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080807 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090203 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090216 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120306 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4270210 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120306 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130306 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140306 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |