TWI428071B - Ｃｏｆ封裝以及其使用的膠帶基板 - Google Patents

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Description

COF封裝以及其使用的膠帶基板
本發明是關於一種COF封裝以及其使用的膠帶基板。
一般而言，搭載於液晶顯示裝置中的驅動器，是在半導體元件被密封於由膠帶構成的基板上的狀態下而搭載於顯示裝置中。近年來的顯示裝置用驅動器中，伴隨著多灰階化，將數位信號轉換成類比信號的數位/類比(Digital/Analog，D/A)轉換器在半導體元件內所占的比例變得非常大。而且，伴隨著顯示裝置的大型化、或搭載到顯示裝置中的驅動器數量的削減，使一個驅動器的輸出端子數超過720根。為了應對該些要求，近年來的驅動器必須於半導體元件的內部形成非常多的配線區域，因而導致半導體元件的面積顯著增大，各公司都面臨著這樣的問題。
而且，與輸出端子數量的增加相反的是，晶片面積正朝著縮小方向發展，因此晶片上的電極間的間隔變得非常狹窄。伴隨於此，可較捲帶式封裝(Tape Carrier Package，TCP)更微細化的薄膜覆晶封裝(Chip On Film，COF)的需求正在提高。
於下述專利文獻1中揭示了一種技術，其著眼於半導體元件內的配線的增大，尤其是在自半導體元件的電氣電路將信號取出至外部時，必須自電氣電路至凸塊為止的配線廻繞的課題，以實現半導體裝置的小型化以及輕量化為 目的，利用設置於基板上的配線圖案，來連接電氣電路的輸出即設置於半導體元件的中央部的半導體元件表面凸塊與設置於半導體元件外周部的凸塊。
根據該技術，利用連接用配線亦可進行半導體元件電路與配線圖案的連接，因此可利用連接用配線來代替表面或內部所布設的配線，最終可實現半導體元件的小型化以及輕量化。
[專利文獻1]日本專利特開2006-80167號公報
然而，上述專利文獻1所揭示的技術中，雖然可減少相對於來自半導體元件電路之輸出的配線，但是對關於半導體元件輸入的信號卻未作任何考慮。尤其，基於對在半導體元件上的周邊部形成第1連接端子的既成概念，上述技術對半導體元件的小型化並不夠充分。而且，對於確保伴隨著晶片小型化的可靠性的構造的研究亦不夠充分。
本發明是鑒於上述問題點而開發的，提供一種實現晶片的小型化與高可靠性的COF封裝以及其使用的膠帶基板。
為了解決上述課題，本發明的COF封裝由膠帶基板以及半導體晶片構成。上述膠帶基板具備矩形的晶片搭載區域與非晶片搭載區域，並且具備：設置於非晶片搭載區域中的多個外部輸入端子以及多個外部輸出端子；多條輸入配線，自非晶片搭載區域通過晶片搭載區域而設置，並且與外部輸入端子相連接；多條輸出配線，自非晶片搭載區 域通過晶片搭載區域而設置，並且與外部輸出端子相連接；多條內部輸入配線，自非晶片搭載區域通過晶片搭載區域而設置，並且設置於輸入配線間，與外部輸入端子相連接；以及虛設配線，自非晶片搭載區域通過晶片搭載區域而設置，並且設置於內部輸入配線間。上述半導體晶片具備：多個輸入電極，沿著表面上的一條邊而設置，並且與輸入配線相連接；多個輸出電極，沿著表面上的周邊而設置，並且與上述輸入配線相連接；內部輸入電極，於表面上，較輸入電極與輸出電極而設置於更內側，並且與內部輸入配線相連接；以及虛設電極，沿著表面上的一條邊，與輸入電極空開間隔而設置，並且與虛設配線相連接。
而且，為了解決上述課題，本發明的膠帶基板具有矩形的晶片搭載區域，晶片搭載區域內是由輸出電極連接區域、輸入電極連接區域、多個配線通過區域、虛設電極連接區域以及內部電極連接區域構成。上述輸出電極連接區域設置於周邊，上述輸入電極連接區域沿著一條邊而設置，上述多個配線通過區域在輸入電極連接區域間，沿著一條邊而設置，上述虛設電極連接區域設置於配線通過區域間，並且沿著一條邊而設置，上述內部電極連接區域設置於輸入電極連接區域以及輸出電極連接區域的內側。輸入配線具備：第1配線圖案，自外部輸入端子通過輸入電極連接區域而設置；以及第3配線圖案，自外部輸入端子通過內部電極連接區域而設置，並且經由配線通過區域而設置，並且輸入配線具有第4配線圖案，該第4配線圖案 在第3配線圖案間，設置於虛設電極連接區域中。
[發明效果]
本發明的COF封裝以及其使用的膠帶基板，藉由採用發明的構成，可有助於半導體晶片的小型化，且可保持高可靠性。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式詳細說明如下
以下，根據圖式對本發明的實施形態進行詳細說明。再者，於以下的說明及附圖中，對於具有大致相同的功能以及構成的構成元件標註相同的符號，藉此省略重複說明。
[實施例1]
圖1是本發明實施例1的COF封裝100的概念圖。使用圖1說明本實施例的構成。COF封裝100中，於膠帶基板10上，矩形的半導體晶片20以電路形成面與膠帶基板10相對向的方式而搭載。一般而言，藉由未圖示的密封樹脂來密封半導體晶片20。
作為最小構成要件，膠帶基板10具備外部輸入端子31、外部輸出端子32、第1配線圖案即輸入配線41、第2配線圖案即輸出配線42以及第3配線圖案即內部輸入配線43。而且，作為最小構成要件，半導體晶片20具備第1電極即輸入電極51、第2電極即輸出電極52以及第3電極即內部輸入電極53。
膠帶基板10大體上分為搭載半導體晶片10的區域即晶片搭載區域61與其他區域即非晶片搭載區域62。晶片搭載區域61呈現為矩形。於非晶片搭載區域62中，設置著外部輸入端子31與外部輸出端子32。一般而言，外部輸入端子31與控制該COF封裝的積體電路(Integrated circuit，IC)的輸出相連接，以輸入各種信號。尤其在本發明的半導體晶片為液晶顯示裝置用的驅動器IC時，輸入來自電源IC或時序控制器IC (Timing Controller，T-CON)等的信號。而且，外部輸出端子32輸出經本發明的半導體晶片20所處理的信號。尤其在本發明的半導體晶片為液晶顯示裝置用的驅動器IC時，外部輸出端子32連接於液晶顯示裝置的面板，並且輸出向液晶寫入的類比電壓等。
自非晶片搭載區域62通過晶片搭載區域61而設置著輸入配線41、輸出配線42以及內部輸入配線43。輸入配線41的一端與外部輸入端子31相連接，而另一端則配置於沿著晶片搭載區域61的第1邊71的位置上。換言之，另一端配置於晶片搭載區域的周緣部。輸入配線41設置著多條，且根據需要而與外部輸入端子31一體形成。輸出配線42的一端與外部輸出端子32相連接，而另一端則配置於沿著晶片搭載區域61的第2邊72的位置上。第2邊72是與第1邊71相對向的邊。輸出配線42亦設置著多條，且根據需要而與外部輸出端子32一體形成。內部輸入配線43的一端連接於外部輸入端子31，而另一端則引出至晶片搭載區域61的內側的位置為止。內部輸入配線43一般是 連續地多條排列的信號線，例如是10位元的資料線、灰階電壓用的基準電壓。
半導體晶片20為矩形，且於表面上沿著第1邊71設置多個輸入電極51、沿著第2邊72設置輸出電極52、以及配置於較輸入電極51及輸出電極52更內側的內部輸入電極53。輸入電極51經由未圖示的凸塊而與輸入配線41相連接。輸出電極52經由未圖示的凸塊而與輸出配線42相連接。內部輸入電極53經由未圖示的凸塊而與內部輸入配線43相連接。輸出電極52有時亦沿著第2邊72以外的邊而形成，因而亦有時沿著所有的4條邊而形成，可根據輸出電極52的數量來適當配置。內部輸入電極53配置於規定的功能區塊的附近。本實施例的示例中，若輸入至內部輸入電極53的信號為灰階電壓產生電路用的基準電壓，則內部輸入電極53處於設置在灰階電壓產生電路中的梯形(ladder)電阻80的附近。若向內部輸入電極53輸入的是圖像資料信號等，則內部輸入電極53處於該信號的處理部附近。
如此，根據本實施形態，將內部輸入電極53配置於分別連接的功能區塊(尤其梯形電阻80)的附近，利用內部輸入配線43自外部輸入端子31向功能區塊附近傳遞信號，因此可縮小輸入電極與功能區塊的物理距離，並且可削減半導體元件內部的配線。結果可降低半導體元件內部的配線的阻抗(impedance)，並且可縮小半導體元件內部的配線區域。總而言之，能以更無變動的形式對梯形電阻 80供給電源，並且可縮小半導體元件10的面積。
[實施例2]
圖2是本發明實施例2的COF封裝。而且，圖3是圖2所示的A部的詳細圖。以下使用圖2、3來對實施例2進行說明。以下的說明中，對於與第1實施形態不同的部分進行說明。
如圖2所示，實施例2的發明的特徵在於，於膠帶基板10中，在內部輸入配線243a與內部輸入配線243b之間，配置著第4配線圖案即虛設配線244，於半導體晶片20中，配置著虛設電極254。
使用圖3對實施例2的詳細情況進行說明。圖3中表示了COF封裝的一部分。於膠帶基板10上的晶片搭載區域61內定義有各個區域。沿著第1邊71而定義有多個輸入電極連接區域310。而且，在輸入電極連接區域310a與輸入電極連接區域310b之間定義有多個配線通過區域320。多個配線通過區域320分別沿著第1邊71而設置。相對於輸入電極連接區域310而於晶片搭載區域61的內側定義有內部輸入電極連接區域330。而且，在配線通過區域320間定義有虛設電極連接區域340。例如，在配線通過區域320a與配線通過區域320b之間定義有虛設電極連接區域340a。虛設電極連接區域340亦沿著第1邊71。再者，圖3中雖未圖示，但當然如圖2所示在可配置輸出電極的晶片搭載區域61的周邊定義有輸出電極連接區域。
於輸入電極連接區域310中配置著輸入配線241，並 且經由凸塊而將輸入配線241與輸入電極51予以連接。輸入配線241a例如是供給電源的配線，輸入配線241b接地。於配線通過區域320中配置著內部輸入配線243。於虛設電極連接區域340中配置著虛設配線244，並且經由凸塊而與虛設電極254相連接。再者，虛設電極254較理想的是經由內部配線而連接於電源或者接地。而且，虛設配線244與鄰接的內部輸入配線243平行地向外部輸入端子31的方向延伸。但是不與外部輸入端子31連接。虛設配線244與鄰接的內部輸入配線243的距離，較理想的是與其他輸入配線241彼此的間隔、或者輸入配線241與內部輸入配線243的距離為同等。
一般而言，膠帶基板10與半導體晶片20的連接強度，是由膠帶基板10上的輸入配線41或輸出配線42與半導體晶片20上的輸入電極51或輸出電極52的凸塊的連接來決定。COF封裝多數情況下是被折彎而搭載，因此有可能會承受較大的應力。因此，要求COF封裝整體均勻地保持膠帶基板10與半導體晶片20的連接可靠性(剝離強度)。圖1所示的COF封裝中，內部連接配線43至少連續配置著5根。若考慮上述的灰階電壓用的基準電壓，則亦可考慮連續配置10根或10根以上。
本實施例中，於膠帶基板10的配線通過區域320所夾著的區域中具備虛設配線244，且使虛設配線244與半導體晶片20所具備的虛設電極254相連接，藉此可確保膠帶基板10與半導體晶片20的連接可靠性。尤其，為了提高 連接可靠性，較理想的是內部輸入配線244每3根以內設置一支虛設配線244。換言之，當連續配置有4根或4根以上的內部輸入配線244時，較理想的是至少其中一個藉由虛設配線244、凸塊以及虛設電極254而加強連接強度。
而且，較理想的是使輸入電極51與虛設電極254之間或者虛設電極254彼此之間為150μm或150μm以下，若考慮到輸入電極51以及虛設電極254的寬度不足30μm，則內部輸入配線243亦可連續配置3根為止。而且，藉由使輸入電極51與虛設電極254之間或者虛設電極254彼此之間為150μm或150μm以下，可對用於密封膠帶基板10與半導體晶片20的密封樹脂的流出等進行控制，從而可防止密封樹脂的形狀異常。輸入配線241與虛設配線244的距離亦與上述輸入電極51與虛設電極254同樣。此處的距離定義為分別作為對象之物的中心間的距離。
再者，較理想的是使輸入配線241、內部輸入配線243、虛設配線244全部為相同的配線寬度。除了可提高樹脂流入時的樹脂的控制性以外，亦可對膠帶基板上的配線形成時的不均進行抑制。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍，當視後附之申請專利範圍所界定者為準。
10‧‧‧膠帶基板
20‧‧‧半導體晶片
31‧‧‧外部輸入端子
32‧‧‧外部輸出端子
41、241a、241b‧‧‧輸入配線
42‧‧‧輸出配線
43‧‧‧內部輸入配線
51‧‧‧輸入電極
52‧‧‧輸出電極
53‧‧‧內部輸入電極
61‧‧‧晶片搭載區域
62‧‧‧非晶片搭載區域
71‧‧‧第1邊
72‧‧‧第2邊
80‧‧‧梯形電阻
100‧‧‧COF封裝
243a、243b‧‧‧內部輸入配線
244‧‧‧虛設配線
254‧‧‧虛設電極
310、310a、310b‧‧‧輸入電極連接區域
320、320a、320b‧‧‧配線通過區域
330‧‧‧內部輸入電極連接區域
340、340a‧‧‧虛設電極連接區域
圖1是表示本發明實施例1的COF封裝的概念圖。
圖2是表示本發明實施例2的COF封裝的概念圖。
圖3是圖2所示的A部的詳細圖。
10‧‧‧膠帶基板
20‧‧‧半導體晶片
31‧‧‧外部輸入端子
32‧‧‧外部輸出端子
42‧‧‧輸出配線
52‧‧‧輸出電極
53‧‧‧內部輸入電極
61‧‧‧晶片搭載區域
62‧‧‧非晶片搭載區域
71‧‧‧第1邊
72‧‧‧第2邊
80‧‧‧梯形電阻
243a、243b‧‧‧內部輸入配線
244‧‧‧虛設配線
254‧‧‧虛設電極

Claims (7)

  1. 一種COF封裝，其在膠帶基板上使晶片表面相對向而搭載矩形的半導體晶片，此COF封裝的特徵在於包括：上述膠帶基板，具備矩形的晶片搭載區域與非晶片搭載區域，並且具備：設置於非晶片搭載區域中的多個外部輸入端子以及多個外部輸出端子；多條輸入配線，自上述非晶片搭載區域通過晶片搭載區域而設置，並且與上述外部輸入端子相連接；多條輸出配線，自上述非晶片搭載區域通過晶片搭載區域而設置，並且與上述外部輸出端子相連接；多條內部輸入配線，自上述非晶片搭載區域通過晶片搭載區域而設置，並且設置於上述輸入配線間，且與上述外部輸入端子相連接；以及虛設配線，自上述非晶片搭載區域通過晶片搭載區域而設置，並且設置於上述內部輸入配線間，上述半導體晶片具備：多個輸入電極，沿著上述表面上的一條邊而設置，並且與上述輸入配線相連接；多個輸出電極，沿著上述表面上的周邊而設置，並且與上述輸入配線相連接；內部輸入電極，於上述表面上，設置於較上述輸入電極與上述輸出電極更內側，並且與上述內部輸入配線相連接；以及 虛設電極，沿著上述表面上的一條邊，與上述輸入電極空開間隔而設置，並且與上述虛設配線相連接，其中上述虛設配線是配置在一方鄰接的多數個上述內部輸入配線以及另一方鄰接之多數個上述內部輸入配線之間，上述內部輸入配線是沿著上述半導體晶片上述表面上的一條邊的上述輸入電極和上述虛設電極間的區域也配置多數個，而且在該區域，與上述半導體晶片沒有電性連接而通過，並電性連接到上述內部輸入電極。
  2. 如申請專利範圍第1項所述之COF封裝，其中上述虛設電極在上述半導體晶片內接地。
  3. 如申請專利範圍第1項或第2項所述之COF封裝，其中上述內部輸入配線至少為4條或4條以上。
  4. 如申請專利範圍第1項或第2項所述之COF封裝，其中上述內部輸入電極是配置在相對於規定的功能區塊，筆上述輸入電極更近的位置。
  5. 如申請專利範圍第4項所述之COF封裝，其中上述功能區塊是灰階電壓產生電路中的梯形電阻。
  6. 如申請專利範圍第1項或第2項所述之COF封裝，其中上述虛設電極配置成多數個，而且上述虛設電極間的距離為150μm或150μm以下。
  7. 如申請專利範圍第1項或第2項所述之COF封裝，其中上述虛設配線的配線寬度與上述輸入配線的配線寬度為同等。
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