JP2000353716A - 半導体装置およびその製造方法ならびに半導体装置が実装されたモジュール - Google Patents

Abstract

(57)【要約】 【課題】 高い接続信頼性を有する半導体装置およびそ
の製造方法ならびに高い接続信頼性を有する半導体装置
が実装されたモジュールを提供する。 【解決手段】 複数の電極が配列された主面を有する半
導体素子と、半導体素子の主面上に形成された絶縁層
と、絶縁層上に形成された複数の外部端子と、複数の電
極の内の少なくとも１つと複数の外部端子の少なくとも
１つとに、それぞれ電気的に接続された複数の配線とを
有し、複数の外部端子の内の前記主面の最外周にある外
部端子と、最外周にある外部端子に隣接する外部端子と
の間に位置する絶縁層の少なくとも一部に溝が形成され
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トランジスタ等の
半導体素子を有する半導体装置およびその製造方法なら
びに半導体装置が実装されたモジュールに関する。

【０００２】

【従来の技術】近年、電子機器の小型化および高機能化
のために、半導体装置の小型化や動作速度の高速化とと
もに半導体装置の実装密度の向上に対する要求が高まっ
ている。これらの要求に対応するために、種々のパッケ
ージ形態が開発されている。たとえば、メモリー用のパ
ッケージとしてはＬＯＣ（リード・オン・チップ）ある
いはＳＯＮ（スモール・アウトライン・ノンリード）、
あるいはＴＡＢテープを利用したμＢＧＡ（マイクロ・
ボール・グリッド・アレイ、特表平０６−５０４４０８
号参照）等のパッケージ形態が開発されている。

【０００３】以下、図面を参照しながら従来のμＢＧＡ
を用いた半導体装置（以下、μＢＧＡという。）９００
およびμＢＧＡ９００を実装したモジュールを説明す
る。

【０００４】図９に従来のμＢＧＡ９００の断面図を模
式的に示す。μＢＧＡ９００は、半導体素子（または半
導体チップ）９０１と、半導体素子９０１の主面上に設
けられたしなやかな低弾性率層９０３と、低弾性率層９
０３上に形成された柔軟性シート状素子９０２とを有し
ている。半導体素子９００の主面に形成されているチッ
プ接点９０５と柔軟性シート状素子９０２の表面に形成
されている電極９０６とは部分リード９０４で互いに電
気的に接続されている。

【０００５】μＢＧＡ９００は、半導体素子９０１上に
低弾性率層９０３を介して柔軟性シート状素子９０２が
形成された構造をとっているので、柔軟性シート状素子
９０２表面の電極９０６は、低弾性率層９０３の弾性が
許容する範囲内で、半導体素子９０１に対して相対的に
自由に変位することができる。従って、μＢＧＡ９００
を実装したモジュール（不図示）において、電極９０６
に接続した配線基板（不図示）と半導体素子９０１との
熱膨張係数が異なることに起因して、半導体素子９０１
と配線基板との相対位置が変化しても、低弾性率層９０
３の弾性範囲内であれば電極９０６は自由に変位できる
ので、配線基板と電極９０６との接合部に熱応力が発生
することが防止または抑制される。

【０００６】上述したように熱膨張係数が互いに異なる
一対の部材の間に設けられた低弾性率層が熱応力の発生
を防止または抑制することを、本願明細書においては、
低弾性率層が熱応力を吸収すると表現することもある。

【０００７】

【発明が解決しようとする課題】しかしながら、上記従
来のμＢＧＡ９００およびμＢＧＡ９００を実装したモ
ジュールには以下の問題があった。

【０００８】半導体素子９０１と配線基板との熱膨張係
数の違いによる熱応力の発生を十分に防止または抑制す
るために、低弾性率層９０３の弾性率を低くすると、低
弾性率層９０３の吸湿性、耐久性、または半導体素子９
０１に対する密着性が低下することがあり、半導体装置
９００の信頼性の低下を招く。また、低弾性率層９０３
の厚さを厚くすると、半導体装置の薄型化を妨げる。

【０００９】本発明は、上記の課題を解決するためにな
されたものであり、高い接続信頼性を有する半導体装置
およびその製造方法ならびに高い接続信頼性を有する半
導体装置が実装されたモジュールを提供することを目的
とする。

【００１０】

【課題を解決するための手段】本発明の半導体装置は、
複数の電極が配列された主面を有する半導体素子と、前
記半導体素子の前記主面上に形成された絶縁層と、前記
絶縁層上に形成された複数の外部端子と、前記複数の電
極の内の少なくとも１つと前記複数の外部端子の少なく
とも１つとに、それぞれ電気的に接続された複数の配線
とを有し、前記複数の外部端子の内の前記主面の最外周
にある外部端子と、最外周にある外部端子に隣接する外
部端子との間に位置する前記絶縁層の少なくとも一部に
溝が形成されており、そのことによって上記目的が達成
される。

【００１１】前記絶縁層は、弾性率が２０００ｋｇ／ｍ
ｍ²以下の高分子材料で形成されていることが好まし
い。

【００１２】前記溝は、前記複数の電極の内の少なくと
も１つの電極を露出し、前記配線は前記溝内で前記少な
くとも１つの電極と接続されていることが好ましい。

【００１３】本発明の他の半導体装置は、複数の電極が
配列された主面を有する半導体素子と、前記半導体素子
の前記主面上に形成された第１絶縁層と、前記第１絶縁
層上に形成された第２絶縁層と、それぞれが前記複数の
電極の内の少なくとも１つと一端において接続され、前
記第１絶縁層上に他端を有する複数の第１配線と、前記
第２絶縁層上に形成された複数の外部端子と、それぞれ
が前記複数の第１配線の少なくも１つと前記複数の外部
端子の少なくとも１つと電気的に接続された複数の第２
配線とを有し、前記複数の外部端子の内の前記主面の最
外周にある外部端子と、最外周にある外部端子に隣接す
る外部端子との間に位置する前記第２絶縁層の少なくと
も一部に溝が形成されており、そのことによって上記目
的が達成される。

【００１４】前記第１および第２絶縁層の少なくともど
ちらか一方は弾性率が２０００ｋｇ／ｍｍ²以下の高分
子材料で形成されていることが好ましい。

【００１５】前記溝は、前記第１配線の少なくとも一部
を露出し、前記第２配線は前記溝内で前記第１配線の少
なくとも一部と接続されていることが好ましい。

【００１６】前記複数の外部端子の少なくとも一部を露
出する開口部を有するソルダーレジスト層を前記半導体
素子の前記主面上にさらに有してもよい。

【００１７】前記複数の外部端子の少なくとも一部の上
に、さらに突起電極を有してもよい。 本発明のモジュ
ールは、配線基板と、前記配線基板上に実装された上記
の半導体装置とを有するモジュールであって、前記半導
体装置の前記複数の外部端子が前記配線基板に接合され
ており、そのことによって上記目的が達成される。

【００１８】本発明の半導体装置の製造方法は、複数の
電極が配列された主面を有する半導体素子と、前記半導
体素子の前記主面上に形成された絶縁層と、前記絶縁層
上に形成された複数の外部端子と、前記複数の電極の内
の少なくとも１つと前記複数の外部端子の少なくとも１
つとに、それぞれ電気的に接続された複数の配線とを有
し、前記複数の外部端子の内の前記主面の最外周にある
外部端子と、最外周にある外部端子に隣接する外部端子
との間に位置する前記絶縁層の少なくとも一部に溝が形
成されている半導体装置の製造方法であって、前記半導
体素子の前記複数の電極が配列された前記主面上に前記
絶縁層を形成する工程と、前記絶縁層に前記溝を形成す
る工程と、前記溝形成工程の後に、前記絶縁層上に導電
層を堆積する工程と、前記導電層をパターニングするこ
とによって前記複数の外部端子と前記複数の配線を形成
する工程とを包含し、そのことによって上記目的が達成
される。

【００１９】本発明の他の半導体装置の製造方法は、複
数の電極が配列された主面を有する半導体素子と、前記
半導体素子の前記主面上に形成された第１絶縁層と、前
記第１絶縁層上に形成された第２絶縁層と、それぞれが
前記複数の電極の内の少なくとも１つと一端において接
続され、前記第１絶縁層上に他端を有する複数の第１配
線と、前記第２絶縁層上に形成された複数の外部端子
と、それぞれが前記複数の第１配線の少なくも１つと前
記複数の外部端子の少なくとも１つとに電気的に接続さ
れた複数の第２配線とを有し、前記複数の外部端子の内
の前記主面の最外周にある外部端子と、最外周にある外
部端子に隣接する外部端子との間に位置する前記第２絶
縁層の少なくとも一部に溝が形成されている半導体装置
の製造方法であって、前記半導体素子の前記複数の電極
が配列された前記主面上に前記第１絶縁層を形成する工
程と、前記第１絶縁層上に第１導電層を堆積する工程
と、前記第１導電層をパターニングすることによって前
記複数の第１配線を形成する工程と、前記第１配線形成
工程の後に前記第１絶縁層を覆う第２絶縁層を形成する
工程と、前記第２絶縁層に前記溝を形成する工程と、前
記溝形成工程の後に前記第２絶縁層上に第２導電層を堆
積する工程と、前記第２導電層をパターニングすること
によって前記複数の外部端子と前記複数の第２配線を形
成する工程と、を包含し、そのことによって上記目的が
達成される。

【００２０】上記の製造法において、前記複数の外部端
子および前記配線を形成する工程の後に、前記半導体素
子の前記主面にソルダーレジスト層を形成する工程と、
前記ソルダーレジスト層に前記複数の外部端子の少なく
とも一部を露出する開口部を形成する工程とをさらに包
含してもよい。

【００２１】前記複数の外部端子の少なくとも一部の上
に、さらに突起電極を形成する工程をさらに包含しても
よい。

【００２２】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施形態を説明する。以下の図面においては、簡単
さのために、実質的に同一の機能を有する構成要素を同
一の参照符号で示す。

【００２３】（実施形態１）図１Ａ、図１Ｂおよび図１
Ｃを参照しながら、本発明の実施形態１の半導体装置１
００を説明する。図１Ａは、半導体装置１００を模式的
に示す斜視図であり、図１Ｂは図１Ａにおける１Ｂ−１
Ｂ’線に沿った断面図であり、図１Ｃは図１Ａにおける
１Ｃ−１Ｃ’線に沿った断面図である。

【００２４】半導体装置１００は、半導体素子１と、複
数の電極２が形成された半導体素子１の主面の上に形成
された絶縁層３と、絶縁層３上に形成された複数の外部
端子４と、電極２および外部端子４に電気的に接続され
た配線５とを有している。配線５は、絶縁層３に形成さ
れたコンタクトホール（貫通孔）５ａ内で電極２と接続
されている。さらに、隣接する外部端子４の間に位置す
る絶縁層３に溝６ａおよび６ａ’が形成されている。

【００２５】複数の溝６ａと溝６ａ’とは、それぞれの
延びる方向が互いに直交するように形成されている。溝
６ａ’は半導体素子１の主面が露出するように形成され
ており、溝６ａ’の断面は矩形となっている（図１
Ｂ）。一方、溝６ａの断面は、半導体素子１の主面に対
して逆三角形となっており、溝６ａ内において半導体素
子１の主面は露出されていない。

【００２６】溝６ａおよび６ａ’を形成することによっ
て、絶縁層３の表面に形成されている外部端子４が半導
体素子１の主面に対して相対的に可動な範囲が広がる。
例えば、隣接する外部端子４が１Ｂ−１Ｂ’線に平行な
方向に相対的に変位する場合、溝６ａ’の位置に絶縁材
料（すなわち弾性固体）が存在しないので、溝６ａ’を
挟んで隣接する外部端子４が変位できる範囲は広くな
る。すなわち、溝６ａ’に絶縁材料が存在すると隣接す
る外部端子４の変位はその間に存在する絶縁材料の弾性
によって阻害される。溝６ａについても同様で、隣接す
る外部端子４が１Ａ−１Ａ’線に平行な方向に相対的に
変位する場合、溝６ａの位置に存在する絶縁材料が少な
いので、溝６ａを挟んで隣接する外部端子４が変位でき
る範囲が広くなる（図７Ａ及び図７Ｂを参照しながら後
に詳述する）。一般に、熱膨張係数の異なる材料を貼り
合わせた接合体に発生する熱応力は、接合体の中心部付
近で小さく、接合体の周辺部において大きい。従って、
半導体装置の外部端子４のうち、最外周の外部端子４と
最外周の外部端子４と隣接する外部端子４との間に溝６
ａまたは６ａ’を設けるだけで、熱応力を十分に吸収で
きる場合がある。最大の熱応力が発生する場所は、半導
体装置の形状によって決まる。なお、最外周の外部端子
４と隣接する外部端子４は、最外周に位置する外部端子
４であっても良いし、最外周の１つ内側に位置する外部
端子４であってもよい。

【００２７】また、半導体装置１００の様に、互いに直
交する溝６ａおよび６ａ’を形成することによって、溝
６ａおよび６ａ’のそれぞれ伸長方向に対して直交する
方向に外部端子４が変位できる範囲を拡げることができ
る。すなわち、溝６ａおよび６ａ’を形成することによ
って、溝６ａおよび６ａ’の伸長方向に直交する方向に
熱応力が発生することを防止・抑制する（熱応力を吸収
する）ことができる。溝６ａおよび６ａ’を形成するこ
とによって広がる外部端子４の変位可能な範囲は、溝６
ａおよび６ａ’の大きさ（溝６ａおよび６ａ’を形成す
ることによって減少する絶縁材料の量）および形状に依
存する。従って、外部端子４の配置に応じて、また発生
する熱応力の分布（大きさと方向）を考慮して、形成す
る溝の伸長方向、大きさ（深さおよび幅）および形状を
決定すればよい。全方位に亘って応力を吸収するために
は、直交する方向に延びる溝を形成することが好まし
く、隣接する電極間の全てに溝を形成することが好まし
い。さらに、応力分布（応力吸収効果）を対称するため
に、隣接する外部端子４を２等分する位置に溝を形成す
ることが好ましい。溝６ａおよび６ａ’はそれぞれ連続
した溝として形成する必要は必ずしも無く、外部端子４
の周囲に点在する溝（またはあな）として形成しても良
い。溝６ａおよび６ａ’の深さは、絶縁層３の厚みと同
等の深さでもよいし、浅くても良い。また、溝６ａおよ
び６ａ’の断面形状（溝の側面の伸長方向に垂直な方向
における断面形状）は、矩形や逆三角形に限られず、任
意であってよい。熱応力を吸収する効果が得られる範囲
内で生産性を考慮して、適宜設定すればよい。

【００２８】具体的には、例えば、弾性率２０００ｋｇ
／ｍｍ²、厚さ５０μｍの絶縁層３に、深さ３０μｍ、
幅５０μｍの溝６ａ’を形成することによって、溝６
ａ’を形成していない構造のものよりも、２次実装後の
寿命信頼性試験において、１．５〜２倍の寿命を得るこ
とができる。

【００２９】さらに、絶縁層３の材料として、弾性率が
低い材料を用いることによって、外部端子４が変位可能
な範囲を更に広げることができる。弾性率が２０００ｋ
ｇ／ｍｍ²以下、好ましくは１０００ｋｇ／ｍｍ²以下の
高分子材料を用いることが好ましく、弾性率４００〜６
００ｋｇ／ｍｍ²の範囲内の高分子材料を用いることが
さらに好ましい。さらに、絶縁層３と半導体素子または
配線基板との熱膨張率差に起因する応力の発生を抑制す
るためには、絶縁層３を形成する材料の熱膨張係数（線
膨張係数）は、５〜１００ｐｐｍ／℃の範囲にあること
が好ましく、３０〜６０ｐｐｍ／℃の範囲にあることが
さらに好ましい。さらに、熱膨張係数と弾性率との積が
２００００〜３００００の範囲内にあることが好まし
い。絶縁層３を形成する材料の選定は、溝６ａおよび６
ａ’の大きさや形状と吸収すべき熱膨張の程度を考慮し
て、適宜設定すればよい。

【００３０】配線５は、電極２と外部端子４とを電気的
に接続できるものであればどのような材料を用いて形成
しても良い。例えば、金バンプのような金属バンプであ
ってもよいし、導電ペーストを絶縁層３に設けられたコ
ンタクトホールに埋め込んだものでも良い。さらには絶
縁層３に設けられたコンタクトホール５ａの壁沿いに形
成した金属めっき層でも良く、コンタクトホール５ａを
完全に充填する必要は無い。例えば、外部端子４を形成
するプロセスにおいて、外部端子４を形成する導電材料
（例えば金属材料）を絶縁層３の表面に堆積する工程
で、外部端子４を形成する導電材料をコンタクトホール
５ａ内にも堆積することによって、外部端子４と配線５
とを同一の工程で形成することができる。

【００３１】（実施形態２）図２Ａ、図２Ｂおよび図２
Ｃを参照しながら、本発明の実施形態２の半導体装置２
００を説明する。図２Ａは、半導体装置２００を模式的
に示す斜視図であり、図２Ｂは図２Ａにおける２Ｂ−２
Ｂ’線に沿った断面図であり、図２Ｃは図２Ａにおける
２Ｃ−２Ｃ’線に沿った断面図である。

【００３２】半導体装置２００において、絶縁層３に形
成されている溝６ｂは半導体素子１の表面に形成されて
いる電極２を露出させている。外部端子４に一端が接続
されている配線５の他端は溝６ｂ内において電極２に電
気的に接続されている。この様に、半導体素子４の主面
上に形成された電極４を露出するように溝６ｂを形成す
ることによって、半導体装置１００におけるコンタクト
ホール５ａを形成することを省略することができる。す
なわち、溝６ｂをコンタクトホールとして利用すること
ができるので製造プロセスを簡略化することができる。
また、絶縁層３に形成された応力吸収用の溝ｂと、半導
体素子１上の電極２と絶縁層３上の外部端子４とを電気
的に接続するためのコンタクトホールとを共用すること
ができるので、絶縁層３を形成する際の設計自由度を高
めることができる。すなわち、絶縁層３の上下の配線
（または電極）を溝ｂを介して接続することができるの
で、接続のためにコンタクトホールを別に設ける必要が
なくなり、コンタクトホールを形成していた領域を配線
の引き回しに利用することができる。

【００３３】電極２と外部端子４とを接続する配線５
は、絶縁層３と溝６ｂによって形成される段差上に形成
されるので、配線５の段差による断線を防止するため
に、溝６ｂの断面は、図２Ｂに示したように、半導体素
子１の主面に対して逆台形となっていることが好まし
い。すなわち、配線５の伸長方向に垂直に延びる溝６ｂ
は、溝６ｂの側面と絶縁層３の表面とが鈍角をなすよう
な断面形状を有していることが好ましい。

【００３４】（実施形態３）図３Ａおよび図３Ｂを参照
しながら、本発明の実施形態３の半導体装置３００を説
明する。図３Ａは半導体装置３００を模式的に示す斜視
図であり、図３Ｂは図３Ａにおける３Ｂ−３Ｂ’線に沿
った断面図である。半導体装置３００の外部端子４は第
２絶縁層８上に２次元的に対称に配置されており、３Ｂ
−３Ｂ’線に直交する方向の断面も図３Ｂと同じ構造を
有する。

【００３５】半導体装置３００は、半導体素子１と外部
端子４との間に第１絶縁層７および第２絶縁層８を有し
ている。第１絶縁層７は半導体素子１の主面の上に形成
されている。半導体素子１の主面に形成されている複数
の電極２は第１絶縁層７に形成されているコンタクトホ
ール９ａを介して、第１絶縁層７上に形成されている第
１配線９に接続されている。第２絶縁層８は、第１絶縁
層７上に形成されている。第２絶縁層８上に形成されて
いる外部端子４は、第２絶縁層８に形成されているコン
タクトホール１０ａを介して第２配線１０によって、第
１配線９に電気的に接続されている。さらに、隣接する
外部端子４の間に位置する第２絶縁層８に複数の溝６ａ
が直交するように形成されており、互いに隣接する外部
端子４はそれぞれ溝６ａによって区切られている。溝６
ａの断面形状や配置は実施形態１で説明したように、図
示した例に限られない。また、実施形態１と同様に、第
１および第２絶縁層７および８を形成する絶縁材料は、
低弾性率であることが好ましい。また、第１および第２
絶縁層７および８を形成する絶縁材料は同一材料である
ことが望ましい。同じ材料を用いることによって、第１
絶縁層と第２絶縁層との界面に熱応力が発生することを
防止できる。

【００３６】第１配線９は電極２と第１配線１０とを、
第２配線１０は第１配線９と外部端子４とを、それぞれ
電気的に接続できるものであればどのよな材料を用いて
形成しても良い。例えば、金バンプのような金属バンプ
であってもよいし、導電ペーストを絶縁層７または８に
設けられたコンタクトホールに埋め込んだものでも良
い。さらには絶縁層７または８に設けられたコンタクト
ホールの壁沿いに形成した金属めっき層でも良く、コン
タクトホールを完全に充填する必要は無い。例えば、外
部端子４を形成するプロセスにおいて、外部端子４を形
成する導電材料を第２絶縁層８の表面に堆積する工程
で、外部端子４を形成する導電材料をコンタクトホール
１０ａ内に堆積することによって、外部端子４と第２配
線１０とを同一の工程で形成することができる。

【００３７】本実施形態の半導体装置３００において
は、第１絶縁層７上に第１配線９を形成することによっ
て、半導体素子１の主面上の電極２の配置に拘束される
ことなく、第２絶縁層上に形成される外部端子４や溝６
ａを配置することができるので、半導体装置の設計の自
由度を高くできる。勿論、必要に応じて、半導体素子１
の主面と外部端子４との間に３以上の絶縁層を形成して
もよい。

【００３８】（実施形態４）図４Ａおよび図４Ｂを参照
しながら、本発明の実施形態４の半導体装置４００を説
明する。図４Ａは半導体装置４００を模式的に示す斜視
図であり、図４Ｂは図４Ａにおける４Ｂ−４Ｂ’線に沿
った断面図である。半導体装置４００の外部端子４は第
２絶縁層８上に２次元的に対称に配置されており、４Ｂ
−４Ｂ’線に直交する方向の断面も図４Ｂと実質的に同
じ構造を有する。

【００３９】半導体装置４００は、実施形態３の半導体
装置３００と同様に、半導体素子１の主面と外部端子４
との間に、第１絶縁層７および第２絶縁層８を有してい
る。半導体装置４００は、第１配線９と外部端子４とを
電気的に接続する第２配線１０が、第１配線９の溝６ｂ
内で露出された部分と接続されていることにおいて、半
導体装置３００と異なる。絶縁層３に形成されている溝
（６ａおよび６ｂ）の内、第２配線１０と第１配線９と
を接続するためのコンタクトホール（図３Ｂの参照符号
１０ａ）として機能する部分を溝６ｂとする。

【００４０】半導体装置４００における溝６ｂは、図２
Ａ及び図２Ｂに示した半導体装置２００における溝６ｂ
と実質的に同じ機能を有する。図４Ｂに示した溝６ａお
よび６ｂの断面形状は、半導体素子１の主面に対して逆
三角形であるが、これに限られず、例えば、図２Ｂに示
した溝６ｂの様に逆台形であってもよい。第２配線１０
は、絶縁層８と溝６ｂによって形成される段差上に形成
されるので、配線１０の段差による断線を防止するため
に、配線１０の伸長方向に垂直に延びる溝６ｂは、溝６
ｂの側面と絶縁層８の表面とが鈍角をなすような断面形
状を有していることが好ましい。

【００４１】本実施形態によると、上述した実施形態３
の効果に加えて、溝６ｂをコンタクトホールとして利用
することができるので製造プロセスを簡略化することが
できるという効果を奏する。また、絶縁層３に形成され
た応力吸収用の溝ｂと、半導体素子１上の電極２と絶縁
層３上の外部端子４とを電気的に接続するためのコンタ
クトホールとを共用することができるので、絶縁層３を
形成する際の設計自由度を高めることができる。

【００４２】（実施形態５）図５Ａおよび図５Ｂを参照
しながら、本発明の実施形態５の半導体装置５００を説
明する。図５Ａは半導体装置５００を模式的に示す斜視
図であり、図５Ｂは図５Ａにおける５Ｂ−５Ｂ’線に沿
った断面図である。半導体装置５００の外部端子４は第
２絶縁層８上に２次元的に対称に配置されており、５Ｂ
−５Ｂ’線に直交する方向の断面も図５Ｂと実質的に同
じ構造を有する。

【００４３】半導体装置５００は、実施形態４の半導体
装置４００の最上層に、外部端子４の少なくとも一部を
露出する開口部を有するソルダーレジスト層１１を有し
ている。ソルダーレジスト層１１は、半田をはじく性質
を有し、かつ絶縁性を有する公知の材料を広く利用する
ことができる。さらに、感光性を有する材料を用いるこ
とによって開口部をフォトリソグラフィ技術を用いて簡
便に形成することができる。半導体装置５００の実装面
（配線基板と接続される外部端子が形成されている面）
の外部端子４の接続領域以外の領域はソルダーレジスト
層１１で覆われているので、半田を用いて、配線基板と
容易に接続できる。

【００４４】ソルダーレジスト層１１を有する構造は、
実施形態４の半導体装置４００に限らず、先の実施形態
１〜３の半導体装置１００、２００及び３００のいずれ
にも適用できる。特に、実施形態２の半導体装置２００
は、半導体装置４００と同様に、実装面に外部端子４以
外に配線５が露出された構造を有しているので、ソルダ
ーレジスト層１１を設けることが好ましい。ソルダーレ
ジスト層１１を設けることによって、半田を用いて外部
端子４を配線基板と接続する際に、配線５間が半田によ
って短絡することを防止することができる。

【００４５】（実施形態６）図６Ａおよび図６Ｂを参照
しながら、本発明の実施形態６の半導体装置６００を説
明する。図６Ａは半導体装置６００を模式的に示す斜視
図であり、図６Ｂは図６Ａにおける６Ｂ−６Ｂ’線に沿
った断面図である。半導体装置６００の外部端子４は第
２絶縁層８上に２次元的に対称に配置されており、６Ｂ
−６Ｂ’線に直交する方向の断面も図６Ｂと実質的に同
じ構造を有する。

【００４６】半導体装置６００は、実施形態５の半導体
装置５００の外部端子４上に更に突起電極１２を有して
いる。突起電極１２は、例えば、半田ボール、樹脂ビー
ズの表面を導電性層（例えば金属層）で覆ったもの、ま
たはめっきバンプを用いて形成することができる。突起
電極１２は、導電性を有し、かつソルダーレジスト層１
１よりも突出していれば良い。突起電極１２は、半導体
素子１と配線基板（不図示）との熱膨張係数の違いによ
って発生する熱応力を吸収するので、さらに高い接続信
頼性を得ることができる。突起電極１２の高さは、可能
な限り高いことが好ましい。突起電極１２間の距離に比
べ突起電極１２の高さが高いほど、突起電極１２間に形
成された溝の広がり角が小さくなるので、溝にかかる応
力を小さくすることができる。

【００４７】突起電極１２を設ける構造は、実施形態５
の半導体装置５００だけでなく、先の実施形態１〜４の
半導体装置に適用することができる。但し、それぞれの
半導体装置の最外層にソルダーレジスト層１１が形成さ
れていることが好ましい。

【００４８】（絶縁層に形成された溝の作用・効果）上
記の実施形態１〜６の半導体装置の絶縁層３に設けられ
た溝の作用効果を図７Ａ及び図７Ｂを参照しながら詳細
に説明する。図７Ａおよび図７Ｂは、それぞれ半導体装
置７００ａおよび７００ｂが配線基板１３に実装された
モジュールを模式的に示す断面図である。図７Ａに示し
た本発明による半導体装置７００ａは、絶縁層３に溝６
を有している。半導体装置７００ａは、先の実施形態１
〜６の半導体装置およびそれらの組み合わせによって得
られる半導体装置を模式的に表している。比較のため
に、絶縁層３に溝を有さない半導体装置７００ｂを図７
Ｂに示した。

【００４９】図７Ａおよび図７Ｂの上段の図は、それぞ
れ半導体装置７００ａおよび７００ｂが配線基板１３に
実装された直後のモジュールの状態（以下、初期状態と
いう。）を示している。初期状態（実装直後の状態）と
は、モジュールが半導体装置７００ａおよび７００ｂの
外部端子４が配線基板１３に接合された温度にある状態
を指す。初期状態においては、半導体素子１と配線基板
１３との熱膨張係数の違いに起因する熱応力は無い。

【００５０】モジュールが、初期状態と異なる温度下に
おかれると、半導体素子１と配線基板１３との熱膨張係
数の違いに起因する熱応力が発生する。例えば、図７Ａ
および図７Ｂの下段の図中に矢印で示したように、配線
基板１３の熱膨張係数が半導体素子１の熱膨張係数より
も大きい場合、モジュールの温度が初期状態の温度より
も上昇すると、この熱膨張係数の差に起因して、外部端
子４の配線基板１３に接合された側（図中の下側）は、
配線基板１３の外部端子４の絶縁層３に接合された側
（図中の上側）よりも大きく変位する。この熱膨張によ
る変位の差が接合部に応力を発生する。

【００５１】この状態の半導体装置７００ａ（図７Ａ）
と半導体装置７００ｂ（図７Ｂ）とを比較すると、半導
体装置７００ａの絶縁層３には、熱膨張する方向に垂直
な方向に延びる溝６が隣接する外部端子４間に形成され
ているので、溝６が挟んで隣接する絶縁層３の外部端子
４が接合されている面は、半導体装置７００ｂの絶縁層
３よりも変位しやすい。従って、外部端子４の絶縁層３
側の接合部は、半導体装置７００ｂにおいてよりも、半
導体装置７００ａにおいて、より大きく変位する。すな
わち、半導体装置７００ａにおける外部端子４の絶縁層
３側接合部と配線基板１３側接合部の変位の差は、半導
体装置７００ｂにおける変位の差よりも小さくなるの
で、外部端子４に掛かる熱応力は半導体装置７００ａの
方が半導体装置７００ｂよりも小さい。

【００５２】言い換えると、図７Ａのように絶縁層３に
溝６を形成すると、溝６を挟む絶縁層３は互いに独立し
て変位（挙動）することができるため、半導体素子１と
配線基板１３との線膨張係数の違いに起因する応力は、
外部端子４に集中せず、絶縁層３全体に分散される。つ
まり、外部端子４と配線基板１３との接合部の応力が小
さくなるため、モジュールの接続信頼性が飛躍的に向上
する。

【００５３】説明を簡単にするために、熱膨張の方向を
紙面内とし、溝６が延びる方向を熱膨張の方向に対して
直交する方向としたが、半導体素子１や配線基板１３は
一般に等方性なので全ての方向に熱膨張する。従って、
全ての方向に対する熱膨張に起因する応力を防止・抑制
するためには、直交する２つの方向に延びる溝を形成す
ることが好ましい。しかしながら、例えば、半導体素子
１が長方形であって、長手方向の熱膨張による応力が支
配的な場合には、長手方向に直交する方向に延びる溝を
形成するだけで、熱応力の発生を十分に抑制することが
できる場合がある。

【００５４】また、半導体装置７００ａでは、すべての
外部端子４の間に溝６を設けてあるが、熱膨張係数の違
いによる応力を吸収できれば、一部の外部端子４の間に
溝６を設けるのみでもよい。一般に、熱膨張係数の異な
る材料を貼り合わせた接合体に発生する熱応力は、接合
体の中心部付近で小さく、接合体の周辺部において大き
い。従って、半導体装置の外部端子４のうち、最外周の
外部端子４と最外周の外部端子４と隣接する外部端子４
との間に溝６を設けるだけで、熱応力を十分に吸収でき
る場合がある。最大の熱応力が発生する場所は、半導体
装置の形状によって決まる。なお、最外周の外部端子４
と隣接する外部端子４は、最外周に位置する外部端子４
であっても良いし、最外周の１つ内側に位置する外部端
子４であってもよい。具体的には、エリアアレイ状に外
部端子４が配列されている場合、最外周に位置する外部
端子４間にのみ溝を形成すれば、十分に外部端子４と配
線基板１３との線膨張係数の違いによる応力を吸収でき
る場合がある。

【００５５】（半導体装置の製造方法）本発明による半
導体装置の製造方法の実施形態を図８を参照しながら説
明する。上記の実施形態１〜６の半導体装置は、公知の
製造装置を用いて以下のようにして製造される。

【００５６】まず、図８（ａ）に示したように、半導体
素子１の電極２が形成されている主面に感光性を有する
絶縁材料を塗布し、乾燥することによって絶縁層１４を
形成する。絶縁材料１４としては、例えばポジ型レジス
トを用いる。

【００５７】図８（ｂ）に示したように、溝を形成する
ための所定のパターンのマスクＭ１を用いて、絶縁層１
４を露光する。マスクＭ１のパターンは、電極２を露出
する溝（例えば実施形態２の半導体装置２００の溝６
ｂ）を形成するパターンを含んているが、必要に応じた
マスクを用いることによって、種々のパターンの溝を形
成することができる。例えば、実施形態１の半導体装置
１００を製造する場合、溝６ａに対応するパターンと、
電極２上にコンタクトホール５ａを形成するためのパタ
ーンを有するマスクを用いればよい。

【００５８】次に、図８（ｃ）に示したように、露光さ
れた絶縁層１４を現像することによって、所定の溝６ａ
および６ｂを有する絶縁層３を形成する。溝の深さや側
面の形状（テーパ形状の有無）は、露光条件、現像条件
または硬化条件を適宜調節することによって、制御する
ことができる。例えば、露光する光として平行光ではな
く拡散光（散乱光）を用いることによって、照射強度に
分布を持たせることによって、テーパ形状の断面を有す
る溝を形成することができる。

【００５９】上述の図８（ａ）〜（ｃ）工程において、
感光性を有さない絶縁材料を用いて絶縁層１４を形成し
ても良い。この場合、絶縁層１４上に別途レジスト層を
形成し、フォトリソグラフィ法を用いてレジスト層に溝
（必要に応じてコンタクトホール）に対応するネガパタ
ーンを形成し、パターン形成されたレジスト層をマスク
として、エッチングすることによって、所定のパターン
の溝（コンタクトホール）を有する絶縁層を形成するこ
とができる。

【００６０】実施形態３および４の半導体装置３００お
よび４００の第１絶縁層７および第２絶縁層８は、実質
的に上記図８（ａ）〜（ｃ）の工程を繰り返すことによ
って形成される。勿論、絶縁層７は溝を有さないのでコ
ンタクトホール９ａのみを形成すればよい。

【００６１】次に、絶縁層３上に配線５および外部端子
４を形成する。必要に応じて、絶縁層３のコンタクトホ
ール内にも配線５を同一の工程で形成することができ
る。以下では、電解めっき法を用いた例を説明するが、
無電解めっき、真空蒸着法、スパッタリング法あるいは
ＣＶＤ法を用いて形成することもできる。配線５および
外部端子４を形成する導電材料は、金属材料の他にＩＴ
Ｏ等を用いることができる。

【００６２】まず、図８（ｄ）に示したように、半導体
素子１の全面に金属配線層１５を形成する。金属配線層
１５の材料として、例えばＴｉ／Ｃｕ（チタン／銅）を
用いる。

【００６３】図８（ｅ）に示すように、金属配線層１５
上に感光性を有するめっきレジストを塗布し、レジスト
層１６を形成する。ここでは、ポジ型のめっきレジスト
を用いる。

【００６４】次に、図８（ｆ）に示したように、外部端
子４および配線５に対応するネガパターンを有するマス
クＭ２を用いて、レジスト層１６を露光する。マスクＭ
２のパターンは必要に応じて適宜設定される。

【００６５】図８（ｇ）に示したように、露光されたレ
ジスト層１６を現像することによって、外部端子４およ
び配線５に対応する位置に開口部を有するレジスト層１
６ａが得られる。

【００６６】次に、図８（ｈ）に示すように、パターン
形成されたレジスト層１６ａをマスクとして用いて、例
えば、銅で電解めっきすることによって配線５および外
部端子４が形成される。

【００６７】最後に、図８（ｉ）に示したように、レジ
スト層１６ａを分解除去し、その後不要な金属配線層１
５をエッチング除去することによって、半導体装置が完
成する。

【００６８】さらに、必要に応じて、実施形態５および
６の半導体装置５００および６００のように、配線層５
を保護するためのソルダーレジスト層１１を形成しても
よい。ソルダーレジスト層１１の形成は公知の方法（例
えば、フォトリソグラフィ法）を用いて実施することが
できる。また、半導体装置６００の突起電極１２は、例
えば、半田ボールや導電性層被覆樹脂ビーズを半田や導
電性接着剤を用いて外部端子４に接合することによって
形成できる。

【００６９】上述の製造方法を用いると、外部端子４と
配線５（第２配線１０）を同一工程で形成できるので、
実施形態１〜６の半導体装置を効率良く製造することが
できる。

【００７０】本発明の半導体装置における絶縁層および
溝（必要に応じてコンタクトホール）は上記以外の方法
によっても形成できる。

【００７１】例えば、溝やコンタクトホールを形成する
ためのパターンを有するマスクを用いて、絶縁性の熱硬
化性樹脂をスクリーン印刷し、得られた熱硬化性樹脂層
を加熱硬化することによって形成することができる。

【００７２】また、溝やコンタクトホールを形成するた
めのパターンを有する金型を用いて、固定された半導体
素子の主面に熱硬化性樹脂を注入し、熱硬化することに
よっても形成することができる。

【００７３】また、半導体素子の主面に形成された均一
な厚さの絶縁層を機械加工やエッチング加工することに
よって溝またはコンタクトホールを形成してもよい。機
械加工は、例えばダイヤモンドカッターやレーザー等を
用いて実施できる。エッチング加工は、絶縁層の材料を
溶解または分解するエッチング液を適宜用いて、化学的
にエッチングすることにより実施することができる。

【００７４】また、本発明の半導体装置の配線および外
部端子は、上記以外の方法で形成することができる。例
えば、配線及び外部端子に対応するパターニングを有す
るマスクを用いて、導電ペーストをスクリーン印刷する
ことによって、配線と外部端子を同時に形成してもよ
い。あるいは、半導体素子の電極上に予めバンプを形成
し、バンプの頭頂部が露出するように絶縁層を形成して
もよい。バンプの露出された部分が外部端子として機能
する。

【００７５】

【発明の効果】本発明によると、半導体素子と配線基板
との熱膨張係数の違いによって発生する応力を、絶縁層
上に形成された外部端子間の溝が吸収するので、高い接
続信頼性を持つ半導体装置が得られる。また、本発明の
半導体装置を実装したモジュールの接続信頼も向上す
る。本発明の製造方法によると、接続信頼性の高い半導
体装置を効率よく製造することができる。

【図面の簡単な説明】

【図１Ａ】本発明による実施形態１の半導体装置１００
を模式的に示す斜視図である。

【図１Ｂ】半導体装置１００の図１Ａにおける１Ｂ−１
Ｂ’線に沿った断面図である。

【図１Ｃ】半導体装置１００の図１Ａにおける１Ｃ−１
Ｃ’線に沿った断面図である。

【図２Ａ】本発明による実施形態２の半導体装置２００
を模式的に示す斜視図である。

【図２Ｂ】半導体装置２００の図２Ａにおける２Ｂ−２
Ｂ’線に沿った断面図である。

【図２Ｃ】半導体装置２００の図２Ａにおける２Ｃ−２
Ｃ’線に沿った断面図である。

【図３Ａ】本発明による実施形態３の半導体装置３００
を模式的に示す斜視図である。

【図３Ｂ】半導体装置３００の図３Ａにおける３Ｂ−３
Ｂ’線に沿った断面図である。

【図４Ａ】本発明による実施形態４の半導体装置４００
を模式的に示す斜視図である。

【図４Ｂ】半導体装置４００の図４Ａにおける４Ｂ−４
Ｂ’線に沿った断面図である。

【図５Ａ】本発明による実施形態５の半導体装置５００
を模式的に示す斜視図である。

【図５Ｂ】半導体装置５００の図５Ａにおける５Ｂ−５
Ｂ’線に沿った断面図である。

【図６Ａ】本発明による実施形態６の半導体装置６００
を模式的に示す斜視図である。

【図６Ｂ】半導体装置６００の図６Ａにおける６Ｂ−６
Ｂ’線に沿った断面図である。

【図７Ａ】本発明による半導体装置の絶縁層に形成され
た溝の作用を説明するための、本発明による半導体装置
を実装したモジュールの模式的な断面図である。

【図７Ｂ】本発明による半導体装置の絶縁層に形成され
た溝の作用を説明するための、絶縁層に溝が形成されて
いない半導体装置を実装したモジュールの模式的な断面
図である。

【図８】本発明による半導体装置の製造方法の工程を示
す断面図である。

【図９】従来のμＢＧＡを用いた半導体装置９００を模
式的に示す断面図である。

【符号の説明】

１ 半導体素子 ２ 電極 ３ 絶縁層 ４ 外部端子 ５ 配線 ５ａ コンタクトホール ６ａ、６ａ’ 溝 ６ｂ 溝（コンタクトホールを兼ねる） ７ 第１絶縁層 ８ 第２絶縁層 ９ 第１配線 １０ 第２配線 １１ ソルダーレジスト １２ 突起電極 １３ 配線基板 １４ 絶縁層 １５ 金属配線層 １６ めっきレジスト １６ａ パターン形成されたレジスト層 ９０１ 半導体素子 ９０２ 柔軟性シート状素子 ９０３ 低弾性率層 ９０４ 部分リード ９０５ チップ接点 ９０６ 電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者 戒能 憲幸 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 下石坂 望 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 中村 嘉文 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 山岸 勝 大阪府高槻市幸町１番１号 松下電子工業 株式会社内

Claims (13)

【特許請求の範囲】
1. 【請求項１】 複数の電極が配列された主面を有する半
   導体素子と、 前記半導体素子の前記主面上に形成された絶縁層と、 前記絶縁層上に形成された複数の外部端子と、 前記複数の電極の内の少なくとも１つと前記複数の外部
   端子の少なくとも１つとに、それぞれ電気的に接続され
   た複数の配線とを有し、 前記複数の外部端子の内の前記主面の最外周にある外部
   端子と、最外周にある外部端子に隣接する外部端子との
   間に位置する前記絶縁層の少なくとも一部に溝が形成さ
   れている半導体装置。
2. 【請求項２】 前記絶縁層は、弾性率が２０００ｋｇ／
   ｍｍ²以下の高分子材料で形成されている請求項１に記
   載の半導体装置。
3. 【請求項３】 前記溝は、前記複数の電極の内の少なく
   とも１つの電極を露出し、前記配線は前記溝内で前記少
   なくとも１つの電極と接続されている請求項１に記載の
   半導体装置。
4. 【請求項４】 複数の電極が配列された主面を有する半
   導体素子と、 前記半導体素子の前記主面上に形成された第１絶縁層
   と、 前記第１絶縁層上に形成された第２絶縁層と、 それぞれが前記複数の電極の内の少なくとも１つと一端
   において接続され、前記第１絶縁層上に他端を有する複
   数の第１配線と、 前記第２絶縁層上に形成された複数の外部端子と、 それぞれが前記複数の第１配線の少なくも１つと前記複
   数の外部端子の少なくとも１つと電気的に接続された複
   数の第２配線とを有し、 前記複数の外部端子の内の前記主面の最外周にある外部
   端子と、最外周にある外部端子に隣接する外部端子との
   間に位置する前記第２絶縁層の少なくとも一部に溝が形
   成されている半導体装置。
5. 【請求項５】 前記第１および第２絶縁層の少なくとも
   どちらか一方は弾性率が２０００ｋｇ／ｍｍ²以下の高
   分子材料で形成されている請求項４に記載の半導体装
   置。
6. 【請求項６】 前記溝は、前記第１配線の少なくとも一
   部を露出し、前記第２配線は前記溝内で前記第１配線の
   少なくとも一部と接続されている請求項４または５に記
   載の半導体装置。
7. 【請求項７】 前記複数の外部端子の少なくとも一部を
   露出する開口部を有するソルダーレジスト層を前記半導
   体素子の前記主面上にさらに有する請求項１から６のい
   ずれかに記載の半導体装置。
8. 【請求項８】 前記複数の外部端子の少なくとも一部の
   上に、さらに突起電極を有する請求項１から７のいずれ
   かに記載の半導体装置。
9. 【請求項９】 配線基板と、前記配線基板上に実装され
   た請求項１から８のいずれかに記載の半導体装置とを有
   するモジュールであって、 前記半導体装置の前記複数の外部端子が前記配線基板に
   接合されているモジュール。
10. 【請求項１０】 複数の電極が配列された主面を有する
    半導体素子と、前記半導体素子の前記主面上に形成され
    た絶縁層と、前記絶縁層上に形成された複数の外部端子
    と、前記複数の電極の内の少なくとも１つと前記複数の
    外部端子の少なくとも１つとに、それぞれ電気的に接続
    された複数の配線とを有し、前記複数の外部端子の内の
    前記主面の最外周にある外部端子と、最外周にある外部
    端子に隣接する外部端子との間に位置する前記絶縁層の
    少なくとも一部に溝が形成されている半導体装置の製造
    方法であって、 前記半導体素子の前記複数の電極が配列された前記主面
    上に前記絶縁層を形成する工程と、 前記絶縁層に前記溝を形成する工程と、 前記溝形成工程の後に、前記絶縁層上に導電層を堆積す
    る工程と、 前記導電層をパターニングすることによって前記複数の
    外部端子と前記複数の配線を形成する工程と、 を包含する半導体装置の製造方法。
11. 【請求項１１】 複数の電極が配列された主面を有する
    半導体素子と、前記半導体素子の前記主面上に形成され
    た第１絶縁層と、前記第１絶縁層上に形成された第２絶
    縁層と、それぞれが前記複数の電極の内の少なくとも１
    つと一端において接続され、前記第１絶縁層上に他端を
    有する複数の第１配線と、前記第２絶縁層上に形成され
    た複数の外部端子と、それぞれが前記複数の第１配線の
    少なくも１つと前記複数の外部端子の少なくとも１つと
    に電気的に接続された複数の第２配線とを有し、前記複
    数の外部端子の内の前記主面の最外周にある外部端子
    と、最外周にある外部端子に隣接する外部端子との間に
    位置する前記第２絶縁層の少なくとも一部に溝が形成さ
    れている半導体装置の製造方法であって、 前記半導体素子の前記複数の電極が配列された前記主面
    上に前記第１絶縁層を形成する工程と、 前記第１絶縁層上に第１導電層を堆積する工程と、 前記第１導電層をパターニングすることによって前記複
    数の第１配線を形成する工程と、 前記第１配線形成工程の後に前記第１絶縁層を覆う第２
    絶縁層を形成する工程と、 前記第２絶縁層に前記溝を形成する工程と、 前記溝形成工程の後に前記第２絶縁層上に第２導電層を
    堆積する工程と、 前記第２導電層をパターニングすることによって前記複
    数の外部端子と前記複数の第２配線を形成する工程と、 を包含する半導体装置の製造方法。
12. 【請求項１２】 前記複数の外部端子および前記配線を
    形成する工程の後に、 前記半導体素子の前記主面にソルダーレジスト層を形成
    する工程と、 前記ソルダーレジスト層に前記複数の外部端子の少なく
    とも一部を露出する開口部を形成する工程と、 をさらに包含する請求項１０または１１に記載の半導体
    装置の製造方法。
13. 【請求項１３】 前記複数の外部端子の少なくとも一部
    の上に、さらに突起電極を形成する工程をさらに包含す
    る請求項１０から１２のいずれかに記載の半導体装置の
    製造方法。