JP2001077236A - 半導体装置及びその接合構造 - Google Patents

半導体装置及びその接合構造

Info

Publication number
JP2001077236A
JP2001077236A JP25257799A JP25257799A JP2001077236A JP 2001077236 A JP2001077236 A JP 2001077236A JP 25257799 A JP25257799 A JP 25257799A JP 25257799 A JP25257799 A JP 25257799A JP 2001077236 A JP2001077236 A JP 2001077236A
Authority
JP
Japan
Prior art keywords
semiconductor chip
film substrate
chip mounting
external connection
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP25257799A
Other languages
English (en)
Inventor
Shiro Ozaki
史郎 尾崎
Kenji Edasawa
健二 枝澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP25257799A priority Critical patent/JP2001077236A/ja
Publication of JP2001077236A publication Critical patent/JP2001077236A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 ＢＧＡと呼ばれる半導体装置において、半導
体チップから発生する熱の放熱性を良くする。 【解決手段】 半導体チップ２の下面に設けられた放熱
用バンプ電極２１は、フィルム基板３の上面に設けられ
た放熱用パターン２２に接合されている。フィルム基板
３の上面の半導体チップ搭載領域外に設けられた放熱用
パターン２２は、この部分におけるフィルム基板３が所
定の方向にほぼ１８０°折り曲げられた状態で、回路基
板１０の上面に設けられた放熱用パターン２３に接合さ
れている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置及びそ
の接合構造に関する。
【０００２】
【従来の技術】例えばＢＧＡ(ball grid array)と呼ば
れる半導体装置では、ＬＳＩ等からなる半導体チップを
中継基板（インタポーザ）上に搭載し、中継基板の下面
に半田ボールをマトリクス状に配置している。図１３は
従来のこのような半導体装置を回路基板上に接合した状
態の一例の断面図を示したものである。半導体装置１
は、半導体チップ２の平面サイズよりもやや大きめのフ
ィルム基板（中継基板）３を備えている。
【０００３】フィルム基板３の上面周辺部には、半導体
チップ２の下面周辺部に設けられたバンプ電極４に対応
して、第１の接続パッド５が設けられている。フィルム
基板３の上面の各所定の箇所には第２の接続パッド６が
マトリクス状に設けられている。第１の接続パッド５と
第２の接続パッド６とは、フィルム基板３の上面に適宜
に設けられた引き回し線（図示せず）を介して接続され
ている。第２の接続パッド６の中央部に対応する部分に
おけるフィルム基板３には円孔７が設けられている。円
孔７内及び円孔７下には半田ボール８が第２の接続パッ
ド６に接続されて設けられている。
【０００４】そして、半導体チップ２は、バンプ電極４
が第１の接続パッド５に接合されていることにより、フ
ィルム基板３上にフェースダウン方式により搭載されて
いる。また、半導体チップ２とフィルム基板３との間に
はアンダーフィル材９が設けられている。そして、以上
のように構成された半導体装置１は、半田ボール８が回
路基板１０の上面に設けられた接続パッド１１に接合さ
れていることにより、回路基板１０上に接合されてい
る。
【０００５】
【発明が解決しようとする課題】ところで、従来のこの
ような半導体装置の接合構造では、半導体チップ２が駆
動時に高熱を発生するため、放熱構造を採用している。
例えば、図示していないが、半導体チップ２の上面に放
熱フィンを接着剤を介して貼り付けたものがある。しか
しながら、このような放熱構造では、半導体チップ２の
下面（アクティブ面）側が発熱するので、放熱経路が半
導体チップ２本体、接着剤、放熱フィンとなり、放熱性
があまり良くない。この結果、発熱量が大きい半導体チ
ップ２の場合には、半導体チップ２の下面側で発生した
熱がアンダーフィル材９との界面の部分にこもり、この
こもった熱に起因して半導体チップ２が誤動作すること
があった。また、大きな電流が流れる電源配線では配線
の幅が小さいため電圧降下を生じ正常な動作を確保する
ことが困難であった。この場合、回路基板１０と半導体
チップ２とをコネクタを用いて接続するようにすると、
部材が多くなり、高価になるという問題があった。この
発明の課題は、半導体チップをフィルム基板上にフェー
スダウン方式により搭載し、半田を介して他の回路基板
に接合する半導体装置において、コネクタ機能も兼用す
る安価な構成を提供することである。
【０００６】
【課題を解決するための手段】請求項１記載の発明に係
る半導体装置は、半導体チップに形成された複数のバン
プ電極をフィルム基板上に形成された接続パッドにフェ
ースダウン方式により搭載し、他の回路基板に形成され
た接続パッドに半田を介して接合する半導体装置におい
て、前記フィルム基板の上面の半導体チップ搭載領域内
から半導体チップ搭載領域外にかけて前記半田を介する
ことなく直接外部に接続される外部接続用パターンを設
け、該外部接続用パターンの一端を前記バンプ電極のい
ずれかに接合したものである。請求項２記載の発明に係
る半導体装置は、半導体チップに形成された複数のバン
プ電極をフィルム基板上に形成された接続パッドにフェ
ースダウン方式により搭載し、他の回路基板に形成され
た接続パッドに半田を介して接合する半導体装置におい
て、前記フィルム基板の上面の半導体チップ搭載領域内
から半導体チップ搭載領域外にかけて前記半田を介する
ことなく直接外部の接続端子に接続される外部接続用パ
ターンを設け、該外部接続用パターンの一部を前記フィ
ルム基板から突出させ、該外部接続用パターンの一端を
前記バンプ電極のいずれかに接合すると共に前記外聞接
続用パターンの突出部を前記フィルム基板を折り曲げて
前記半導体チップの上面に配置したものである。請求項
７記載の発明に係る半導体装置の接合構造は、フィルム
基板上に半導体チップがフェースダウン方式により搭載
され、前記フィルム基板下に半田ボールが設けられた半
導体装置を回路基板上に接合した半導体装置の接合構造
において、前記フィルム基板の上面の半導体チップ搭載
領域内から半導体チップ搭載領域外にかけて外部接続用
パターンを設け、該外部接続用パターンの一端を前記半
導体チップに形成されたバンプ電極のいずれかに接合
し、前記回路基板の上面に接続用パターンを設け、前記
フィルム基板の外部接続用パターンを直接前記回路基板
の接続用パターンに接合したものである。この発明によ
れば、フィルム基板の上面の半導体チップ搭載領域内か
ら半導体チップ搭載領域外にかけて外部接続用パターン
を設け、この外部接続用パターンの一端を半導体チップ
に形成されたバンプ電極のいずれかに接合しているの
で、外部接続用パターンを放熱用パターンとして用いた
場合、半導体チップの下面（アクティブ面）側で発生し
た熱を外部接続用パターンを介して放熱することがで
き、したがって半導体チップから発生する熱の放熱性を
良くすることができる。また、外部接続用パターンを電
源用コネクタとして用いた場合、専用のコネクタが不要
となり、コネクタ機能も兼用する安価な構成を提供する
ことができる。
【０００７】
【発明の実施の形態】（第１実施形態）図１はこの発明
の第１実施形態における半導体装置の接合構造の要部の
断面図を示したものである。この図において、図１３と
同一名称のものには同一の符号を付し、その説明を適宜
省略する。この実施形態においては、半導体チップ２の
下面周辺部に図示しない本来のバンプ電極のほかに放熱
用バンプ電極２１が適宜に設けられている。フィルム基
板（中継基板）３の形状については後で説明するが、こ
のフィルム基板３の上面の半導体チップ搭載領域内から
半導体チップ搭載領域外にかけて放熱用パターン（外部
接続用パターン）２２が設けられている。回路基板１０
の上面において接続パッド１１配置領域の外側の所定の
箇所には放熱用パターン（接続用パターン）２３が設け
られている。
【０００８】そして、半導体チップ２の放熱用バンプ電
極２１は、フィルム基板３の上面の半導体チップ搭載領
域内に設けられた放熱用パターン２２に接合されてい
る。フィルム基板３の上面の半導体チップ搭載領域外に
設けられた放熱用パターン２２は、この部分におけるフ
ィルム基板３が所定の方向にほぼ１８０°折り曲げられ
た状態で、回路基板１０の放熱用パターン２３に接合さ
れている。
【０００９】したがって、この半導体装置の接合構造に
おいては、半導体チップ２の下面（アクティブ面）側で
発生した熱は放熱用バンプ電極２１及び放熱用パターン
２２、２３を介して速やかに放熱される。この結果、半
導体チップ２の発熱量が大きくても、半導体チップ２の
下面側で発生した熱がアンダーフィル材９との界面の部
分にこもることがなく、半導体チップ２から発生する熱
の放熱性を良くすることができ、ひいては半導体チップ
２に熱に起因する誤動作が生じにくいようにすることが
できる。
【００１０】次に、半導体装置１の製造方法及びその回
路基板１０への接合方法の一例について説明する。ま
ず、図２に示すように、ポリイミド等からなるフィルム
基板３の上面に銅箔３１を直接（または接着剤を介し
て）ラミネートしたものを用意する。この場合、フィル
ム基板３及び銅箔３１は長尺なものからなり、ロールツ
ウロールで搬送されるようになっている。なお、フィル
ム基板３及び銅箔３１はシート状であってもよい。
【００１１】次に、図３に示すように、通常のフォトリ
ソグラフィ法により、銅箔３１をパターニングして、第
１の接続パッド（図示せず）、第２の接続パッド６、そ
の間の引き回し線（図示せず）及び放熱用パターン２２
を形成する。次に、図示していないが、第１の接続パッ
ド、第２の接続パッド６、その間の引き回し線及び放熱
用パターン２２の表面にＳｕやＮｉ／Ａｕ等からなるメ
ッキ層を形成する。
【００１２】次に、図４に示すように、ＣＯ２レーザ、
ＹＡＧレーザ、エキシマレーザ等のレーザを照射するこ
とにより、第２の接続パッド６の中央部に対応する部分
におけるフィルム基板３に円孔７を形成する。
【００１３】次に、図５に示すように、半導体チップ２
の下面周辺部に設けられた図示しない本来のバンプ電極
及び放熱用バンプ電極２１をフィルム基板３上の第１の
接続パッド及び放熱用パターン２２に接合することによ
り、半導体チップ２をフィルム基板３上にフェースダウ
ン方式により搭載する。この場合、本来のバンプ電極及
び放熱用バンプ電極２１はＡｕや半田等によって形成さ
れ、第１の接続パッド及び放熱用パターン２２にＡｕ−
Ｓｎ共晶接合、Ａｕ−Ａｕ接合、半田接合等により接合
される。
【００１４】次に、半導体チップ２とフィルム基板３と
の間にアンダーフィル材９をサイドポッティング法によ
り形成する。なお、アンダーフィル材９の代わりに、半
導体チップ２をフィルム基板３上に搭載する前に、フィ
ルム基板３上にソルダーレジスト等からなる絶縁材を設
けるようにしてもよい。また、半導体チップ２をフィル
ム基板３上に異方性導電接着剤を介して搭載するように
してもよい。
【００１５】次に、図６に示すように、円孔７内及び円
孔７下に半田ボール８を第２の接続パッド６に接続させ
て形成する。次に、図７または図８に示すように、フィ
ルム基板３を所定の形状に切断する。図７に示すフィル
ム基板３の場合には、点線で囲まれた正方形状の半導体
チップ搭載領域部３ａの４辺の外側に長方形状の半導体
チップ搭載領域外部３ｂを有する形状となっている。図
８に示すフィルム基板３の場合には、全体が正方形状で
あり、その４角つまり点線の外側を除く領域がほぼ正八
角形状の半導体チップ搭載領域部３ａであり、前記４角
が半導体チップ搭載領域外部３ｂとなっている。
【００１６】次に、図９に示すように、フィルム基板３
を図７または図８に示す点線に沿って所定の方向にほぼ
１８０°折り曲げる。次に、図１に示すように、以上の
ように構成された半導体装置１を回路基板１０上に接合
する。すなわち、半田ボール８を回路基板１０の接続パ
ッド１１に該接続パッド１１上に予め設けられた半田
（図示せず）を介して接合すると共に、フィルム基板３
の折曲部下の放熱用パターン２２を回路基板１０の放熱
用パターン２３に該放熱用パターン２３上に予め設けら
れた半田（図示せず）を介して接合する。
【００１７】ところで、以上のようにして得られた半導
体装置の接合構造では、フィルム基板３の外周部の４箇
所の折曲部下の放熱用パターン２２を回路基板１０の放
熱用パターン２３に接合しているので、当該４箇所の折
曲部の部分にスペーサとしての機能を持たせることがで
きる。この結果、フィルム基板３と回路基板１０とのギ
ャップが安定し、半田ボール８の当初の高さをフィルム
基板３と放熱用パターン２２との合計厚さよりもやや高
くしておくと、半田ボール８が適度につぶれるだけで、
ギャップ不安定によるショートやクラックが発生しない
ようにすることができる。なお、当該折曲部の部分は、
図７に示すフィルム基板３の場合、４辺ではなく、相対
向する２辺としてもよい。また、当該折曲部の部分は、
ギャップ安定を考慮しない場合、１箇所としてもよい。
【００１８】（第２実施形態）図１０はこの発明の第２
実施形態における半導体装置の接合構造の要部の断面図
を示したものである。この図において、図１と同一名称
のものには同一の符号を付し、その説明を適宜省略す
る。この実施形態におけるフィルム基板３は、図１１に
展開して示すように、点線で囲まれた正方形状の半導体
チップ搭載領域部３ｃの左右の２辺の外側に長方形状の
第１の半導体チップ搭載領域外部３ｄを有し、第１の半
導体チップ搭載領域外部３ｄの外側に長方形状の第２の
半導体チップ搭載領域外部３ｅを有する形状となってい
る。
【００１９】なお、図１１において一点鎖線で示す長方
形状部は、図１０にも示すように、放熱用パターン２２
の一部であって、第２の半導体チップ搭載領域外部３ｅ
の外側に突出された複数のリードからなる突出リード部
２２ａとなっている。この突出リード部２２ａは、図４
に示す製造工程において円孔７を形成するとき、突出リ
ード部２２ａに対応する部分のフィルム基板３を同時に
除去することにより、形成される。
【００２０】そして、この場合の半導体装置１の製造に
際しては、図５及び図６に示す場合と同様に、半導体チ
ップ２をフィルム基板３上に搭載し、次いで半田ボール
８を形成する。次に、フィルム基板３を図１１に示すよ
うに切断する。次に、図１０に示すように、フィルム基
板３を図１１に示す各点線に沿ってそれぞれ所定の方向
にほぼ９０°折り曲げ、第１の半導体チップ搭載領域外
部３ｄをその内面に設けられた放熱用パターン２２と共
に半導体チップ２の左右側面に沿わせ、且つ、第２の半
導体チップ搭載領域外部３ｅをその下面に設けられた放
熱用パターン２２及び該放熱用パターン２２の突出リー
ド部２２ａと共に半導体チップ２の上面に該上面に予め
設けられた両面接着テープや半田層等からなる接着層２
４を介して接着する。次に、放熱用パターン２２の突出
リード部２２ａの上面に放熱フィン２５を突出リード部
２２ａ間の接着層２４に接着して配置する。
【００２１】したがって、この半導体装置の接合構造に
おいては、半導体チップ２の下面（アクティブ面）側で
発生した熱は放熱用バンプ電極２１、放熱用パターン２
２及び放熱フィン２５を介して速やかに放熱される。こ
の結果、半導体チップ２の発熱量が大きくても、半導体
チップ２の下面側で発生した熱がアンダーフィル材９と
の界面の部分にこもることがなく、半導体チップ２から
発生する熱の放熱性を良くすることができ、ひいては半
導体チップ２に熱に起因する誤動作が生じにくいように
することができる。ところで、この場合、半導体チップ
２の左右側面及び上面に放熱用パターン２２を沿わせて
いるので、半導体チップ２の左右側面及び上面からの熱
も放熱用パターン２２及び放熱フィン２５を介して速や
かに放熱することができ、放熱性をより一層良くするこ
とができる。
【００２２】なお、フィルム基板３を図１２に示すよう
にしてもよい。すなわち、図１２に示すフィルム基板３
の場合には、点線で囲まれた正方形状の半導体チップ搭
載領域部３ｃの４辺の外側に長方形状の第１の半導体チ
ップ搭載領域外部３ｄを有し、第１の半導体チップ搭載
領域外部３ｄの外側にほぼ台形状の第２の半導体チップ
搭載領域外部３ｅを有する形状となっている。なお、図
１２において一点鎖線で示す二等辺直角三角形状部は、
放熱用パターン２２の一部であって、第２の半導体チッ
プ搭載領域外部３ｅの外側に突出された複数のリードか
らなる突出リード部２２ａとなっている。
【００２３】そして、この場合の半導体装置１の製造に
際しては、図１０を参照して説明すると、フィルム基板
３を図１２に示す各点線に沿ってそれぞれ所定の方向に
ほぼ９０°折り曲げ、第１の半導体チップ搭載領域外部
３ｄをその内面に設けられた放熱用パターン２２と共に
半導体チップ２の４つの側面に沿わせ、且つ、第２の半
導体チップ搭載領域外部３ｅをその下面に設けられた放
熱用パターン２２及び該放熱用パターン２２の突出リー
ド部２２ａと共に半導体チップ２の上面に接着層２４を
介して接着する。したがって、この場合には、半導体チ
ップ２の４つの側面及び上面に放熱用パターン２２を沿
わせているので、半導体チップ２の４つの側面及び上面
からの熱も放熱用パターン２２及び放熱フィン２５を介
して速やかに放熱することができ、放熱性をより一層良
くすることができる。
【００２４】なお、上記第１実施形態において、図１の
符号２１で示すものを電源用バンプ電極とし、符号２２
で示すものを電源用コネクタとし、符号２３で示すもの
を電源配線とした場合、専用のコネクタが不要となり、
コネクタ機能も兼用する安価な構成を提供することがで
きる。
【００２５】
【発明の効果】以上説明したように、この発明によれ
ば、フィルム基板の上面の半導体チップ搭載領域内から
半導体チップ搭載領域外にかけて外部接続用パターンを
設け、この外部接続用パターンの一端を半導体チップに
形成されたバンプ電極のいずれかに接合しているので、
外部接続用パターンを放熱用パターンとして用いた場
合、半導体チップの下面（アクティブ面）側で発生した
熱を外部接続用パターンを介して放熱することができ、
したがって半導体チップから発生する熱の放熱性を良く
することができる。また、外部接続用パターンを電源用
コネクタとして用いた場合、専用のコネクタが不要とな
り、コネクタ機能も兼用する安価な構成を提供すること
ができる。
【図面の簡単な説明】
【図１】この発明の第１実施形態における半導体装置の
接合構造の要部の断面図。
【図２】図１に示す半導体装置の製造に際し、当初用意
したものの断面図。
【図３】図２に続く製造工程の断面図。
【図４】図３に続く製造工程の断面図。
【図５】図４に続く製造工程の断面図。
【図６】図５に続く製造工程の断面図。
【図７】図６に続く製造工程の一例の平面図。
【図８】図６に続く製造工程の他の例の平面図。
【図９】図７または図８に続く製造工程の断面図。
【図１０】この発明の第２実施形態における半導体装置
の接合構造の要部の断面図。
【図１１】図１０に示すフィルム基板の一例の展開平面
図。
【図１２】図１０に示すフィルム基板の他の例の展開平
面図。
【図１３】従来の半導体装置の接合構造の一例の一部の
断面図。
【符号の説明】
１ 半導体装置 ２ 半導体チップ ３ フィルム基板 ８ 半田ボール １０ 回路基板 １１ 接続パッド ２１ 放熱用バンプ電極 ２２、２３ 放熱用パターン ２２ａ 突出リード部 ２５ 放熱フィン

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップに形成された複数のバンプ
    電極をフィルム基板上に形成された接続パッドにフェー
    スダウン方式により搭載し、他の回路基板に形成された
    接続パッドに半田を介して接合する半導体装置におい
    て、前記フィルム基板の上面の半導体チップ搭載領域内
    から半導体チップ搭載領域外にかけて前記半田を介する
    ことなく直接外部に接続される外部接続用パターンを設
    け、該外部接続用パターンの一端を前記バンプ電極のい
    ずれかに接合したことを特徴とする半導体装置。
  2. 【請求項２】 半導体チップに形成された複数のバンプ
    電極をフィルム基板上に形成された接続パッドにフェー
    スダウン方式により搭載し、他の回路基板に形成された
    接続パッドに半田を介して接合する半導体装置におい
    て、前記フィルム基板の上面の半導体チップ搭載領域内
    から半導体チップ搭載領域外にかけて前記半田を介する
    ことなく直接外部の接続端子に接続される外部接続用パ
    ターンを設け、該外部接続用パターンの一部を前記フィ
    ルム基板から突出させ、該外部接続用パターンの一端を
    前記バンプ電極のいずれかに接合すると共に前記外聞接
    続用パターンの突出部を前記フィルム基板を折り曲げて
    前記半導体チップの上面に配置したことを特徴とする半
    導体装置。
  3. 【請求項３】 請求項２記載の発明において、前記半導
    体チップの上面に配置された前記外部接続用パターンの
    突出部上に放熱部材を設けたことを特徴とする半導体装
    置。
  4. 【請求項４】 請求項１〜３のいずれかに記載の発明に
    おいて、前記フィルム基板は、方形状の半導体チップ搭
    載領域部の少なくとも相対向する２辺の外側に半導体チ
    ップ搭載領域外部を有するものからなり、前記各半導体
    チップ搭載領域外部上に前記外部接続用パターンが設け
    られていることを特徴とする半導体装置。
  5. 【請求項５】 請求項１記載の発明において、前記フィ
    ルム基板は方形状であり、その４角を除く領域が半導体
    チップ搭載領域部であり、前記４角上に前記外部接続用
    パターンが設けられていることを特徴とする半導体装
    置。
  6. 【請求項６】 請求項１〜５のいずれかに記載の発明に
    おいて、前記フィルム基板下に半田ボールが設けられて
    いることを特徴とする半導体装置。
  7. 【請求項７】 フィルム基板上に半導体チップがフェー
    スダウン方式により搭載され、前記フィルム基板下に半
    田ボールが設けられた半導体装置を回路基板上に接合し
    た半導体装置の接合構造において、前記フィルム基板の
    上面の半導体チップ搭載領域内から半導体チップ搭載領
    域外にかけて外部接続用パターンを設け、該外部接続用
    パターンの一端を前記半導体チップに形成されたバンプ
    電極のいずれかに接合し、前記回路基板の上面に接続用
    パターンを設け、前記フィルム基板の外部接続用パター
    ンを直接前記回路基板の接続用パターンに接合したこと
    を特徴とする半導体装置の接合構造。
  8. 【請求項８】 請求項７記載の発明において、前記フィ
    ルム基板は、方形状の半導体チップ搭載領域部の少なく
    とも相対向する２辺の外側に半導体チップ搭載領域外部
    を有するものからなり、前記各半導体チップ搭載領域外
    部上に前記外部接続用パターンが設けられていることを
    特徴とする半導体装置の接合構造。
  9. 【請求項９】 請求項７記載の発明において、前記フィ
    ルム基板は方形状であり、その４角を除く領域が半導体
    チップ搭載領域部であり、前記４角上に前記外部接続用
    パターンが設けられていることを特徴とする半導体装置
    の接合構造。
JP25257799A 1999-09-07 1999-09-07 半導体装置及びその接合構造 Pending JP2001077236A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP25257799A JP2001077236A (ja) 1999-09-07 1999-09-07 半導体装置及びその接合構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP25257799A JP2001077236A (ja) 1999-09-07 1999-09-07 半導体装置及びその接合構造

Publications (1)

Publication Number Publication Date
JP2001077236A true JP2001077236A (ja) 2001-03-23

Family

ID=17239319

Family Applications (1)

Application Number Title Priority Date Filing Date
JP25257799A Pending JP2001077236A (ja) 1999-09-07 1999-09-07 半導体装置及びその接合構造

Country Status (1)

Country Link
JP (1) JP2001077236A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004105128A1 (ja) * 2003-05-20 2004-12-02 Fujitsu Limited 半導体パッケージ
JP2006056240A (ja) * 2004-07-22 2006-03-02 Canon Inc インクジェット記録ヘッド及びインクジェット記録装置
CN100385648C (zh) * 2004-10-05 2008-04-30 夏普株式会社 半导体器件以及电子设备
US7830011B2 (en) 2004-03-15 2010-11-09 Yamaha Corporation Semiconductor element and wafer level chip size package therefor

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004105128A1 (ja) * 2003-05-20 2004-12-02 Fujitsu Limited 半導体パッケージ
US7279778B2 (en) 2003-05-20 2007-10-09 Fujitsu Limited Semiconductor package having a high-speed signal input/output terminal
US7830011B2 (en) 2004-03-15 2010-11-09 Yamaha Corporation Semiconductor element and wafer level chip size package therefor
JP2006056240A (ja) * 2004-07-22 2006-03-02 Canon Inc インクジェット記録ヘッド及びインクジェット記録装置
CN100385648C (zh) * 2004-10-05 2008-04-30 夏普株式会社 半导体器件以及电子设备

Similar Documents

Publication Publication Date Title
US20080211079A1 (en) Heat dissipation methods and structures for semiconductor device
JP2004172489A (ja) 半導体装置およびその製造方法
JP2001291793A (ja) 半導体装置及びその製造方法
JPH07153903A (ja) 半導体装置パッケージ
JP2000077563A (ja) 半導体装置およびその製造方法
JP2003008186A (ja) 半導体装置
JP7025948B2 (ja) 半導体装置および半導体装置の製造方法
JP2000138317A (ja) 半導体装置及びその製造方法
JP2006228897A (ja) 半導体装置
TWI459512B (zh) 使用相互連接的三維層片將垂直封裝的ｍｏｓｆｅｔ和積體電路功率器件構建成集成模組
JPH06302728A (ja) セラミック多層基板上におけるｌｓｉ放熱構造
JP2001077236A (ja) 半導体装置及びその接合構造
JP2004221600A (ja) 突出した（ｒａｉｓｅｄ）ハンダ・ボール・パッドを備えるボール・グリッド・アレイ・パッケージ構造
JP2003347503A (ja) 半導体装置及びその製造方法並びに半導体実装方法
JP2005109088A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JPH08330355A (ja) 半導体装置
JP2006278441A (ja) 半導体装置およびその製造方法
JP2007053148A (ja) 半導体モジュール
JP2002151634A (ja) 基板放熱装置
JPS6057944A (ja) 半導体装置
JP2004363319A (ja) 実装基板及び半導体装置
JPH09331004A (ja) 半導体装置
JP3265544B2 (ja) 半導体チップの実装構造
JP2012199283A (ja) 半導体装置
JP2002026239A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060203