JP5271982B2

JP5271982B2 - 半導体装置

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Publication number: JP5271982B2
Application number: JP2010197003A
Authority: JP
Inventors: 哲治田上; 孝則橋爪
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-09-02
Filing date: 2010-09-02
Publication date: 2013-08-21
Anticipated expiration: 2025-04-22
Also published as: JP2011009773A

Description

本発明は半導体装置の製造技術に関し、特に、半導体チップが流動性のある接着材を介して設けられている基板において、接着材の流出時における流出接着材の受入用凹部を省スペース化して配置するのに適用して有効な技術である。

以下に説明する技術は、本発明を研究、完成するに際し、本発明者によって検討されたものであり、その概要は次のとおりである。

半導体装置は、基板（配線基板）のチップ搭載領域に半導体チップが搭載されて構成されている。かかる半導体チップの基板への搭載は、例えば、流動性のある接着材を介して基板のチップ搭載領域に搭載される。かかる工程では、接着材の量は所定量に管理されているが、半導体チップと基板のチップ搭載領域との間にボイド（隙間）が形成されないように過剰量が供給されたり、あるいは接着剤が搭載領域の周辺側から供給されたりすると、かかる接着材を間に挟んでダイボンディングする際等に、接着材が搭載領域からはみ出して流出する場合がある。

かかる流出接着材は、基板のワイヤボンディングで使用するボンディング電極にまで流出して、ボンディング電極が汚染され、ボンディング電極での電気的接続不良の一因となる虞がある。かかる流出接着材による障害は、半導体装置の小型化に合わせて基板の小面積化が進む程、その発生確立が高くなる。

そのため、搭載領域の周辺には、流出接着材が流れ込めるような凹部（ダムと呼ぶ場合もある）を設けて、流出の拡大を防止している。かかる凹部は、搭載領域の周縁を囲むように連続した枠状に設けられ、基板を構成するコア材の表面に塗布したソルダレジストの未塗布部分として形成されている。このように、連続した枠状に凹部を設けることで、搭載領域のいかなる方向に接着材が流出しても受入可能な対策が施されている。かかる構成については、特許文献１に開示されている。

また、特許文献２には流出した接着剤が配線基板上に形成されたボンディング用の電極に到達しないように、半導体チップの端部と配線基板の電極との間に開口溝を形成する技術が開示されている。開口溝は配線基板の主面が露出するように絶縁膜を除去することで形成している。

特開２００１−２６７４５２号公報特開２００３−９２３７４号公報

ところが、上記流出接着材の受入用凹部の配置においては、以下の課題があることを本発明者は見出した。

表面実装型のＢＧＡ（ Ball Grid Array ）型の半導体装置におけるボンディングワイヤにおいて、その接続不良の原因の一つとして、ボンディング電極の汚染が指摘され、その技術的解決を本発明者は検討していた。

ＰＢＧＡ等で代表されるＢＧＡ型の半導体装置では、プリント配線基板上に搭載された半導体チップの電極と、プリント配線基板に形成されたボンディング電極とを、ボンディングワイヤでボンディングし、その後に樹脂封止してパッケージが構成されている。かかるパッケージの裏面には、外部導出用リードの代わりとして球形のはんだボールが形成されている。

かかる構成の半導体装置は、電子部品等を実装する実装配線基板の電極部にはんだボールを重合させ、リフローによりはんだボールを溶融することで半導体装置側と実装配線基板側との電気的な接続を確保する実装方法が採用されている。

近年、半導体装置の小型化に伴い、上記ＢＧＡ型の半導体装置においてもファインピッチ化が図られ、かかるファインピッチ化したＢＧＡ型半導体装置では、プリント配線基板が小面積化されているため、半導体チップの周辺部からプリント配線基板に形成されたボンディング電極までの距離が短くなっている。

そのため、半導体チップをプリント配線基板に接着する接着材が、ダイボンディング時や、接着材を硬化させるベーク時等に流れ出すと、半導体チップの周辺部からボンディング電極までの距離が上記の如く短くなっている分、その流れ出した接着材によってボンディング電極が汚染され易くなってきた。

汚染されたボンディング電極にワイヤボンディングを行うと、ボンディングワイヤの接合が不十分となり、圧着剥がれや接続不良等が生じ、半導体装置の信頼性を損ねる結果が招来する。

そこで、かかる流出接着材による汚染対策として、前述の如く、プリント配線基板に搭載された半導体チップの外周縁部と、プリント配線基板に設けたボンディング電極との間に、半導体チップの搭載領域の周縁を囲むように連続した枠状の凹部を設け、流出接着材を落とし込んでその流出拡大を阻止する構成が採用されている。

しかしながら、半導体装置の小型化に伴い、プリント配線基板上に形成された電極と半導体チップとの距離も狭くなり、形成する凹部の幅も狭くしなければならない。凹部の幅が狭くなると、流出する接着剤の量が多い場合、凹部で接着剤の流出拡大を阻止することが困難となり、プリント配線基板上の電極まで到達する可能性が高い。

前述した特許文献２の場合、形成する溝は配線基板の主面が露出するように絶縁膜を除去しているため、溝の幅が多少狭くなっても、溝を深く形成しているため流出した接着剤の量が多い場合でも、対応できる。

しかしながら、プリント配線基板等の基板には、上下の配線接続を行うための複数のスルーホールが設けられ、かかるスルーホール内には基板の表裏に形成するソルダレジスト材が埋め込まれている。これは、後の樹脂封止工程において、半導体チップを封止する樹脂（レジン）がスルーホールを介して基板の裏面側（はんだボールが形成される面）に樹脂が回り込み、はんだボールを形成する電極が回り込んだ樹脂で覆われてしまうことを抑制するためである。そのため、流出接着材の受入用の凹部は、かかるスルーホール部分を避けて形成する他はなく、結果として、複数あるスルーホールの内、搭載領域に最も接近して設けられたスルーホールを避けて、かかるスルーホールの内側領域に、連続した枠状に溝を構成して凹部を形成しているのが現状である。

このように、半導体装置の小型化が積極的に進められ、結果として基板の小サイズ化、小面積化が図られる状況では、流出接着材の受入用凹部をスルーホール内側領域に枠状に連続して設けるこれまでの構成を踏襲すると、かかる凹部の内側に設定する半導体チップの搭載領域は、益々狭められることとなる。しかし、半導体チップもその高機能化が求められるため、半導体チップの小サイズ化にも自ずと限界があり、常に、基板の小面積化に対応した搭載領域の狭隘化に対応できるとは限らない。

かかる基板の上記状況を詳細に検討する中、本発明者は、ある事実に気がついた。流出接着材の受入用凹部は、確かに、搭載領域のいずれの方向から接着材が流出しても対応できるよう連続した枠状に構成されている。しかし、現実的には、接着材が流出したとしても枠状に構成した全ての凹部が流出接着材で埋まるわけではなく、その一部が対応するだけである。

このような凹部の実際的な使用状況を踏まえれば、実際に流出接着材が流れ込まない凹部の殆どの部分は、受入機能を発揮せず、ある意味では無駄な存在で、その凹部の設置個所はデッドスペースとなっているとも言える。しかし、かかる構成を完全に排除することもできない。万が一にも接着材が流出した場合に備えることができないからである。

そこで、本発明者は、デッドスペースとなり得る凹部の省スペース化が図れないかと考えた。かかる省スペース化を図ることでデッドスペースを削減し、その分、搭載領域の拡大につなげる技術開発が行えるのではないかと発想した。

本発明の目的は、基板に設ける流出接着材の受入用の凹部の省スペース化を図ることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

接着材を介して半導体チップが搭載された基板上に前記接着材の流出時の流出接着材受入用の凹部を、半導体チップの搭載領域の域外周縁に配置された複数のスルーホールのスルーホール間に断続的に設けることで、半導体チップの搭載領域の拡大が行えるような凹部配置の省スペース化を図った。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

接着材を介して半導体チップを搭載する基板上に前記接着材の流出時の流出接着材受入用の凹部を、半導体チップの搭載領域の域外の周縁に配置された複数のスルーホールのスルーホール間に断続的に設けることで、凹部配置の省スペース化が図れ、半導体チップの搭載領域を、かかる構成を採用しない場合に比べて、大きく確保することができる。

本発明の実施の形態の半導体装置の一実施例の平面状況を模式的に示す平面説明図である。図１に示す本発明の実施の形態の半導体装置の一実施例のＡ−Ａ線で切断した様子を模式的に示す断面説明図である。（ａ）は図１に示す本発明の実施の形態の半導体装置の一実施例のＢ−Ｂ線で切断した様子を模式的に示す断面説明図であり、（ｂ）は凹部の構成状況の一部を模式的に示す説明図である。凹部への流出接着材の流れ込む様子を模式的に示す説明図である。本発明の実施の形態の半導体装置の一実施例で使用する基板における半導体チップの搭載領域状況を模式的に示す平面説明図である。これまでの凹部構成を採用した基板における半導体チップの搭載領域状況を模式的に示す平面説明図である本発明の実施の形態の半導体装置の製造方法の手順を示すフロー図である。（ａ）、（ｂ）、（ｃ）は凹部形状の変形例を模式的に示す説明図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する場合がある。

（実施の形態１）
図１は、本発明に係る半導体装置の平面状況を模式的に示す平面図である。図２は、図１のＡ−Ａ線で切断した本発明に係る半導体装置の様子を示す断面図である。図３（ａ）は図１のＢ−Ｂ線で切断した本発明に係る半導体装置の様子を示す断面図であり、（ｂ）は凹部（溝）５０の設置状況を模式的に一部を拡大して示す説明図である。

本発明に係る半導体装置１０は、例えば、ファインピッチＢＧＡ等のＢＧＡ型の半導体装置に構成され、図１に示すような構成のプリント配線基板２０ａ等の基板２０に、半導体チップ３０が搭載されて構成されている。

基板２０では、所定の搭載領域に接着材（ダイボンド材、ペースト材、接合材）４０を介して接着された半導体チップ３０の周縁に、図１、２に示すように、相対してボンディング電極２１が基板２０の外周縁に沿って設けられている。かかるボンディング電極２１は、半導体チップ３０の電極と金線２２ａ等を用いたボンディングワイヤ２２で電気的に接続されている。接着剤４０は、粘性及び流動性が高く、例えば熱硬化性部材からなる。

ボンディングワイヤ２２で半導体チップ３０側と電気的接続がなされたボンディング電極２１は、配線２１ａを介して基板２０を上下に通るスルーホール２３に接続され、さらに、かかるスルーホール２３を介して、図２、３（ａ）に示すように、基板２０の裏面に設けたランド２４を介してはんだボール２５と電気的に接続されている。

かかる構成の基板２０は、図２、３（ａ）に示すように、例えば、ガラスエポキシ樹脂等の樹脂で形成されたコア材ａの表面に図示はしない配線パターンが設けられ、かかるコア材ａの表裏両面をソルダレジストｂで所定パターンに覆うことで構成されている。かかる所定パターンでは、ソルダレジストｂは、図２に示すように、ボンディング電極２１の設置領域と、流出接着材の受入用の凹部５０の形成領域には塗布されず、はんだ付け不要な個所が溶融はんだと接触しないように構成されている。

凹部５０は、図２、３に示すように、ソルダレジストｂの未塗布部分として構成され、コア材ａの表面側を底部として、周囲をソルダレジストｂで囲まれた窪みとして形成されている。言い換えると、凹部５０が形成される領域は、コア材ａがソルダレジストｂから露出している。因みに、ソルダレジストｂには、例えは、メラニン、エポキシ、アクリル、ポリスチロール等の樹脂が使用されている。

かかる凹部５０は、図１に示すように、基板２０に複数設けたスルーホール２３の内、半導体チップ３０の搭載領域の域外周縁に設けられ、且つ半導体チップ３０の搭載領域に最も近い位置に形成されたスルーホール２３ａ（２３）のスルーホール２３ａ間に形成されている。すなわち、スルーホール２３ａ間に、断続的に形成されている。

凹部５０は、例えば、図３（ｂ）に示すように、両脇のスルーホール２３ａのソルダレジストｂの盛り上がりのすそ野ｃにその端辺５１が接する矩形状に設けられ、ソルダレジストｂの盛り上がりを利用して効果的に凹部５０へ流出接着材を誘導できるように構成しておけばよい。

また、かかる構成の基板２０の表面の隅に、図１に示すように、位置決めの基準等に用いられるインデックス２６が設けられている。

このように凹部５０を設けた基板２０に半導体チップ３０が搭載され、ワイヤボンディング等で所要の電気的接続がなされた状態で、全体が所定の封止樹脂６０で樹脂封止され、本発明に係る半導体装置１０が構成されている。

以上のように構成された本発明に係る半導体装置１０では、基板２０に半導体チップ３０を接着材４０を介して搭載するダイボンディング時、あるいは接着材６０の硬化を促すベーク時等に、接着材４０が半導体チップ３０の搭載領域からはみ出して流出しても、流出接着材は、搭載領域の近くに設けられた凹部５０に流れ込み、ボンディング電極２１までの流出拡大を防止することができる。

また、上記構成では、凹部５０は、これまでの場合とは異なり、断続的に非連続の状態に設けられているが、図３（ａ）に示すようにスルーホール２３ａ側ではソルダレジストｂが盛り上がっているため、図４に示すように流出接着材４０ａ（４０）はスルーホール２３ａ間に設けた凹部５０に誘導され、凹部５０で受け入れられることとなる。従って、流出接着材４０ａが、断続的に設けた凹部５０の間を通り抜けて、ボンディング電極２１まで流出する心配はない。

また本発明に係る半導体装置１０では、使用している基板２０における凹部５０の設置位置が、図１に示すように、スルーホール２３ａ間に設けられているため、かかる構成を採用しないこれまでの凹部形成構成の場合と比べて、同じ基板面積の基板２０を用いても、半導体チップ３０の搭載領域を広く確保することができる。

図５は、図１に示す半導体装置１０で使用した基板２０の表面構成を模式的に示す平面図で、かかる構成における半導体チップ３０の搭載領域をＡ（図中破線表示）で示す。一方、図６には、図５に示すと同様の基板サイズとスルーホール２３ａの配置構成を有する基板１００において、これまでのようにスルーホール２３ａを避けて連続的に枠状に凹部２００を設け、スルーホール２３ａの内側領域に、すなわち凹部２００の内側に半導体チップ３０の搭載領域Ｂ（図中破線表示）を確保した場合を示す。

例えば、図５、６から明瞭に確認できるように、両搭載領域Ａ、Ｂを比較すると、半導体チップ３０の搭載領域Ａは、図６の凹部２００の内側に形成される搭載領域Ｂに比較して搭載面積が拡大していることが確認できる。本発明者の試算では、例えば、図６に示すような凹部構成を有する場合には、５ｍｍ角のパッケージサイズでの搭載領域が１．６４ｍｍ角であるのに対して、図５に示すような凹部構成を採用することで、１．６４ｍｍ角の搭載領域が３．０４ｍｍ角の搭載領域にまで拡大が可能であることが確認された。

このように、同等の基板面積を有する場合には、これまでの凹部２００の配置構成よりも、本発明において採用した凹部５０の配置構成の方が省スペース化が図れ、その分、半導体チップ３０の搭載面積の拡大が図れることが分かる。かかる凹部５０の構成を適用する半導体装置１０としては、特段その構成を選ばないが、しかし、基板面積の小面積化が推進されているチップサイズパッケージ（ＣＳＰ：Chip Size Package ）等の小型の場合に適用した方が、その効果をより顕著に感得することができる。

かかる基板２０は、コア材ａの所定位置にスルーホール２３を設け、その後に所定位置にボンディング電極２１、及び所定パターンの配線を形成する。このようにして所要の処理を済ませた後に、コア材ａの表裏両面に、所定層厚でソルダレジストｂを塗布する。

ソルダレジストｂの塗布に際しては、ボンディング電極２１の形成領域、凹部５０形成領域を避けて塗布する。例えば、印刷マスクを用いて、かかる未塗布部分を残すようにして印刷方で塗布し、その後ベークしてソルダレジストｂを熱硬化させることで、基板２０を製造することができる。あるいは、予めソルダレジストｂを全面塗布しておき、その後に所要個所のみソフトエッチングで開口するようにしても構わない。

次に、上記の如く凹部５０の省スペース化により半導体チップ３０の搭載領域を拡大することができる基板２０を用いた本発明に係る半導体装置１０の製造方法について、図７のフロー図に沿って説明する。

図７に示すように、ステップＳ１００で凹部５０をスルーホール２３ａ間に設けた図５に示すような基板２０準備する。併せて、ステップＳ２００で、かかる基板２０に搭載する半導体チップ３０を準備する。このようにして準備した基板２０、半導体チップ３０を用いて、ステップＳ３００でダイボンディングし、基板２０の搭載領域に半導体チップ３０を搭載する。ダイボンディングによる搭載に際しては、半導体チップ３０を基板２０の搭載領域Ａに、図２に示すように接着材４０を介して接着し搭載する。その後ワイヤボンディングで、半導体チップ３０と基板２０上のボンディング電極２１とを電気的に接続する。

搭載後は、図７のステップＳ４００に示すように樹脂封止する。樹脂封止に際しては、特段その方法を限定する必要はないが、例えば、半導体装置１０の構成がチップサイズパッケージ等の小型の場合には、チップサイズパッケージ等の製造に際して採用されるＭＡＰ（Mold Array Process）法で樹脂封止を行えばよい。勿論、その他の樹脂封止法を用いても構わない。

その後、ステップＳ５００で個々の半導体装置１０に、ダイサーを用いてダイシングすることで、図１、２等に示す個片化した半導体装置１０の製品製造を行うことができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、上記説明では半導体装置としてファインピッチＢＧＡ等のＢＧＡ型の場合を例に挙げて説明したが、かかる構成に限定する必要はなく、半導体チップの基板への搭載に際して使用した接着材の流出が心配される構成を有している場合に、有効に適用することができる。

凹部の形状は、図１では矩形形状に構成した場合を示したが、かかる形状は、ソルダレジストの盛り上がりが構成されたスルーホール間で、流出接着材の流れを効果的に受け入れることができればどのような形状でもよい。例えば、図８（ａ）、（ｂ）、（ｃ）に示すように、凹部５０の端辺５１を、両脇のスルーホール２３ａのソルダレジストｂの盛り上がりのすそ野ｃのラインに沿うようにしても構わない。その方がスルーホールの盛り上がりのすそ野ｃの円弧と凹部５０の直線状の端辺５１とが接する場合に比べて、流出接着材がすそ野ｃと端辺５１との接触部を越えて逃げる可能性をより少なくすることができ好ましい。

本発明は、基板のチップ搭載領域に接着材を介して半導体チップを設ける際の接着材の流出時の受入用凹部を有する構成の基板を使用する半導体装置の製造分野で有効に利用することができる。

１０半導体装置
２０基板
２０ａプリント配線基板
２１ボンディング電極
２２ボンディングワイヤ
２２ａ金線
２３スルーホール
２３ａスルーホール
２４ランド
２５はんだボール
３０半導体チップ
４０接着材
４０ａ流出接着材
５０凹部
５１端辺
６０封止樹脂
１００基板
２００凹部
ａコア材
ｂソルダレジスト
ｃすそ野

Claims

コア材、前記コア材の上面に形成された複数のボンディング電極、前記複数のボンディング電極のそれぞれを露出するように、前記コア材の前記上面上に形成されたソルダレジスト材、前記ソルダレジスト材に形成された複数の凹部、前記コア材の前記上面とは反対側の下面に形成された複数のランド、および前記複数のボンディング電極と前記複数のランドとをそれぞれ電気的に接続するための配線経路である複数のスルーホールを有する基板と、
平面形状が第１辺を有する四角形から成り、主面、前記主面に形成された複数の電極、および前記主面とは反対側の裏面を有し、前記裏面が前記基板の前記上面と対向するように、前記コア材の前記上面上に形成された前記ソルダレジスト材上に、ペースト材を介して接着された半導体チップと、
前記半導体チップの前記複数の電極と前記基板の前記複数のボンディング電極とをそれぞれ電気的に接続する複数のボンディングワイヤと、
前記半導体チップ及び前記複数のボンディングワイヤを封止するように、前記基板の前記上面上に形成された封止樹脂と、
前記複数のランドにそれぞれ接続された複数のはんだボールと、
を含み、
前記複数のボンディング電極のうちの複数の第１ボンディング電極は、平面視において、前記半導体チップの前記第１辺に沿うように、前記基板の前記上面に形成されており、
前記複数のスルーホールは、平面視において、前記半導体チップの前記第１辺に沿うように、前記半導体チップと前記複数の第１ボンディング電極との間に形成されており、
前記複数の凹部は、平面視において、前記半導体チップの前記第１辺に沿うように、前記半導体チップと前記複数の第１ボンディング電極との間に形成されており、
前記複数の凹部は、平面視において、前記複数のスルーホールのうちの隣り合うスルーホール間にそれぞれ形成されていることを特徴とする半導体装置。
コア材、前記コア材の上面に形成された複数のボンディング電極、前記複数のボンディング電極のそれぞれを露出するように、前記コア材の前記上面上に形成されたソルダレジスト材、前記ソルダレジスト材に形成された複数の凹部、前記コア材の前記上面とは反対側の下面に形成された複数のランド、および前記複数のボンディング電極と前記複数のランドとをそれぞれ電気的に接続するための配線経路である複数のスルーホールを有する基板と、
平面形状が四角形から成り、主面、前記主面に形成された複数の電極、および前記主面とは反対側の裏面を有し、前記裏面が前記基板の前記上面と対向するように、前記コア材の前記上面上に形成された前記ソルダレジスト材上に、ペースト材を介して接着された半導体チップと、
前記半導体チップの前記複数の電極と前記基板の前記複数のボンディング電極とをそれぞれ電気的に接続する複数のボンディングワイヤと、
前記半導体チップ及び前記複数のボンディングワイヤを封止するように、前記基板の前記上面上に形成された封止樹脂と、
前記複数のランドにそれぞれ接続された複数のはんだボールと、
を含み、
前記複数のボンディング電極は、平面視において、前記半導体チップの各辺に沿うように、前記基板の前記上面に形成されており、
前記複数のスルーホールは、平面視において、前記半導体チップの前記各辺に沿うように、前記半導体チップと前記複数のボンディング電極との間に形成されており、
前記複数の凹部は、平面視において、前記半導体チップの前記各辺に沿うように、前記半導体チップと前記複数のボンディング電極との間に形成されており、
前記複数の凹部は、平面視において、前記複数のスルーホールのうち、前記半導体チップの前記各辺に沿って隣り合うスルーホール間にそれぞれ形成されていることを特徴とする半導体装置。
請求項１または請求項２記載の半導体装置において、
前記凹部の底部は、前記コア材の前記上面の一部であることを特徴とする半導体装置。
請求項３記載の半導体装置において、
前記複数のスルーホールのそれぞれは、前記ソルダレジスト材で覆われていることを特徴とする半導体装置。
請求項４記載の半導体装置において、
前記複数のスルーホールのそれぞれを覆う前記ソルダレジスト材の一部は、盛り上がっていることを特徴とする半導体装置。
請求項５記載の半導体装置において、
前記凹部の平面形状は矩形状から成り、
前記凹部のうちの前記スルーホール側に位置する端辺は、盛り上がるように形成された前記ソルダレジスト材のすそ野部に接するように、前記ソルダレジスト材に形成されていることを特徴とする半導体装置。
請求項６記載の半導体装置において、
前記コア材の前記下面下には、前記複数のランドのそれぞれを露出するように、ソルダレジスト材が形成されていることを特徴とする半導体装置。