JP2007081064A - 半導体装置、基板及び半導体装置の製造方法 - Google Patents

半導体装置、基板及び半導体装置の製造方法 Download PDF

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Abstract

【課題】 半導体チップを基板に精度よくダイボンディングすることを可能とし得る半導体装置を提供すること。
【解決手段】 半導体チップと、半導体チップがダイボンディング材によりダイボンディングされたアイランドとを備えた半導体装置であって、アイランドの表面の一部には、アイランドよりダイボンディング材がぬれ難い被覆層が形成され、被覆層が形成されていない露出部は、半導体チップの裏面に対向し且つ半導体チップの裏面より面積が小さいダイボンディング部と、アイランドにおける半導体チップの裏面の角と対向する位置を含むようにダイボンディング部から延出するアライメント部とからなる半導体装置。
【選択図】 図1

Description

この発明は、半導体装置、基板及び半導体装置の製造方法に関する。
従来、半導体チップのダイボンディング方法としては、リードフレームや、銀、パラジウム、又は、金等のめっき層を表面に形成した有機基板等に、はんだを塗布し、その後、塗布したはんだを接合材にし、該接合材に半導体チップを押し付けて搭載するといった方法がある。
近年、半導体チップの高集積化に伴ない、ワイヤーボンディング技術の進歩によるボンディングパッドの小型化及び小ピッチ化により、同一半導体チップサイズにおけるワイヤーボンディング可能本数、つまり、1個の半導体チップを配線するのに必要なボンディングワイヤーの本数が増加している。
そのため、半導体チップの位置ずれにより、ワイヤーボンディングすることができなかったり、ワイヤーボンディング後のボンディングワイヤーの形状(ループ形状)が不均一となり、エッジタッチやショートなどの不良となったり、ボンディングワイヤー同士の間隔が狭くなり不良となりやすくなったりする等の問題が発生しやすくなり、半導体チップの取り付け位置精度が要求されるようになってきた。
このような問題を解決すべく、従来、例えば、互いに位置合わせされる2つの部品に、液体がぬれ易い部分とぬれ難い部分とを設け、一方の部品のぬれ易い部分に接着剤等の液体を置いた後に、他方の部品を重ね合わせ、その液体の表面張力によって2つの部品の相対位置を変化させて位置合わせを行う方法が存在する(例えば、特許文献1参照)。
特許文献1に記載の位置合わせ方法を半導体チップのダイボンディングに採用した場合について図6及び図7を用いて以下に説明する。
図6(a)は、従来のダイボンディングの工程において使用するアイランドの一例を模式的に示す平面図であり、(b)は、そのアイランドを模式的に示す縦断面図である。
図6に示すように、アイランド81には、その表面の一部にソルダーレジストが塗布され、ソルダーレジスト層84が形成されている。ソルダーレジストが塗布されていない金属面83は、アイランド81が露出した部分であり、はんだがぬれ易い。一方、ソルダーレジスト層84は、はんだがぬれない。金属面83の形状は、正方形であり、ダイボンディングされる半導体チップの裏面形状と同形状である。
図7(a)〜(d)は、従来のダイボンディングの工程の一例を模式的に示す工程図である。
まず、図7(a)に示すように、アイランド81の金属面83にメタルマスクを用いて、はんだ86を塗布する。次に、図7(b)に示すように、半導体チップ82をはんだ86に押し付けて固定する。次に、図7(c)に示すように、はんだ86を加熱溶融させると、溶融はんだ86aとなって半導体チップ82の底面全体に広がり、その後、溶融はんだ86aの表面張力により、金属面83と半導体チップ82とが対向する方向に半導体チップ82が移動する。そして、図7(d)に示すように、この移動により、アイランド81の金属面83と半導体チップ82とが対向するようになり、位置合わせが完了する。
上述の工程によれば、アイランド81の特定部分にソルダーレジスト層84を形成することにより、はんだ86がぬれ易い部分(ソルダーレジスト層84)とぬれない部分(金属面83)とを設けることができ、表面張力は、液滴の表面積が小さくなるように作用するので、この溶融はんだ86aの表面張力により、半導体チップ82は、半導体チップ82の搭載目的位置である金属面83上に引き寄せられ、アイランド81の金属面83と半導体チップ82とが対向するようになり、位置合わせを行うことができる。
特開2001−87953号公報
しかしながら、半導体チップ82が溶融はんだ86aの表面張力により金属面83と対向するように移動するにつれて、移動中の溶融はんだ86aの表面積と、対向した状態の溶融はんだ86aの表面積との差が次第に小さくなってくる。このため、半導体チップ82を表面張力により引き寄せる力が次第に小さくなり、はんだの粘性に起因する抵抗力等により所定の目的位置まで半導体チップ82が移動することが困難となる場合があり、半導体チップ82が精度よくアイランド81上の目的位置に移動することができない場合があるという問題があった。
本発明は、上述した課題に鑑みてなされたものであり、その目的は、半導体チップを基板に精度よくダイボンディングすることを可能とし得る半導体装置、基板、及び、半導体装置の製造方法を提供することにある。
上述した課題を解決するために、本発明は、以下のようなものを提供する。
(1)半導体チップと、
上記半導体チップがダイボンディング材によりダイボンディングされたアイランドと
を備えた半導体装置であって、
上記アイランドの表面の一部には、上記アイランドより上記ダイボンディング材がぬれ難い被覆層が形成され、
上記被覆層が形成されていない露出部は、上記半導体チップの裏面に対向し且つ上記半導体チップの裏面より面積が小さいダイボンディング部と、上記アイランドにおける上記半導体チップの裏面の角と対向する位置を含むように上記ダイボンディング部から延出するアライメント部とからなることを特徴とする半導体装置。
(1)の発明によれば、アイランドの被覆層が形成されていない露出部は、半導体チップの裏面に対向し且つ上記半導体チップの裏面より面積が小さいダイボンディング部と、上記半導体チップの裏面の角と対向する位置を含むように上記ダイボンディング部から延出するアライメント部とからなり、上記アライメント部上に半導体チップの角が位置している。このように、半導体チップの角がアライメント部上に位置しており、位置精度よくダイボンディングされているため、ボンディングワイヤーの形状(ループ形状)が不均一となったり、ボンディングワイヤー同士の間隔が狭くなることを防止することができる。
さらに、本発明は、以下のようなものを提供する。
(2) 上記(1)の半導体装置であって、
上記ダイボンディング材は、はんだであり、
上記被覆層は、はんだがぬれない材料から形成されていることを特徴とする。
(2)の発明によれば、溶融時における粘性が比較的低いはんだを用いている。従って、ダイボンディング時の半導体チップの位置合わせが行われるアライメント工程において、はんだを溶融させることにより、半導体チップの角が、アライメント部上の所望の目的位置に正確に移動し、正確に位置合わせが行われる。その結果、半導体チップは、より位置精度よくダイボンディングされることとなり、ボンディングワイヤーの形状(ループ形状)が不均一となったり、ボンディングワイヤー同士の間隔が狭くなることをより確実に防止することができる。
さらに、本発明は、以下のようなものを提供する。
(3) 半導体チップがダイボンディング材によりダイボンディングされるアイランドを有する基板であって、
上記アイランドの表面の一部には、上記アイランドより上記ダイボンディング材がぬれ難い被覆層が形成され、
上記被覆層が形成されていない露出部は、上記半導体チップの裏面に対向し且つ上記半導体チップの裏面より面積が小さいダイボンディング部と、上記アイランドにおける上記半導体チップの裏面の角と対向する位置を含むように上記ダイボンディング部から延出するアライメント部とからなることを特徴とする基板。
(3)の発明によれば、アイランドの被覆層が形成されていない露出部は、ダイボンディングされる半導体チップの裏面に対向し且つ上記半導体チップの裏面より面積が小さいダイボンディング部と、上記半導体チップの裏面の角が位置すべき位置と対向する位置を含むように上記ダイボンディング部から延出するアライメント部とからなる。従って、ダイボンディング時の半導体チップの位置合わせが行われるアライメント工程において、はんだを溶融させることにより、半導体チップの角がアライメント部に引き寄せられる。このように、半導体チップを目的位置に移動させる表面張力が有効に働き、半導体チップの位置合わせ(アライメント)が行われるので、この基板を用いて半導体装置を製造すれば、半導体チップの位置ずれにより半導体装置が不良となることを防止することができる。
また、アイランドよりもダイボンディング材がぬれ難い被覆層を形成することにより、被覆層が形成されていない部分、すなわち、ダイボンディング材がぬれ易い部分(露出部)を特定の形状とすることができる。このように、ダイボンディングする半導体チップの形状に応じて、当該半導体チップを目的位置に移動させる表面張力が有効に働くように露出部を形成しているため、アイランドに形成される露出部の形状を変えれば、半導体チップの形状が異なる他の半導体装置を同一の基板を用いて製造することが可能である。
さらに、本発明は、以下のようなものを提供する。
(4) 上記(3)の基板であって、
上記ダイボンディング材は、はんだであり、
上記被覆層は、はんだがぬれない材料から形成されていることを特徴とする。
(4)の発明によれば、溶融時における粘性が比較的低いはんだによりダイボンディングが行われることになる。従って、ダイボンディング時の半導体チップの位置合わせが行われるアライメント工程において、はんだを溶融させることにより、半導体チップの角が、アライメント部上の所望の目的位置に正確に移動し、正確に位置合わせが行われる。その結果、より位置精度よくダイボンディングすることができ、この基板を用いて半導体装置を製造すれば、半導体チップの位置ずれにより半導体装置が不良となることを防止することができる。
さらに、本発明は、以下のようなものを提供する。
(5) アイランドの表面の一部に、上記アイランドよりもダイボンディング材がぬれ難い被覆層が形成され、
上記被覆層が形成されていない露出部は、半導体チップの裏面より面積が小さいダイボンディング部と、上記半導体チップの裏面の角と対向すべき位置を含むように上記ダイボンディング部から延出するアライメント部とからなる上記アイランドの上記露出部に、上記ダイボンディング材を塗布する塗布工程と、
上記半導体チップの裏面を上記ダイボンディング部に対向させ、上記塗布工程により上記ダイボンディング材が塗布された上記アイランドに上記半導体チップを搭載する搭載工程と、
上記ダイボンディング材を溶融させることにより、上記半導体チップの角が上記アライメント部上に移動し、上記半導体チップの位置合わせが行われるアライメント工程と
を含むことを特徴とする半導体装置の製造方法。
(5)の発明によれば、アイランドの被覆層が形成されていない露出部は、ダイボンディングされる半導体チップの裏面に対向し且つ上記半導体チップの裏面より面積が小さいダイボンディング部と、上記半導体チップの裏面の角と対向する位置を含むように上記ダイボンディング部から延出するアライメント部とからなる。従って、半導体チップをアイランドに搭載した後、アライメント工程において、ダイボンディング材を溶融させることにより、半導体チップの角がアライメント部に引き寄せられる。このように、半導体チップを目的位置に移動させる表面張力が有効に働き、半導体チップの位置合わせ(アライメント)が行われるので、半導体チップの位置ずれにより半導体装置が不良となることを防止することができる。
さらに、本発明は、以下のようなものを提供する。
(6) 上記(5)の半導体装置の製造方法であって、
上記半導体チップの裏面より面積が小さい上記ダイボンディング部と、上記半導体チップの裏面の角と対向すべき位置を含むように上記ダイボンディング部から延出する上記アライメント部とからなる上記露出部を除いた上記アイランドに、上記アイランドより上記ダイボンディング材がぬれ難い材料を塗布して上記被覆層を形成する被覆層形成工程
を含むことを特徴とする。
(6)の発明によれば、ダイボンディングされる半導体チップの裏面形状に応じて、当該半導体チップを目的位置に移動させる表面張力が有効に働く形状となるように、ダイボンディング材がぬれ難い材料を塗布してダイボンディング部とアライメント部とを形成する。従って、ダイボンディングされる半導体チップの形状が夫々異なる複数種類の半導体装置を製造する場合であっても、ダイボンディングする半導体チップの形状に応じて、形成するダイボンディング部とアライメント部との形状を変えればよく、同一の基板を用いて、複数種類の半導体装置を製造することが可能である。
さらに、本発明は、以下のようなものを提供する。
(7) 上記(5)又は(6)の半導体装置の製造方法であって、
上記ダイボンディング材は、はんだであり、
上記被覆層は、はんだがぬれない材料から形成されていることを特徴とする。
(7)の発明によれば、溶融時における粘性が比較的低いはんだによりダイボンディングが行われる。従って、はんだを溶融させることにより、半導体チップの角がアライメント部上の所望の目的位置に正確に移動する。その結果、より位置精度よくダイボンディングすることができ、半導体チップの位置ずれにより半導体装置が不良となることを防止することができる。
本発明によれば、半導体チップを基板に精度よくダイボンディングすることを可能とする半導体装置、基板、及び、半導体装置の製造方法を提供することができ、さらに、同一の基板を用いて、複数種類の半導体装置を製造することが可能な基板、及び、半導体装置の製造方法を提供することができる。
まず、本発明に係る半導体装置の一例について図面を用いて説明する。
図1(a)は、本発明に係る半導体装置の一例を模式的に示す平面透視図である。図1(b)は、その半導体装置を模式的に示す縦断面図である。
図1に示すように、半導体装置1は、表面に複数の電極8が形成された矩形の半導体チップ2、アイランド5、リード端子20、ワイヤ21、及び、樹脂パッケージ部23を備えている。なお、図1(a)においては、樹脂パッケージ部23を示していない。
半導体チップ2としては、種々のものを用いることが可能であり、その具体的な機能や内部の回路構成は、特に限定されるものではない。
図1(b)に示すように、アイランド5は、はんだ3がぬれないソルダーレジスト層(被覆層)7が形成された被覆部13と、ソルダーレジスト層7が形成されておらず、はんだ3のぬれ易い露出部6とからなり、半導体チップ2は、はんだ(ダイボンディング材)3を介して、はんだ3のぬれ易い露出部6にダイボンディングされている。
なお、ソルダーレジスト層7は、はんだ3がぬれない、エポキシアクリレート樹脂等のソルダーレジスト材によって、アイランド5の外周部分(被覆部13)に形成されている。
露出部6は、矩形のダイボンディング部10と、ダイボンディング部10の4角にある各頂部10aから夫々延出する矩形のアライメント部11とからなる。ダイボンディング部10は、半導体チップ2の裏面2bに対向する位置にあり、平面視における面積が半導体チップ2の裏面2bの面積よりも小さい。また、各アライメント部11は、半導体チップ2の裏面2bの角2aと対向する角位置12を含むようにダイボンディング部10から延出している。なお、図1(a)では、半導体チップ2の裏面2bの角2aとアイランド5の角位置12との関係を説明するために、半導体チップ2の一部(図中、左上部)を破断して省略するとともに、はんだ3を省略して示している。
アイランド5の周辺には、アイランド5から所定間隔を空けて、複数のリード端子20が配置されている。半導体チップ2の表面に形成された電極8と、リード端子20とは、ワイヤ21によって電気的に接続されている。半導体装置1には、リード端子20の一部のみを露出させて半導体チップ2等を封止する樹脂パッケージ部23が形成されている。樹脂パッケージ部23は、例えば、エポキシ樹脂等を含有する樹脂組成物からなるものである。
図1に示した半導体装置1によれば、アイランド5のソルダーレジスト層7が形成されていない露出部6は、半導体チップ2の裏面2bに対向し且つ半導体チップ2の裏面2bより面積が小さいダイボンディング部10と、半導体チップ2の裏面2bの角2aと対向する角位置12を含むようにダイボンディング部10から延出するアライメント部11とからなり、アライメント部11上に半導体チップ2の角2aが位置している。このように、半導体チップ2の角2aがアライメント部11上に位置しており、位置精度よくダイボンディングされているため、ワイヤ21の形状(ループ形状)が不均一となったり、ワイヤ21同士の間隔が狭くなることを防止することができる。
また、図1に示した半導体装置1によれば、溶融時における粘性が比較的低いはんだ3を用いている。従って、ダイボンディング時のアライメント工程において、はんだ3を溶融させることにより、半導体チップ2の角2aが、アライメント部11上の所望の目的位置に正確に移動し、半導体チップ2の位置合わせが正確に行われる。その結果、より位置精度よくダイボンディングされることとなり、ワイヤ21の形状(ループ形状)が不均一となったり、ワイヤ21同士の間隔が狭くなることをより確実に防止することができる。
次に、本発明に係る基板の一例であるリードフレームについて図面を用いて説明する。
図2(a)は、本発明に係るリードフレームの一例を模式的に示す平面図であり、図2(b)は、そのリードフレームが有するアイランドを模式的に示す縦断面図である。
図2(a)に示すように、リードフレーム30は、平行して配置された2本のサイド枠24と、2本のサイド枠24の中央に配置された矩形状のアイランド5と、アイランド5へ向けて延びる複数のリード端子20と、各リード端子20の左右両側に横方向に延びるように一体的に設けられたダム部材25と、サイド枠24とアイランド5とを接続するように一体的に設けられた吊りリード22とを備えている。
また、図2(b)に示すように、アイランド5は、ソルダーレジスト層(被覆層)7が形成された被覆部13とソルダーレジスト層7が形成されていない露出部6とからなり、ソルダーレジスト層7は、はんだがぬれないソルダーレジスト材(例えば、エポキシアクリレート樹脂)によって、アイランド5の外周部分(被覆部13)に形成されている。
露出部6は、矩形のダイボンディング部10と、ダイボンディング部10の4角にある各頂部10aから夫々延出する矩形のアライメント部11とからなる。ダイボンディング部10は、平面視における面積が、搭載される半導体チップ2(図1参照)の裏面よりも小さい。また、各アライメント部11は、半導体チップ2をダイボンディングする際に、半導体チップ2の裏面2bの角2aと対向する角位置12(図1参照)を含むようにダイボンディング部10から延出している。
図2に示したリードフレーム30によれば、アイランド5のソルダーレジスト層7が形成されていない露出部6は、ダイボンディングされる半導体チップ2の裏面2bに対向し且つ半導体チップ2の裏面2bより面積が小さいダイボンディング部10と、半導体チップ2の裏面2bの角2aが位置すべき位置と対向する角位置12を含むようにダイボンディング部10から延出するアライメント部11とからなる。従って、ダイボンディング時の半導体チップ2の位置合わせが行われるアライメント工程(図4(c)、(d)参照)において、はんだ3を溶融させることにより、半導体チップ2の角2aがアライメント部11に引き寄せられる。このように、半導体チップ2を目的位置に移動させる表面張力が有効に働き、半導体チップ2の位置合わせ(アライメント)が行われるので、このリードフレーム30を用いて半導体装置1を製造すれば、半導体チップ2の位置ずれにより半導体装置1が不良となることを防止することができる。
また、はんだ3がぬれないソルダーレジストを用いて所定の形状からなるソルダーレジスト層7を形成することにより、ソルダーレジスト層7が形成されていない部分、すなわち、はんだ3(溶融はんだ3a)がぬれ易い部分(露出部6)を特定の形状とすることができる。このように、ソルダーレジストを用い、ダイボンディングする半導体チップ2の形状に応じ、半導体チップ2を目的位置に移動させる表面張力が有効に働くように露出部6を形成しているため、アイランド5に形成される露出部6の形状を変えれば、半導体チップの形状が異なる他の半導体装置を同一のリードフレーム30を用いて製造することが可能である。
また、図2に示したリードフレーム30によれば、溶融時における粘性が比較的低いはんだ3によりダイボンディングが行われることになる。従って、ダイボンディング時の半導体チップの位置合わせが行われるアライメント工程において、はんだ3を溶融させることにより、半導体チップ2の角2aが、アライメント部11上の所望の目的位置に正確に移動し、正確に位置合わせが行われる。その結果、より位置精度よくダイボンディングすることができ、このリードフレーム30を用いて半導体装置1を製造すれば、半導体チップ2の位置ずれにより半導体装置1が不良となることを防止することができる。
次に、本発明の半導体装置の製造方法について、図3〜図5を用いて説明することにする。
図3(a)、(b)及び図4(a)〜(d)は、本発明の半導体装置の製造方法に係るダイボンディングの工程の一例を模式的に示す工程図である。本実施形態では、リードフレームに半導体チップをダイボンディングする場合について説明する。なお、図3及び図4では、リードフレームのアイランド以外の部分を省略して示している。
図3(a)は、本発明の被覆層形成工程の一例を示す平面図であり、図3(b)は、その断面図である。
まず、図3に示すように、リードフレーム30(図2参照)のアイランド5に、ダイボンディングされる半導体チップ2(図1参照)の裏面2bの形状に応じた形状となるように、メタルマスクを用いてソルダーレジスト材を塗布し、ソルダーレジスト層7を形成する。このとき、矩形のダイボンディング部10とダイボンディング部10から延出するアライメント部11を除いて、アイランド5にソルダーレジスト層7を形成する。
なお、ダイボンディング部10は、平面視における面積が、搭載される半導体チップ2(図1参照)の裏面2bの面積よりも小さい。図3に示す工程は、本発明の被覆層形成工程に相当するものである。
次に、図4(a)に示すように、アイランド5の露出部6にメタルマスクを用いてはんだ3を塗布する。図4(a)に示す工程は、本発明の塗布工程に相当するものである。
次に、図4(b)に示すように、はんだ3が塗布されたアイランド5に半導体チップ2を押し付けて固定する。図4(b)に示す工程は、本発明の搭載工程に相当するものである。
次に、図4(c)に示すように、はんだ3を加熱溶融させると、溶融はんだ3aとなって半導体チップ2の裏面2b全体に広がり、その後、溶融はんだ3aの表面張力により、半導体チップ2が移動する。このとき、ダイボンディング部10の面積が、半導体チップ2の裏面2bの面積よりも小さいため、半導体チップ2の角2aが、アライメント部11に引き寄せられる(図5参照)。そして、図4(d)に示すように、半導体チップ2の角2aが露出部6のアライメント部11上に移動し、位置合わせが完了する。
次に、半導体チップの位置合わせの詳細について図5を用いて説明する。
図5は、図4(c)に示したアイランド及び半導体チップのアライメント部近傍の拡大図である。
はんだ3は、溶融されると溶融はんだ3aとなって半導体チップ2の裏面2b全体に広がる(図4(c)参照)。このとき、溶融はんだ3aは、半導体チップ2の裏面2bの角2aにもぬれ広がり、溶融はんだ3aを介して角2aとアライメント部11とが繋がる。このとき、図5に矢印で示したように、角2aには、アライメント部11に近づく方向に角2aを引き寄せる力が働く。このように、ダイボンディング部10の面積が、半導体チップ2の裏面2bの面積よりも小さくなっており、さらに、ダイボンディング部10から延出するアライメント部11があることにより、半導体チップ2を目的位置に移動させる表面張力が有効に働く。
本実施形態に係る半導体装置の製造方法によれば、アイランド5のソルダーレジスト層7が形成されていない露出部6は、ダイボンディングされる半導体チップ2の裏面2bに対向し且つ半導体チップ2の裏面2bより面積が小さいダイボンディング部10と、半導体チップ2の裏面2bの角2aと対向する角位置12を含むようにダイボンディング部10から延出するアライメント部11とからなる。従って、半導体チップ2をアイランド5に搭載した後、アライメント工程において、はんだ3を溶融させることにより、半導体チップ2の角2aがアライメント部11に引き寄せられる。このように、半導体チップ2を目的位置に移動させる表面張力が有効に働き、半導体チップ2の位置合わせ(アライメント)が行われるので、半導体チップ2の位置ずれにより半導体装置1が不良となることを防止することができる。
また、本実施形態に係る半導体装置の製造方法によれば、ダイボンディングされる半導体チップ2の裏面2bの形状に応じて、半導体チップ2を目的位置に移動させる表面張力が有効に働く形状となるようにソルダーレジストを用いてダイボンディング部10とアライメント部11とを形成する。従って、ダイボンディングされる半導体チップの形状が夫々異なる複数種類の半導体装置を製造する場合であっても、ダイボンディングする半導体チップの形状に応じて、形成するダイボンディング部10とアライメント部11との形状を変えればよく、同一のリードフレーム30を用いて、複数種類の半導体装置を製造することが可能である。
また、本実施形態に係る半導体装置の製造方法によれば、溶融時における粘性が比較的低いはんだ3によりダイボンディングが行われる。従って、はんだ3を溶融させることにより、半導体チップ2の角2aがアライメント部11上の所望の目的位置に正確に移動する。その結果、より位置精度よくダイボンディングすることができ、半導体チップ2の位置ずれにより半導体装置1が不良となることを防止することができる。
以上、本発明の半導体装置、基板及び半導体装置の製造方法の実施形態について説明したが、本発明の半導体装置、基板及び半導体装置の製造方法は、上述した例に限定されるものではない。
本実施形態では、基板がリードフレームである場合について説明したが、本発明における基板はこれに限定されず、例えば、銀、パラジウム、又は、金等のめっき層を表面に形成した有機基板であってもよい。
本実施形態では、半導体チップ2の形状が矩形である場合について説明したが、本発明における半導体チップの形状は、矩形に限定されない。
また、本実施形態では、ダイボンディング部10の形状が矩形である場合について説明したが、本発明におけるダイボンディング部は、その面積が半導体チップの裏面の面積よりも小さければその形状は特に限定されず、例えば、多角形形状、円形形状、楕円形形状であってもよい。
本実施形態では、各アライメント部11の形状が矩形である場合について説明したが、本発明において、アライメント部の形状は特に限定されるものではなく、例えば、楔形形状や楕円形状であってもよい。
また、本実施形態では、アイランド5における半導体チップ2の裏面2aの角2bに対向する角位置12を含むアライメント部11が、半導体チップ2の裏面2aの4つの角2bの夫々に対応するように、4つ設けられている場合について説明した。ただし、本発明は、この例に限定されず、必ずしも、半導体チップの裏面の角の全てに対応するアライメント部が設けられている必要はない。
なお、本発明におけるアライメント部は、本実施形態のように、半導体チップの角のうちの対角位置にある少なくとも1組の角(本実施形態では、2組)がアライメント部上に位置するように設けられていることが好ましい。各アライメント部に働く、半導体チップの角を引き寄せる力の釣り合いがとれることとなり、半導体チップを目的とする位置に移動させ易いからである。
また、本実施形態では、各アライメント部11が同一形状である場合について説明したが、本発明はこれに限定されず、各アライメント部が異なる形状であってもよい。このように各アライメント部の形状を異なる形状とする場合、各アライメント部に働く、半導体チップの角を引き寄せる力の釣り合いがとれていれることが好ましい。半導体チップの角を引き寄せる力の釣り合いがとれていれば、半導体チップを目的とする位置に移動させ易いからである。
また、本実施形態では、アライメント部11が半導体チップ2の裏面2bの角2aと対向する角位置12を含む場合について説明したが、本発明においてアライメント部は、半導体チップの裏面の角と対向する位置を含まなくともよい。
本実施形態では、ダイボンディング材がはんだ3である場合について説明したが、本発明におけるダイボンディング材はこの例に限定されず、エポキシ系接着剤であってもよい。
また、本実施形態では、本発明における被覆層が、ソルダーレジスト材が塗布されて形成されたソルダーレジスト層7である場合について説明したが、この例に限定されるものではない。
また、本実施形態では、ソルダーレジスト層7を形成して、はんだがぬれ易い部分とぬれない部分とを設けたが、本発明は、ダイボンディング材がぬれ易い部分とぬれない部分とを基板が有していればこの例に限定されるものではない。
(a)は、本発明に係る半導体装置の一例を模式的に示す平面透視図であり、(b)は、その半導体装置を模式的に示す縦断面図である。 (a)は、本発明に係る基板の一例であるリードフレームの一例を模式的に示す平面透視図であり、(b)は、そのアイランドを模式的に示す縦断面図である。 本発明の半導体装置の製造方法に係るダイボンディングの工程の一例を模式的に示す工程図である。 (a)〜(d)は、本発明の半導体装置の製造方法に係るダイボンディングの工程の一例を模式的に示す工程図である。 図4(c)に示した平面図のアライメント領域近傍の拡大図である。 (a)は、従来のダイボンディングの工程において使用するアイランドの一例を模式的に示す平面図であり、(b)は、そのアイランドを模式的に示す縦断面図である。 (a)〜(d)は、従来のダイボンディングの工程の一例を模式的に示す工程図である。
符号の説明
1 半導体装置
2 半導体チップ
2a 角
2b 裏面
3 はんだ
3a 溶融はんだ
5 アイランド
6 露出部
7 ソルダーレジスト層
8 電極
10 ダイボンディング部
10a 頂部
11 アライメント部
12 角位置
20 リード端子
21 ワイヤ
23 樹脂パッケージ部
30 リードフレーム

Claims (7)

  1. 半導体チップと、
    前記半導体チップがダイボンディング材によりダイボンディングされたアイランドと
    を備えた半導体装置であって、
    前記アイランドの表面の一部には、前記アイランドより前記ダイボンディング材がぬれ難い被覆層が形成され、
    前記被覆層が形成されていない露出部は、前記半導体チップの裏面に対向し且つ前記半導体チップの裏面より面積が小さいダイボンディング部と、前記アイランドにおける前記半導体チップの裏面の角と対向する位置を含むように前記ダイボンディング部から延出するアライメント部とからなることを特徴とする半導体装置。
  2. 前記ダイボンディング材は、はんだであり、
    前記被覆層は、はんだがぬれない材料から形成されていることを特徴とする請求項1に記載の半導体装置。
  3. 半導体チップがダイボンディング材によりダイボンディングされるアイランドを有する基板であって、
    前記アイランドの表面の一部には、前記アイランドより前記ダイボンディング材がぬれ難い被覆層が形成され、
    前記被覆層が形成されていない露出部は、前記半導体チップの裏面に対向し且つ前記半導体チップの裏面より面積が小さいダイボンディング部と、前記アイランドにおける前記半導体チップの裏面の角と対向する位置を含むように前記ダイボンディング部から延出するアライメント部とからなることを特徴とする基板。
  4. 前記ダイボンディング材は、はんだであり、
    前記被覆層は、はんだがぬれない材料から形成されていることを特徴とする請求項3に記載の基板。
  5. アイランドの表面の一部に、前記アイランドよりもダイボンディング材がぬれ難い被覆層が形成され、
    前記被覆層が形成されていない露出部は、半導体チップの裏面より面積が小さいダイボンディング部と、前記半導体チップの裏面の角と対向すべき位置を含むように前記ダイボンディング部から延出するアライメント部とからなる前記アイランドの前記露出部に、前記ダイボンディング材を塗布する塗布工程と、
    前記半導体チップの裏面を前記ダイボンディング部に対向させ、前記塗布工程により前記ダイボンディング材が塗布された前記アイランドに前記半導体チップを搭載する搭載工程と、
    前記ダイボンディング材を溶融させることにより、前記半導体チップの角が前記アライメント部上に移動し、前記半導体チップの位置合わせが行われるアライメント工程と
    を含むことを特徴とする半導体装置の製造方法。
  6. 前記半導体チップの裏面より面積が小さい前記ダイボンディング部と、前記半導体チップの裏面の角と対向すべき位置を含むように前記ダイボンディング部から延出する前記アライメント部とからなる前記露出部を除いた前記アイランドに、前記アイランドより前記ダイボンディング材がぬれ難い材料を塗布して前記被覆層を形成する被覆層形成工程
    を含むことを特徴とする請求項5に記載の半導体装置の製造方法。
  7. 前記ダイボンディング材は、はんだであり、
    前記被覆層は、はんだがぬれない材料から形成されていることを特徴とする請求項5又は6に記載の半導体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009076524A (ja) * 2007-09-19 2009-04-09 Nichia Corp 発光装置
JP2010056399A (ja) * 2008-08-29 2010-03-11 Mitsubishi Materials Corp 位置合わせ性に優れたはんだペーストを用いた基板と被搭載物の接合方法
JP2013038375A (ja) * 2011-08-10 2013-02-21 Samsung Electro-Mechanics Co Ltd 半導体パッケージ基板
JP2016122799A (ja) * 2014-12-25 2016-07-07 ローム株式会社 半導体装置
JP2018101803A (ja) * 2013-03-05 2018-06-28 日亜化学工業株式会社 発光装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6420630A (en) * 1987-07-15 1989-01-24 Mitsubishi Electric Corp Manufacture of semiconductor device
JPH06326141A (ja) * 1993-05-17 1994-11-25 Mitsubishi Electric Corp 半導体チップ接合用基材および半導体チップ接合用半田材および半導体チップ接合用半田材の製造方法
JPH09162203A (ja) * 1995-12-07 1997-06-20 Denso Corp 集積回路装置
JP2002353255A (ja) * 2001-05-30 2002-12-06 Moric Co Ltd 半導体チップ半田付け用ランドパターン

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6420630A (en) * 1987-07-15 1989-01-24 Mitsubishi Electric Corp Manufacture of semiconductor device
JPH06326141A (ja) * 1993-05-17 1994-11-25 Mitsubishi Electric Corp 半導体チップ接合用基材および半導体チップ接合用半田材および半導体チップ接合用半田材の製造方法
JPH09162203A (ja) * 1995-12-07 1997-06-20 Denso Corp 集積回路装置
JP2002353255A (ja) * 2001-05-30 2002-12-06 Moric Co Ltd 半導体チップ半田付け用ランドパターン

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009076524A (ja) * 2007-09-19 2009-04-09 Nichia Corp 発光装置
JP2010056399A (ja) * 2008-08-29 2010-03-11 Mitsubishi Materials Corp 位置合わせ性に優れたはんだペーストを用いた基板と被搭載物の接合方法
JP2013038375A (ja) * 2011-08-10 2013-02-21 Samsung Electro-Mechanics Co Ltd 半導体パッケージ基板
US8736077B2 (en) 2011-08-10 2014-05-27 Samsung Electro-Mechanics Co., Ltd. Semiconductor package substrate
JP2018101803A (ja) * 2013-03-05 2018-06-28 日亜化学工業株式会社 発光装置
JP2016122799A (ja) * 2014-12-25 2016-07-07 ローム株式会社 半導体装置

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