JP4270282B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4270282B2
JP4270282B2 JP2007012741A JP2007012741A JP4270282B2 JP 4270282 B2 JP4270282 B2 JP 4270282B2 JP 2007012741 A JP2007012741 A JP 2007012741A JP 2007012741 A JP2007012741 A JP 2007012741A JP 4270282 B2 JP4270282 B2 JP 4270282B2
Authority
JP
Japan
Prior art keywords
metal
resin
semiconductor device
substrate
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007012741A
Other languages
English (en)
Other versions
JP2008181959A (ja
Inventor
哲也 大槻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2007012741A priority Critical patent/JP4270282B2/ja
Priority to TW097100212A priority patent/TW200847308A/zh
Priority to US12/015,970 priority patent/US7696082B2/en
Priority to KR1020080007001A priority patent/KR100927268B1/ko
Priority to EP08001164A priority patent/EP1950802A1/en
Publication of JP2008181959A publication Critical patent/JP2008181959A/ja
Application granted granted Critical
Publication of JP4270282B2 publication Critical patent/JP4270282B2/ja
Priority to US12/648,238 priority patent/US20100102423A1/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48639—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48663—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/48664—Palladium (Pd) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/85464—Palladium (Pd) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は、半導体装置の製造方法及び半導体装置、並びに配線基板に関する。
半導体パッケージは、外部端子をパッケージ周辺に配置したペリフェラル型と、外部端子をパッケージ下面に配置したエリア型とに大別される。ペリフェラル型とは、図２１（ａ）〜（ｃ）に示すように、ＤＩＰ、ＳＯＰ、ＱＰＦに代表されるパッケージのことである。図２１（ｄ）に示すように、ペリフェラル型は、ダイパッド２０１といわれるチップ搭載部にＩＣ素子２１０を搭載し、ＩＣ素子２１０上の電極とリードフレームのリード２０３とを金線等で接続し、その後、リード２０３の外周部の一部を残し、それ以外の全てを樹脂封止することで製造される。リード２０３のうちの樹脂パッケージ内側の部分は内部端子と呼ばれ、樹脂パッケージ外側の部分は外部端子とも呼ばれている。
また、エリア型とは、図２２（ａ）及び（ｂ）、並びに、図２３（ａ）及び（ｂ）に示すように、ＢＧＡに代表されるパッケージのことであり、基板２１１の上にＩＣ素子２１０を搭載し、金線もしくは半田、金のバンプにより基板２１１とＩＣ素子２１０を電気的に接続させ、更にＩＣ素子２１０等を樹脂封止することにより製造される。図２２（ａ）及び（ｂ）に示すように、基板２１１とＩＣ素子２１０とが金線２１３で接続されているものは金線型ＢＧＡとも呼ばれている。また、図２３（ａ）及び（ｂ）に示すように、基板２１１とＩＣ素子２１０とがバンプ２２３で接続されているものはバンプ型ＢＧＡとも呼ばれている。特に、バンプ型ＢＧＡでは、図２３（ａ）及び（ｂ）に示すように封止封止を行わないタイプのものもある。図２２（ａ）〜図２３（ｂ）に示すように、エリア型の外部端子はリードではなく、基板２１１裏面に搭載された電極（又は、半田ボール）２２５となっている。
また、近年では、図２４（ａ）〜（ｉ）に示すように、金属板２３１の上に電柱状の端子２３３及びダイパッド２３５を電気メッキで形成した後、ダイパッド２３５上にＩＣ素子２１０を搭載し、金線２１３によるＩＣ素子２１０と端子２３３との接続を行い、その後樹脂封止を行い、樹脂成型部２３６から金属板２３１を引き剥がして、個々の製品に切断するパッケージも作られている。
詳しく説明すると、図２４（ａ）及び（ｂ）では、まず始めに、金属板２３１の上にレジストを塗布し、これに露光現像処理を施してレジストパターン２３７を形成する。次に、図２４（ｃ）に示すように、レジストパターン２３７下から露出している金属板２３１の表面に例えば銅を電気メッキで形成し、電柱状の端子２３３及びダイパッド２３５を形成し、その後、図２４（ｄ）に示すようにレジストパターンを除去する。次に、図２４（ｅ）に示すように、電気メッキによって形成されたダイパッド２３５上にＩＣ素子２１０を搭載し、ワイヤーボンディングを行う。そして、図２４（ｆ）に示すＩように、ＩＣ素子２１０及び金線２１３等を樹脂封止する。次に、図２４（ｇ）に示すように、樹脂成型部２３６から金属板２３１を引き剥がす。そして、図２４（ｈ）及び（ｉ）に示すように、樹脂成型部２３６を個々の製品に切断して、パッケージを完成させる。
また、特許文献１には、平板状のリードフレームの支持部の一方の面をハーフエッチングした後で、リードフレームのダイパッド上にＩＣ素子を搭載し、続いて、ワイヤーボンディング及び樹脂封止を行い、その後、一方の面がハーフエッチされている支持部の他方の面を研削して支持部を除去することによって、ペリフェラル型パッケージを完成させる技術が開示されている。特許文献２には、平面視で基板の中心から外側へ放射状に配線を配置することで、エリア型パッケージの汎用性を高めようとする技術が開示されている。
特開平２−２４０９４０号公報 特開２００４−２８１４８６号公報
従来の技術では、ペリフェラル型パッケージ、エリア型パッケージ、図２４（ａ）〜（ｉ）に示したパッケージ、特許文献１に記載のパッケージのいずれにおいても、ＩＣ素子搭載面としてダイパッドもしくは、インターポーザなどの基板を必要としており、ＩＣ素子の大きさ、ＩＣ素子からの外部出力数（即ち、リード数もしくはボール数）に応じて、固有のリードフレーム又は固有の基板、若しくは（電柱形成用の）固有のフォトマスクを必要としていた。特に、少量多品種の製品においては、製品の生産に合わせて多くのリードフレーム又は基板、若しくはフォトマスクを保有する必要があり、製造コスト低減の妨げとなっていた。
また、特許文献２では、基板の中心から外側へ放射状に配線を配置することで、大小のチップサイズに対応したエリア型パッケージを達成している。しかしながら、この技術では、基板中心から放射状に延びる配線と平面視で必ず重なるようにＩＣ素子のパッド端子を配置する必要があるので、パッド端子のレイアウトに関して設計の自由度が低くなってしまう。つまり、パッケージの汎用性は高まるものの、一方で、ＩＣ素子に課せられる制約も増えてしまう。
そこで、この発明はこのような事情に鑑みてなされたものであって、ＩＣ素子に課せられる制約を増やすことなく、ＩＣ素子を搭載する配線基板の仕様を共通化できるようにした半導体装置の製造方法及び半導体装置、並びに配線基板の提供を目的とする。
〔発明１〕 上記目的を達成するために、発明１の半導体装置の製造方法は、金属板の一方の面を基板に貼り付ける工程と、前記基板に貼り付けられた前記金属板をその他方の面から部分的にエッチングすることによって、平面視で縦方向及び横方向に並んだ複数本の金属支柱であって、第１の金属支柱及び第２の金属支柱を有する前記金属支柱を形成する工程と、前記第１の金属支柱の他方の面にＩＣ素子を固定する工程と、前記第２の金属支柱と前記ＩＣ素子のパッド端子とを導電部材で接続する工程と、前記基板上に樹脂を供給して、前記ＩＣ素子と前記複数本の金属支柱及び前記導電部材を樹脂封止する工程と、前記樹脂及び当該樹脂によって封止された前記複数本の金属支柱の一方の面から前記基板を剥離する工程と、を含むことを特徴とするものである。
ここで、本発明の「金属板」は例えば銅板であり、「基板」は例えばガラス基板である。また、「導電部材」は例えば金線であり、「樹脂」は例えば熱硬化性を有するエポキシ樹脂である。
発明１の半導体装置の製造方法によれば、ＩＣ素子を搭載するためのダイパッドとして、又は、ＩＣ素子の外部端子として複数本の金属支柱を利用することができ、任意に設定されるＩＣ固定領域の形状及び大きさに応じて、複数本の金属支柱をダイパッド又は外部端子として使い分けることができる。即ち、金属支柱はダイパッドにもなるし外部端子にもなる。ダイパッドとして使用される金属支柱が第１の金属支柱であり、外部端子として使用される金属支柱が第２の金属支柱である。
従って、ＩＣ素子の種類毎に、固有のダイパッドや固有のリードフレーム、固有の基板（インターポーザなど）を用意して半導体装置を組み立てる必要はない。多種類のＩＣ素子に対して、そのパッド端子のレイアウト（配置位置）に制約を課することなく、素子搭載及び外部端子として用いる配線基板の仕様を共通化できる。これにより、半導体装置の製造コストの低減に寄与することができる。
〔発明２〕 発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記基板上に前記金属板を貼り付ける前に、前記金属板を前記一方の面から部分的にハーフエッチングして前記複数本の金属支柱を途中まで形成する工程、をさらに含み、前記金属板を他方の面からエッチングする工程では、前記金属板のハーフエッチングされた部分を前記他方の面からエッチングして当該金属板を貫通する、ことを特徴とするものである。
このような方法によれば、金属支柱を任意の形状に加工することが容易となる。例えば、図８（ａ）に示すように、金属支柱の断面視での形状を、上下両側を太く、且つ、中心部分を細くすることが可能である。また、図８（ｂ）及び（ｃ）に示すように、金属支柱の断面形状を台形にしたり、逆台形にしたりすることも可能である。
〔発明３〕 発明３の半導体装置の製造方法は、発明２の半導体装置の製造方法において、前記基板上に前記金属板を貼り付ける前に、前記金属板の前記金属支柱が途中まで形成された前記一方の面にハンダ接合用のメッキ層を形成しておく工程、をさらに含むことを特徴とするものである。ここで、「ハンダ接合用のメッキ層」は、例えば銀（Ａｇ）薄膜又はパラジウム（Ｐｄ）薄膜である。
このような方法によれば、金属支柱の一方の面側の外周面にメッキ層を形成することができる。従って、金属支柱の一方の面を例えばマザーボード等にハンダ付けする場合、金属支柱の一方の面からその外周面にかけてハンダを広く載せることができるので、金属支柱とマザーボードとを接合強度高く繋げることができる。
〔発明４〕 発明４の半導体装置の製造方法は、発明１から発明３の何れか一の半導体装置の製造方法において、前記ＩＣ素子を固定する工程では、前記第１の金属支柱の他方の面に複数個の前記ＩＣ素子を平面視で並んで取り付け、前記導電部材で接続する工程では、前記複数個のＩＣ素子の前記パッド端子と前記ＩＣ固定領域以外の領域に配置されている前記金属支柱とを前記導電部材でそれぞれ接続し、前記樹脂封止する工程では、前記複数個のＩＣ素子と前記複数本の金属支柱及び前記導電部材を前記樹脂で一括して封止し、さらに、前記樹脂封止する工程を終えた後で、前記複数個のＩＣ素子が１つの樹脂パッケージに含まれるように前記樹脂をダイシングする工程、を含むことを特徴とするものである。
このような方法によれば、複数個のＩＣ素子をベアチップの状態で１つのパッケージ内に納めた、いわゆるマルチチップモジュール（ＭＣＭ）を提供することができる。
〔発明５〕 発明５の半導体装置の製造方法は、発明１から発明４の何れか一の半導体装置の製造方法において、前記第２の金属支柱は、第３の金属支柱及び第４の金属支柱を有し、前記導電部材で接続する工程では、前記ＩＣ素子の前記パッド端子と前記第３の金属支柱とを第１の前記導電部材で接続すると共に、当該第３の金属支柱と前記第４の前記金属支柱とを第２の前記導電部材で接続することを特徴とするものである。
このような方法によれば、金属支柱のレイアウトを変えなくても、半導体装置の外部端子位置を実質的に変更できるので、発明９の配線基板の汎用性をさらに高めることができる。
〔発明６〕 発明６の半導体装置の製造方法は、発明１から発明５の何れか一の半導体装置の製造方法において、前記金属支柱を形成する工程では、前記複数本の金属支柱の各々を全て同一の形状で且つ同一の寸法に形成することを特徴とするものである。
〔発明７〜９〕 発明７の半導体装置は、第１の面及び前記第１の面とは反対側を向く第２の面を有し、平面視で縦方向及び横方向に並んだ複数本の金属支柱であって、第１の金属支柱及び第２の金属支柱を有する前記金属支柱と、前記第１の金属支柱の前記第１の面に固定されたＩＣ素子と、前記第２の金属支柱の前記第１の面と前記ＩＣ素子のパッド端子とを接続する導電部材と、前記複数本の金属支柱と前記ＩＣ素子及び前記導電部材を封止する樹脂とを備え、前記複数本の金属支柱の前記第２の面は前記樹脂から露出していることを特徴とするものである。
発明８の半導体装置は、発明７の半導体装置において、前記第１の金属支柱と前記第２の金属支柱は、その各々が同一の形状で且つ同一の寸法に形成されていることを特徴とするものである。
発明９の半導体装置は、発明７又は発明８の半導体装置において、前記複数本の金属支柱の前記第２の面には、ハンダ接合用のメッキ層が形成されていることを特徴とするものである。
ここで、半導体装置の信頼性試験には、樹脂パッケージに水分を強制的に吸収させた状態で加熱処理を施して、樹脂パッケージに異常が生じないかどうかを検査する試験がある。この試験で検出される代表的な不良モードの一つに、樹脂パッケージの破裂がある。即ち、加熱処理を行うと樹脂パッケージ内で水蒸気が徐々に蓄積して圧力を増し、圧力に耐え切れなくなって樹脂パッケージが内側から破裂してしまう現象である。この現象は、樹脂パッケージに吸収された水分が金属（即ち、ダイパッドや外部端子）と樹脂との界面に凝集し、この部分で水蒸気圧が集中的に増すために生じる、と考えられる。
発明６〜８の半導体装置によれば、従来のダイパッドのように金属が一箇所に集まっていない。ダイパッドや外部端子として機能する金属支柱は樹脂パッケージ内で分散して配置されているので、水分の凝集位置を分散することができ、水蒸気圧の集中を低減することができる。従って、上記の信頼性試験において樹脂パッケージの破裂を抑制することができ、半導体装置の信頼性を高めることができる。
〔発明１０〕 発明１０の配線基板は、ＩＣ素子を固定してそのパッド端子を外部に引き出すために使用される配線基板であって、基板と、前記基板上に平面視で縦方向及び横方向に並べられた複数本の金属支柱と、を備え、前記基板と前記複数本の金属支柱は、所定の処理を施すことによってその接着力を失う種類の接着剤を介して接合されていることを特徴とするものである。ここで、「所定の処理を施すことによってその接着力を失う種類の接着剤」は、例えば、紫外線（ＵＶ）照射によってその接着力を失う紫外線硬化接着剤（ＵＶ接着剤）である。
発明１０の配線基板によれば、ＩＣ固定領域に配置されている金属支柱にＩＣ素子を固定し、ＩＣ固定領域以外の領域に配置されている金属支柱とＩＣ素子のパッド端子とを導電部材で接続し、基板上に樹脂を供給して、ＩＣ素子と複数本の金属支柱及び導電部材を樹脂封止し、その後、樹脂及び金属支柱から基板を剥離すること、発明６〜８の半導体装置を製造することができる。ＩＣ素子の種類毎に、固有のダイパッドや固有のリードフレーム、固有の基板（インターポーザなど）を持つ必要がなく、その仕様を共通化できる。
〔発明１１〕 発明１１の配線基板は、発明１０の配線基板において、前記複数本の金属支柱は、その各々が全て同一の形状で且つ同一の寸法に形成されていることを特徴とするものである。
以下、本発明の実施の形態を図面を参照しながら説明する。
（１）第１実施形態
図１〜図６は、本発明の第１実施形態に係る配線基板５０の製造方法を示す図である。詳しく説明すると、図１（ａ）、図２（ａ）及び図４（ａ）は下面図であり、図１（ｂ）、図２（ｂ）及び図４（ｂ）は、図１（ａ）、図２（ａ）及び図４（ａ）をＸ１−Ｘ´１線、Ｘ２−Ｘ´２線、Ｘ４−Ｘ´４線でそれぞれ切断したときの端面図である。また、図６（ａ）〜（ｃ）は、図５（ｃ）以降の製造工程を示す端面図である。
まず始めに、図１（ａ）及び（ｂ）に示すような銅板１を用意する。銅板１の平面視での縦、横の寸法は、銅板１から作成される半導体装置のパッケージ外形よりも大きいものであれば良い。また、銅板１の厚さｈは、例えば０．１０〜０．３０ｍｍ程度である。次に、図２（ａ）及び（ｂ）に示すように、銅板１の上面をレジスト３で全面的に覆うと共に、銅板１の下面にはその表面を部分的に露出するレジストパターン５を形成する。図２（ａ）及び（ｂ）に示すように、レジストパターン５の形状は例えば正円形であり、その中心間の距離（即ち、ピッチ）は例えば０．５〜１．０ｍｍ程度、直径φは０．２〜０．３ｍｍ程度である。
次に、図３に示すように、このレジストパターン５をマスクに銅板１の下面をハーフエッチング（即ち、銅板１の厚み方向の途中までエッチング）して、銅板１の下面側に凹部７を形成する。銅板１のエッチングには、例えば塩化第２鉄溶液を使用する。その後、図４（ａ）及び（ｂ）に示すように、銅板１の上下両面に銀（Ａｇ）又はパラジウム（Ｐｄ）等の金属薄膜９をメッキする。なお、この金属薄膜９のメッキは、銅板１のエッチングの前に行ってもよい。
また、このようなメッキ処理等と前後して或いは同時に、図５（ａ）に示すような基板２１を用意し、図５（ｂ）に示すように基板２１の上面に接着剤を塗布しておく。基板２１は例えばガラス基板である。また、接着剤２３は例えばソルダーレジスト、紫外線硬化接着剤（即ち、ＵＶ接着剤）又は熱硬化接着剤などである。そして、図５（ｃ）に示すように、メッキ処理が施された銅板１の下面を、接着剤２３が塗布された基板２１の上面に押し当てて接着する。
次に、図６（ａ）に示すように、凹部７が形成された領域を開口し、それ以外の領域を覆うレジストパターン３１を銅板１の上面に形成する。そして、図６（ｂ）に示すように、このレジストパターン３１をマスクに銅板１を貫通するまでエッチングして、複数本の円筒状電極（以下、「ポスト」という。）４０を形成する。銅板１から複数本のポスト４０を形成した後は、図６（ｃ）に示すように、ポスト４０の上面からレジストパターンを除去する。これにより、配線基板５０が完成する。図７に示すように、基板上には銅板１からなるポスト４０が多数形成されており、それらは互いに同一形状且つ同一寸法で、縦、横方向にそれぞれ等間隔で配置されている。
図８（ａ）〜（ｃ）は、ポスト４０の断面形状の一例を示す図である。図８（ａ）〜（ｃ）に示すように、上記の製造方法によって形成されるポスト４０の上面及び下面の直径φ１、φ２は同一の大きさでも良いし、φ１がφ２よりも小さくても良いし、φ１がφ２よりも大きくても良い。各々の場合にそれぞれ利点がある。
即ち、図８（ａ）に示すように、φ１＝φ２となるようにポスト４０を形成するためには、マスク領域（即ち、覆う領域）の形状及び大きさが同一のレジストパターン５、３１（図２及び図６参照。）を用いて、銅板１を下面及び上面からそれぞれエッチングすれば良い。この場合、レジストパターン５、３１を同一種類のフォトマスクで形成することができるので、それぞれ別種類のフォトマスクを用いる場合と比べて、配線基板５０の製造コストを低く抑えることができる。また、図８（ｂ）に示すように、φ１＜φ２となるようにポスト４０を形成すると、基板２１とポスト４０との接着面積が大きくポスト４０の姿勢が安定するため、後で説明するＩＣ素子の取付工程（即ち、ダイアタッチ工程）や樹脂封止工程で、ポスト４０が転倒してしまう可能性を低く抑えることができる。さらに、図８（ｃ）に示すように、φ１＜φ２となるようにポスト４０を形成すると、基板２１に近い側でポスト−ポスト間の隙間を広く確保でき、この隙間への樹脂充填が比較的容易となる。
なお、図８（ｂ）に示すように、φ１＜φ２となるようにポスト４０を形成するためには、銅板１の下面に形成するレジストパターン５のマスク領域と、銅板１の上面に形成するレジストパターン３１のマスク領域とを同一の正円形とすると共に、レジストパターン５のマスク面積をレジストパターン３１のマスク面積よりも大きくすれば良い。即ち、レジストパターン５の開口面積をレジストパターン３１の開口面積よりも小さくすれば良い。これにより、銅板１の上面は下面と比べて広範囲にエッチングされるので、φ１＜φ２となる。
また、図８（ｃ）に示すように、φ１＞φ２となるようにポスト４０を形成するためには、銅板１下面に形成するレジストパターン５のマスク領域と、銅板１上面に形成するレジストパターン３１のマスク領域とを同一の正円形とすると共に、レジストパターン５のマスク面積をレジストパターン３１のマスク領域の面積よりも小さくすれば良い。これにより、銅板１の下面は上面と比べて広範囲にエッチングされるので、φ１＞φ２となる。
さらに、フォトリソグラフィによって銅板１上にレジストパターン５、３１をそれぞれ形成する工程では、例えば銅板１の外形を目印にフォトマスクの位置合わせを行うと良い。このような方法により、銅板１に対してレジストパターン５、３１をそれぞれ位置精度良く形成することができ、レジストパターン５、３１間での相対的な位置ずれ量を十分に少なくすることが可能である。
次に、この配線基板５０にベア状態のＩＣ素子を取り付けて半導体装置１００を製造する方法について説明する。
図９〜図１３は、本発明の第１実施形態に係る半導体装置１００の製造方法を示す図である。詳しく説明すると、図９（ａ）〜図１３（ａ）は、ＩＣ素子５１のチップサイズが例えば２ｍｍ角の場合を示す平面図である。また、図９（ｂ）〜図１３（ｂ）は、ＩＣ素子５１のチップサイズが例えば１ｍｍ角の場合を示す平面図である。さらに、図９（ｃ）〜図１３（ｃ）は、図９（ｂ）〜図１３（ｂ）をＹ９−Ｙ´９線〜Ｙ１３−Ｙ´１３線で切断したときの端面図である。
まず始めに、図９（ａ）〜（ｃ）に示すように、ＩＣ固定領域のポスト４０上に接着剤（図示せず）を塗布し、その上にＩＣ素子５１の裏面を接触させて固定する（ダイアタッチ工程）。ここで使用する接着剤は、例えば熱硬化ペーストもしくはシートである。次に、図１０（ａ）〜（ｃ）に示すように、ＩＣ固定領域以外の領域の（即ち、ＩＣ素子５１の直下から外れた領域）のポスト４０の上面と、ＩＣ素子５１表面のパッド端子とを例えば金線５３で接続する（ワイヤーボンディング工程）。そして、図１１（ａ）〜（ｃ）に示すように、ＩＣ素子５１、金線５３及びポスト４０を含む基板２１の上方全体を樹脂６１で封止する（樹脂封止工程）。樹脂６１は、例えば熱硬化性のエポキシ樹脂等である。上述したように、基板２１は例えばガラス基板であり、比較的熱膨張係数が小さい材料であるため、樹脂封止工程で２００℃程度の熱が加わった場合でも、平面視で縦及び横方向にほとんど広がらない。従って、樹脂封止工程の間も、隣接するポスト４０間の距離をほぼ一定に保ち続けることが可能である。
その後、図１２（ａ）〜（ｃ）に示すように、ＩＣ素子５１を内包した樹脂６１を基板から剥がす。基板からの引き剥がしは、接着剤２３として紫外線硬化型接着剤を用いた場合には、ＵＶ（紫外線）照射により接着力を低下させてから引き剥がしても良い。若しくは、機械的に力を加えてＩＣ素子５１を内包した樹脂６１を基板から引き剥がすだけでも良い。また、引き剥がし後の接着剤は樹脂側に残っていても良いし、基板側に残っていても良い。図１５（ａ）は接着剤２３が樹脂６１側に残った場合であり、図１５（ｂ）は接着剤２３が基板共に取り去られた場合である。本発明では、図１５（ａ）及び（ｂ）のどちらの形態でも良い。なお、基板から樹脂６１を引き剥がした後は、その剥がした面から金属薄膜９が露出した状態となる。
次に、図１２（ａ）〜（ｃ）において、例えばインク及びレーザを用いて、樹脂６１の上面（即ち、端子が露出していない側の面）に製品マーク（図示せず）などを記す。そして、図１３（ａ）〜（ｃ）に示すように、樹脂６１の上面全体に例えば紫外線硬化テープ（ＵＶテープ）６３を連続して貼る。そして、ダイシング・ソーを用いて樹脂６１を製品外形に合わせて切断する（ダイシング工程）。このダイシング工程では、樹脂６１を個々の樹脂パッケージ６２に分割すると共に、製品にならない樹脂の余白部分を切断して除去する。また、樹脂の切断は、例えば、樹脂６１の下面（即ち、端子が露出している側の面）から露出しているポスト４０を目印にして行う。
これにより、図１４（ａ）〜（ｃ）に示すように、ＩＣ素子５１と、ポスト４０と、金線５３と、これらを封止する樹脂パッケージ６２とからなる半導体装置１００が完成する。樹脂パッケージから露出しているポスト４０（即ち、外部端子）はそのままでも良いし、ＢＧＡのように半田ボール等を搭載しても良い。
なお、表１に、第１実施形態に係る半導体装置１００の適用チップサイズ、チップ下の（外部）端子数、最大外部端子数及びパッケージ外形の一例を示す。
Figure 0004270282
表１において、ピッチとは、隣接するポスト間の距離であり、一方のポスト中心から他方のポスト中心までの距離である。表１及び図１６（ａ）に示すように、ピッチは例えば０．５ｍｍ程度である。また、適用チップサイズとは、樹脂パッケージに封止されているＩＣ素子のチップサイズのことである（ＩＣ素子の平面視での形状は例えば正方形である。）。
また、最大外部端子数とは、樹脂パッケージによって樹脂封止されるポスト４０の最大数であり、パッケージ外形とは樹脂パッケージの平面視での縦又は横の長さのことである（樹脂パッケージの平面視での形状は例えば正方形である。）。表１及び図１６（ｂ）に示すように、ポスト４０が平面視で縦方向及び横方向にそれぞれ整然と並んだ状態、即ち、平面視で正格子上の各交点位置に配置されている（以下、単に「格子状に配置されている」という。）場合には、ＩＣ素子を固定する領域（即ち、ＩＣ固定領域）及び樹脂封止する領域（即ち、封止領域）の面積が大きいほど、それぞれの領域に含まれるポスト４０も多くなる。
以上説明したように、本実施の形態に係る半導体装置１００の製造方法によれば、ＩＣ素子５１を搭載するためのダイパッドとして、又は、ＩＣ素子５１の外部端子としてポスト４０を利用することができ、任意に設定されるＩＣ固定領域の形状及び大きさに応じて、ポスト４０をダイパッド又は外部端子として使い分けることができる。即ち、ポスト４０はダイパッドにもなるし外部端子にもなる。従って、従来技術のように、ＩＣ素子５１の種類毎に、固有のダイパッドや固有のリードフレーム、固有の基板（インターポーザなど）を用意して半導体装置を組み立てる必要はない。多種類のＩＣ素子５１に対して、そのパッド端子のレイアウトに制約を課することなく、素子搭載及び外部端子として用いる配線基板５０の仕様を共通化できる。これにより、半導体装置の製造コストの低減に寄与することができる。
また、上記の製造方法によれば、図６（ａ）〜（ｃ）等に示したように、ポスト４０の下面側の外周面に金属薄膜９を形成することができる。従って、ポスト４０の下面を例えばマザーボード等にハンダ付けする場合、ポストの下面からその外周面にかけてハンダを広く載せることができるので、ポスト４０とマザーボードとを接合強度高く繋げることができる。
また、本実施の形態に係る半導体装置によれば、図１７（ａ）〜（ｃ）に示すように、従来のダイパッドのように金属が一箇所に集まっていない。ダイパッドや外部端子として機能するポスト４０は樹脂パッケージ６２内で分散して配置されているので、水分の凝集位置を分散することができ、水蒸気圧の集中を低減することができる。従って、吸湿及び加熱を伴う信頼性試験において樹脂パッケージ６２の破裂を抑制することができ、半導体装置の信頼性を高めることができる。なお、図１７（ａ）〜（ｃ）は、ＩＣ素子５１のチップサイズが例えば２ｍｍ角の場合を示しており、図１７（ａ）では、図面の複雑化を回避するために樹脂パッケージ６２の記入を省略している。
この第１実施形態では、銅板１が本発明の「金属板」に対応し、ポスト４０が本発明の「金属支柱」に対応している。また、金線５３が本発明の「導電部材」に対応し、金属薄膜９が本発明の「メッキ層」に対応している。
なお、この第１実施形態では、図１６（ｂ）に示したように、平面視で縦方向及び横方向にポスト４０がそれぞれ整然と並んだ状態、即ち、平面視で格子状に配置されている場合について説明した。しかしながら、ポスト４０の配置はこれに限られることはない。例えば、図１８に示すように、ポスト４０は、奇数列と偶数列とが半ピッチずつずれると共に、奇数行と偶数行とが半ピッチずつずれた状態、即ち、平面視で千鳥足状に配置されていても良い。このような構成であっても、ポスト４０はダイパッド又は外部端子のどちらにもなるので、従来技術のように専用のダイパッドは必要ない。
また、この第１実施形態では、ポスト４０の側面を形成する銅板１のエッチング工程を、銅板１の上下両面から２回に分けて行う場合について説明した。しかしながら、このエッチング工程は２回ではなく、１回のみに抑えることも可能である。即ち、図１９（ａ）に示すように、まず始めに、下面に凹部が形成されていない平らな銅板１の表面全体にＡｇ等の金属薄膜９をメッキする。次に、このメッキ処理が施された銅板１の下面を、接着剤２３が塗布された基板２１の上面に押し当てて接着する。そして、図６（ｂ）に示すように、図示しないレジストパターンをマスクに銅板１を貫通するまでエッチングして、複数本のポスト４０を形成する。銅板１から複数本のポスト４０を形成した後はレジストパターンを除去し、その後、図６（ｃ）に示すように、ＩＣ固定領域のポスト４０上にＩＣ素子５１を取り付ける。そして、金線５３を介して、ＩＣ素子５１のパッド端子をＩＣ固定領域以外のポスト４０に接続する。
このような方法によれば、エッチング工程を２回から１回に減らすことができるので、配線基板５０の製造に要する時間を短くすることができ、製造コストを低減することができる。但し、図１９（ａ）〜（ｃ）の方法では、ポスト４０の側面にＡｇ等の金属薄膜９が形成されないので、２回に分けてエッチングする場合と比べて金属薄膜９の塗布面積が少ない。従って、ポスト４０の下面を例えばマザーボード等にハンダ付けする際に、ポスト４０とマザーボードとの接合強度が低下してしまう可能性も考えられる。
（２）第２実施形態
上記の第１実施形態では、例えば図１７（ａ）〜（ｃ）に示したように、樹脂パッケージ６２内にＩＣ素子５１を１チップのみ配置した場合（即ち、シングルチップパッケージ）について説明したが、本発明はこれに限られることはない。
図２０は、本発明の第２実施形態に係る半導体装置２００の構成例を示す図である。詳しく説明すると、図２０（ａ）及び（ｂ）は半導体装置２００の構成例を示す平面図であり、図２０（ｃ）は、図２０（ｂ）をＸ２０−Ｘ´２０線で切断したときの端面図である。図２０（ａ）では、図面の複雑化を回避するために樹脂６１の記入を省略している。なお、図２０（ａ）〜（ｃ）において、第１実施形態で説明した図１〜図１９と同一構成を有する部分には同一符号を付し、その詳細な説明は省略する。
図２０（ａ）〜（ｃ）に示すように、本発明では、樹脂パッケージ６２内に２個以上のＩＣ素子５１を配置しても良い。ＩＣ素子５１は同一種類でも良いし、互いに外形やパッド端子の数が異なる異種類でも良い。このように、複数個のＩＣ素子５１をベアチップの状態で１つの樹脂パッケージ６２で封止したＭＣＭの製造方法も、上記の実施形態と同様の方法で製造することができる。
即ち、図２０（ａ）に示すように、まず始めに、ＩＣ固定領域のポスト４０上に２個のＩＣ素子５１を取り付ける（ダイアタッチ工程）。次に、ＩＣ固定領域以外の領域に配置されているポスト４０と、ＩＣ素子５１のパッド端子とを金線５３などで接続する（ワイヤーボンディング工程）。そして、そして、図２０（ｂ）及び（ｃ）に示すように、ＩＣ素子５１、金線５３及びポスト４０を例えば熱硬化性のエポキシ樹脂等で封止する（樹脂封止工程）。その後、ＩＣ素子５１を封止した樹脂を基板（図示せず）から剥がし、２個のＩＣ素子５１が一括して同一パッケージに含まれるように樹脂６１をダイシングすることによって、個々の樹脂パッケージ６２に分割する。
このように、本発明の第２実施形態に係る半導体装置２００の製造方法によれば、第１実施形態と同様に、ポスト４０はダイパッドにもなるし外部端子にもなる。従って、ＭＣＭを組み立てる際に、ＩＣ素子５１の種類毎に、固有のダイパッドや固有のリードフレーム、固有の基板（インターポーザなど）を用意する必要はなく、その製造コストの低減が可能である。また、半導体装置２００の構造自体についても、第１実施形態と同様に、ダイパッドや外部端子として機能するポスト４０は樹脂パッケージ６２内で分散して配置されている。従って、樹脂パッケージ６２内での水分の凝集位置を分散することができ、水蒸気圧の集中を低減することができる。それゆえ、吸湿及び加熱を伴う信頼性試験において樹脂パッケージ６２の破裂を抑制することができ、半導体装置の信頼性を高めることができる。
なお、本発明では、図２０（ａ）に示すように、ＩＣ固定領域以外の領域のポスト２０を金線５３の中継端子として使用しても良い。即ち、金線５３ａを介してＩＣ素子５１のパッド端子に接続されているポスト４０ａを、金線５３ｂを介して他のポスト４０ｂに接続しても良い。このような方法によれば、ポスト４０の配置位置を変えなくても、ＩＣ素子５１のパッド端子を任意の位置まで引き出すことができるので、半導体装置２００の外部端子を実質的に変更することができる。従って、例えば図７に示した配線基板５０の汎用性をさらに高めることができる。さらに、図２０（ａ）に示すように、ＩＣ素子５１の両方のパッド端子を金線５３及びポスト４０を介して電気的に接続しても良い。このような方法であれば、半導体装置の設計の自由度をさらに高めることができる。
この第２実施形態では、金線５３ａが本発明の「第１の導電部材」に対応し、ポスト４０ａが本発明の「第３の金属支柱」に対応している。また、金線５３ｂが本発明の「第２の導電部材」に対応し、ポスト４０ｂが本発明の「第４の金属支柱」に対応している。
配線基板５０の製造方法を示す図（その１）。 配線基板５０の製造方法を示す図（その２）。 配線基板５０の製造方法を示す図（その３）。 配線基板５０の製造方法を示す図（その４）。 配線基板５０の製造方法を示す図（その５）。 配線基板５０の製造方法を示す図（その６）。 配線基板５０の構成例を示す図。 ポスト４０の断面形状の一例を示す図。 半導体装置１００の製造方法を示す図（その１）。 半導体装置１００の製造方法を示す図（その２）。 半導体装置１００の製造方法を示す図（その３）。 半導体装置１００の製造方法を示す図（その４）。 半導体装置１００の製造方法を示す図（その５）。 半導体装置１００の構成例を示す図（その１）。 半導体装置１００の構成例を示す図（その２）。 ポスト４０の格子状の配置例を示す図。 半導体装置１００の構成例を示す図（その３）。 ポスト４０の千鳥足状の配置例を示す図。 半導体装置１００の他の製造方法を示す図。 半導体装置２００の構成例を示す図。 従来例を示す図（その１）。 従来例を示す図（その２）。 従来例を示す図（その３）。 従来例を示す図（その４）。
符号の説明
１ 銅板、３ レジスト、５、３１ レジストパターン、７ 凹部、９ 金属薄膜、２１ 基板、２３ 接着剤、４０、４０ａ、４０ｂ ポスト、５０ 配線基板、５１ ＩＣ素子、５３ ５３ａ、５３ｂ 金線、６１ 樹脂、６２ 樹脂パッケージ、６３ 紫外線硬化テープ

Claims (5)

  1. 金属板の一方の面を基板に貼り付ける工程と、
    前記基板に貼り付けられた前記金属板をその他方の面から部分的にエッチングすることによって、平面視で縦方向及び横方向に並んだ複数本の金属支柱であって、第１の金属支柱及び第２の金属支柱を有する前記金属支柱を形成する工程と、
    前記第１の金属支柱の他方の面にＩＣ素子を固定する工程と、
    前記第２の金属支柱と前記ＩＣ素子のパッド端子とを導電部材で接続する工程と、
    前記基板上に樹脂を供給して、前記ＩＣ素子と前記複数本の金属支柱及び前記導電部材を樹脂封止する工程と、
    前記樹脂及び当該樹脂によって封止された前記複数本の金属支柱の一方の面から前記基板を剥離する工程と、を含み、
    前記基板上に前記金属板を貼り付ける前に、前記金属板を前記一方の面から部分的にハーフエッチングして前記複数本の金属支柱を途中まで形成する工程、をさらに含み、
    前記金属板を他方の面からエッチングする工程では、前記金属板のハーフエッチングされた部分を前記他方の面からエッチングして当該金属板を貫通する、ことを特徴とする半導体装置の製造方法。
  2. 前記基板上に前記金属板を貼り付ける前に、前記金属板の前記金属支柱が途中まで形成された前記一方の面にハンダ接合用のメッキ層を形成しておく工程、をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記ＩＣ素子を固定する工程では、前記第１の金属支柱の他方の面に複数個の前記ＩＣ素子を平面視で並んで取り付け、
    前記導電部材で接続する工程では、前記複数個のＩＣ素子の前記パッド端子と前記第２の金属支柱とを前記導電部材でそれぞれ接続し、
    前記樹脂封止する工程では、前記複数個のＩＣ素子と前記複数本の金属支柱及び前記導電部材を前記樹脂で一括して封止し、さらに、
    前記樹脂封止する工程を終えた後で、
    前記複数個のＩＣ素子が１つの樹脂パッケージに含まれるように前記樹脂をダイシングする工程、を含むことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
  4. 前記第２の金属支柱は、第３の金属支柱及び第４の金属支柱を有し、
    前記導電部材で接続する工程では、
    前記ＩＣ素子の前記パッド端子と前記第３の金属支柱とを第１の前記導電部材で接続すると共に、当該第３の金属支柱と前記第４の前記金属支柱とを第２の前記導電部材で接続することを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
  5. 前記金属支柱を形成する工程では、前記複数本の金属支柱の各々を全て同一の形状で且つ同一の寸法に形成することを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置の製造方法。
JP2007012741A 2007-01-23 2007-01-23 半導体装置の製造方法 Expired - Fee Related JP4270282B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2007012741A JP4270282B2 (ja) 2007-01-23 2007-01-23 半導体装置の製造方法
TW097100212A TW200847308A (en) 2007-01-23 2008-01-03 Semiconductor device manufacturing method, semiconductor device, and wiring board
US12/015,970 US7696082B2 (en) 2007-01-23 2008-01-17 Semiconductor device manufacturing method, semiconductor device, and wiring board
KR1020080007001A KR100927268B1 (ko) 2007-01-23 2008-01-23 반도체 장치의 제조 방법, 반도체 장치, 및 배선 기판
EP08001164A EP1950802A1 (en) 2007-01-23 2008-01-23 Semiconductor device manufacturing method, semiconductor device, and wiring board
US12/648,238 US20100102423A1 (en) 2007-01-23 2009-12-28 Semiconductor device manufacturing method, semiconductor device, and wiring board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007012741A JP4270282B2 (ja) 2007-01-23 2007-01-23 半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2009004697A Division JP5131206B2 (ja) 2009-01-13 2009-01-13 半導体装置

Publications (2)

Publication Number Publication Date
JP2008181959A JP2008181959A (ja) 2008-08-07
JP4270282B2 true JP4270282B2 (ja) 2009-05-27

Family

ID=39409821

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007012741A Expired - Fee Related JP4270282B2 (ja) 2007-01-23 2007-01-23 半導体装置の製造方法

Country Status (5)

Country Link
US (2) US7696082B2 (ja)
EP (1) EP1950802A1 (ja)
JP (1) JP4270282B2 (ja)
KR (1) KR100927268B1 (ja)
TW (1) TW200847308A (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4483969B2 (ja) * 2008-03-31 2010-06-16 セイコーエプソン株式会社 基板及びその製造方法、半導体装置の製造方法
JP2009302095A (ja) * 2008-06-10 2009-12-24 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
KR101214746B1 (ko) * 2008-09-03 2012-12-21 삼성전기주식회사 웨이퍼 레벨 패키지 및 그 제조방법
US8106502B2 (en) * 2008-11-17 2012-01-31 Stats Chippac Ltd. Integrated circuit packaging system with plated pad and method of manufacture thereof
JP5178541B2 (ja) * 2009-01-09 2013-04-10 株式会社三井ハイテック 半導体装置
JP5678727B2 (ja) 2011-03-03 2015-03-04 セイコーエプソン株式会社 振動デバイス、振動デバイスの製造方法、電子機器
JP2013046167A (ja) 2011-08-23 2013-03-04 Seiko Epson Corp 振動デバイス、及び振動デバイスの製造方法
JP5937398B2 (ja) * 2012-03-26 2016-06-22 株式会社巴川製紙所 半導体装置製造用接着シート及び半導体装置の製造方法
US9053952B2 (en) * 2012-09-28 2015-06-09 Apple Inc. Silicon shaping
CN102931124B (zh) * 2012-11-28 2015-11-18 贵州振华风光半导体有限公司 高密度薄膜混合集成电路的集成方法
US9318411B2 (en) 2013-11-13 2016-04-19 Brodge Semiconductor Corporation Semiconductor package with package-on-package stacking capability and method of manufacturing the same
JP6405810B2 (ja) * 2014-09-08 2018-10-17 日本電気株式会社 モジュール部品製造方法
US10361140B2 (en) * 2016-06-10 2019-07-23 International Business Machines Corporation Wafer stacking for integrated circuit manufacturing
JP6777365B2 (ja) * 2016-12-09 2020-10-28 大口マテリアル株式会社 リードフレーム
JP7024349B2 (ja) * 2017-11-24 2022-02-24 セイコーエプソン株式会社 センサーユニット、センサーユニットの製造方法、慣性計測装置、電子機器、および移動体

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02240940A (ja) 1989-03-15 1990-09-25 Matsushita Electric Ind Co Ltd 集積回路装置の製造方法
JP3018542B2 (ja) 1991-04-03 2000-03-13 セイコーエプソン株式会社 リードフレーム及びその製造方法
JP3427492B2 (ja) 1993-07-08 2003-07-14 セイコーエプソン株式会社 凸型ヒートシンク付き半導体装置及びその凸型ヒートシンクの製造方法
JPH07221104A (ja) * 1994-01-28 1995-08-18 Fujitsu Ltd 半導体装置の製造方法及び半導体装置及び電極ピン形成用マスク及び電極ピン形成用マスクを用いた試験方法
US6667541B1 (en) * 1998-10-21 2003-12-23 Matsushita Electric Industrial Co., Ltd. Terminal land frame and method for manufacturing the same
JP3420153B2 (ja) 2000-01-24 2003-06-23 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP2001326250A (ja) 2000-05-17 2001-11-22 Nec Corp フリップチップ型半導体装置及び製造方法
JP4034073B2 (ja) * 2001-05-11 2008-01-16 株式会社ルネサステクノロジ 半導体装置の製造方法
US6432748B1 (en) * 2001-09-24 2002-08-13 Phoenix Precision Technology Corp. Substrate structure for semiconductor package and manufacturing method thereof
US20040007779A1 (en) * 2002-07-15 2004-01-15 Diane Arbuthnot Wafer-level method for fine-pitch, high aspect ratio chip interconnect
JP2004281486A (ja) 2003-03-13 2004-10-07 Rohm Co Ltd 半導体パッケージ及び同パッケージを用いた半導体装置
US6913985B2 (en) * 2003-06-20 2005-07-05 Oki Data Corporation Method of manufacturing a semiconductor device
US7316572B2 (en) * 2005-02-03 2008-01-08 International Business Machines Corporation Compliant electrical contacts
US7846775B1 (en) * 2005-05-23 2010-12-07 National Semiconductor Corporation Universal lead frame for micro-array packages
US7919868B2 (en) * 2007-08-15 2011-04-05 Qimonda Ag Carrier substrate and integrated circuit
US7749809B2 (en) * 2007-12-17 2010-07-06 National Semiconductor Corporation Methods and systems for packaging integrated circuits

Also Published As

Publication number Publication date
EP1950802A1 (en) 2008-07-30
KR20080069542A (ko) 2008-07-28
JP2008181959A (ja) 2008-08-07
US20080174012A1 (en) 2008-07-24
US7696082B2 (en) 2010-04-13
TW200847308A (en) 2008-12-01
KR100927268B1 (ko) 2009-11-18
TWI363390B (ja) 2012-05-01
US20100102423A1 (en) 2010-04-29

Similar Documents

Publication Publication Date Title
JP4270282B2 (ja) 半導体装置の製造方法
US7875988B2 (en) Substrate and manufacturing method of the same, and semiconductor device and manufacturing method of the same
JP5179787B2 (ja) 半導体装置及びその製造方法
JP5043743B2 (ja) 半導体装置の製造方法
JP3062192B1 (ja) リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置の製造方法
US7679178B2 (en) Semiconductor package on which a semiconductor device can be stacked and fabrication method thereof
JP2012104790A (ja) 半導体装置
TWI480989B (zh) 半導體封裝件及其製法
JP5930843B2 (ja) リードフレーム及びその製造方法
KR20100069589A (ko) 반도체 디바이스
JP3470111B2 (ja) 樹脂封止型半導体装置の製造方法
JP2005332965A (ja) 半導体装置及びその製造方法
WO2009130958A1 (ja) 配線基板、半導体装置、ならびに半導体装置の製造方法
WO2012108469A1 (ja) 半導体装置および半導体装置の製造方法
JP3478139B2 (ja) リードフレームの製造方法
JP2009043793A (ja) 半導体装置、およびその半導体装置の製造方法
JP5131206B2 (ja) 半導体装置
CN111199924B (zh) 半导体封装结构及其制作方法
JP2010010269A (ja) 半導体装置、半導体装置製造用中間体およびそれらの製造方法
JP3847602B2 (ja) 積層型半導体装置及びその製造方法並びに半導体装置搭載マザーボード及び半導体装置搭載マザーボードの製造方法
JP2007081064A (ja) 半導体装置、基板及び半導体装置の製造方法
TWI447879B (zh) 預製導線架與半導體封裝件及預製導線架的製法
JP2001024133A (ja) リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法
JP4821803B2 (ja) 半導体装置及び半導体装置の製造方法
JP2006186282A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081031

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081111

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090113

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090203

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090216

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120306

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120306

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130306

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140306

Year of fee payment: 5

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees