CN108493183B - 一种阵列基板、覆晶薄膜及其对位方法及显示装置 - Google Patents

一种阵列基板、覆晶薄膜及其对位方法及显示装置 Download PDF

Info

Publication number
CN108493183B
CN108493183B CN201810283325.3A CN201810283325A CN108493183B CN 108493183 B CN108493183 B CN 108493183B CN 201810283325 A CN201810283325 A CN 201810283325A CN 108493183 B CN108493183 B CN 108493183B
Authority
CN
China
Prior art keywords
alignment
pin
mark
alignment mark
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810283325.3A
Other languages
English (en)
Other versions
CN108493183A (zh
Inventor
刘仁杰
王向前
陈玲艳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kunshan Govisionox Optoelectronics Co Ltd
Original Assignee
Kunshan Govisionox Optoelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to CN201810283325.3A priority Critical patent/CN108493183B/zh
Application filed by Kunshan Govisionox Optoelectronics Co Ltd filed Critical Kunshan Govisionox Optoelectronics Co Ltd
Priority to KR1020207000274A priority patent/KR20200008655A/ko
Priority to PCT/CN2018/102687 priority patent/WO2019192137A1/zh
Priority to EP18913777.1A priority patent/EP3640980A4/en
Priority to JP2020501522A priority patent/JP7058319B2/ja
Publication of CN108493183A publication Critical patent/CN108493183A/zh
Priority to TW107133340A priority patent/TWI659513B/zh
Priority to US16/265,630 priority patent/US10964644B2/en
Application granted granted Critical
Publication of CN108493183B publication Critical patent/CN108493183B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0266Marks, test patterns or identification means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/5442Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54426Marks applied to semiconductor devices or parts for alignment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54473Marks applied to semiconductor devices or parts for use after dicing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54473Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486Located on package parts, e.g. encapsulation, leads, package substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112Aligning
    • H01L2224/81121Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/8113Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112Aligning
    • H01L2224/81121Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/81132Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512Aligning
    • H01L2224/85121Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/8513Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/14Structural association of two or more printed circuits
    • H05K1/147Structural association of two or more printed circuits at least one of the printed circuits being bent or folded, e.g. by using a flexible printed circuit
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09918Optically detected marks used for aligning tool relative to the PCB, e.g. for mounting of components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007Types of components
    • H05K2201/10128Display

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Electroluminescent Light Sources (AREA)
  • Structure Of Printed Boards (AREA)
  • Combinations Of Printed Boards (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

本发明实施例提供一种阵列基板、覆晶薄膜、显示装置及阵列基板与覆晶薄膜的对位方法,所述阵列基板至少一个第一引脚,用于与覆晶薄膜上的至少一个第二引脚对应连接;第一对位标记,设置于所述至少一个第一引脚的至少一侧,用于与所述覆晶薄膜上的第二对位标记进行对位;第一偏移标记,通过所述第一对位标记及第二对位标记获得,设置于所述第一引脚的至少一侧,用于指示所述至少一个第一引脚与所述至少一个第二引脚的对位偏差。通过本发明,能够对阵列基板和覆晶薄膜的引脚的进行精准对位。

Description

一种阵列基板、覆晶薄膜及其对位方法及显示装置
技术领域
本发明实施例涉及显示技术领域,尤其涉及一种阵列基板、覆晶薄膜及其对位方法及显示装置。
背景技术
柔性显示装置是指显示面板可弯曲变形的显示装置。柔性显示装置作为新一代的显示器件,因其具有薄而轻、高对比度、快速响应、宽视角、高亮度、全彩色等优点,在手机、个人数字助理(PDA)、数码相机、车载显示、笔记本电脑、壁挂电视以及军事领域等具有十分广泛的应用前景。
柔性显示装置中的覆晶薄膜(Chip On Film,COF)上的引脚/端子/电极需与屏体上的引脚进行对位。但是COF在制成过程中易受温度、湿度等的影响,产生膨胀或收缩,使得其上的金属走线的线宽线距发生改变。随着集成度的提升,柔性显示基板上的金属走线线距日益缩小,在热膨胀过程中很容易产生短路。为了防止短路造成的烧屏,业界出现了斜形引脚的设计,将显示基板和COF上的引脚倾斜设置。此方法解决了热膨胀导致的引脚距离减小导致的短路等电性不良的问题,但是由于热膨胀问题,如何对屏体和COF上的斜形引脚准确对位成为一个难点。
发明内容
本发明实施例提供一种阵列基板、覆晶薄膜及其对位方法及显示装置,用以解决现有技术中阵列基板上的引脚与COF上的引脚无法精准对位的问题。
为了达到上述目的,第一方面,本发明提供一种阵列基板,包括:
至少一个第一引脚,用于与覆晶薄膜上的至少一个第二引脚对应连接;
第一对位标记,设置于所述至少一个第一引脚的至少一侧,用于与所述覆晶薄膜上的第二对位标记进行对位;
第一偏移标记,通过所述第一对位标记及第二对位标记获得,设置于所述第一引脚的至少一侧,用于指示所述至少一个第一引脚与所述至少一个第二引脚的对位偏差。
可选的,所述第一引脚包括多个,所述第二引脚包括多个,所述第一偏移标记与多个所述第一引脚中的位于最外侧的第一引脚相邻。
可选的,所述第一偏移标记为第一对位刻度,所述第一对位刻度包括横向对位刻度和/或纵向对位刻度;或者,
所述第一偏移标记为第一对位标号,所述第一对位标号包括多个一一对应的第一横向对位标号和第一纵向对位标号。
第二方面,本发明提供一种覆晶薄膜,包括:
至少一个第二引脚,用于与阵列基板上的至少一个第一引脚对应连接;
第二对位标记,设置于所述至少一个第二引脚的至少一侧,用于与所述阵列基板上的第一对位标记进行对位;
第二偏移标记,通过所述第一对位标记及第二对位标记获得,设置于所述第二引脚的至少一侧,用于指示所述至少一个第一引脚与所述至少一个第二引脚的对位偏差。
可选的,所述第一引脚包括多个,所述第二引脚包括多个,所述第二偏移标记与多个所述第二引脚中的位于最外侧的第二引脚相邻。
可选的,所述第二偏移标记为第二对位刻度,所述第二对位刻度包括横向对位刻度和/或纵向对位刻度;或者,
所述第二偏移标记为第二对位标号,所述第二对位标号包括多个一一对应的第二横向对位标号和第二纵向对位标号。
第三方面,本发明提供一种显示装置,包括
第一方面所述的阵列基板以及覆晶薄膜,所述覆晶薄膜包括:
至少一个第二引脚,用于与所述阵列基板上的所述至少一个第一引脚对应连接;
第二对位标记,设置于所述至少一个第二引脚的至少一侧,用于与所述阵列基板上的所述第一对位标记进行对位;或者,
包括第二方面所述的覆晶薄膜以及阵列基板,所述阵列基板包括:至少一个第一引脚,用于与所述覆晶薄膜上的所述至少一个第二引脚一一对应连接;
第一对位标记,设置于所述至少一个第一引脚的至少一侧,用于与所述覆晶薄膜上的所述第二对位标记进行对位。
第四方面,本发明提供一种阵列基板与覆晶薄膜的对位方法,包括:
于第一装置上设置至少一个第一引脚,所述至少一个引脚用于与设置于第二装置上的至少一个第二引脚对应连接;
于所述第一装置上设置第一对位标记,所述第一对位标记用于与设置于所述第二装置上的第二对位标记进行对位;
通过所述第一对位标记及所述第二对位标记获得第一偏移标记并于所述第一装置上设置所述第一偏移标记,所述第一偏移标记用于指示所述至少一个第一引脚与所述至少一个第二引脚的对位偏差;
根据所述对位偏差所述第一装置与所述第二装置进行对位;
所述第一装置为阵列基板与覆晶薄膜中的其中之一,所述第二装置为所述阵列基板与所述覆晶薄膜的其中另一。
于所述第一装置上设置第一对位标记,包括:
将所述第一对位标记设置于所述至少一个第一引脚的至少一侧。
于所述第一装置上设置所述第一偏移标记,包括:
将所述第一偏移标记设置于所述第一引脚的至少一侧。
本发明实施例提供的阵列基板、覆晶薄膜及其对位方法及显示装置,除了设置了用于使得阵列基板上的引脚和覆晶薄膜上的引脚对位的对位标记之外,还设置了用于指示阵列基板上的引脚和覆晶薄膜上的引脚的对位偏差的偏移标记,这样,在利用对位标记进行对位后,可利用偏移标记确定对位偏差,进而利用偏移标记进行精准对位,使得即使斜形的引脚在制程过程中受热膨胀影响,单纯依靠对位标记的对位方式不再有效的情况下,可以结合偏移标记进行精准对位。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍,显而易见地,下面描述中的附图是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为本发明一实施例提供的阵列基板的示意图;
图2为图1部分放大示意图;
图3为本发明一实施例提供的覆晶薄膜的示意图;
图4本发明另一实施例提供的阵列基板的示意图;
图5为图4的部分放大示意图;
图6为本发明再一实施例提供的阵列基板的示意图;
图7为本发明再一实施例提供的覆晶薄膜的示意图;
图8为本发明又一实施例提供的覆晶薄膜的示意图;
图9为图8的部分放大示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
本发明提供的阵列基板,包括:至少一个第一引脚、第一对位标记以及第一偏移标记,其中,至少一个第一引脚用于与覆晶薄膜上的至少一个第二引脚对应连接,第一对位标记设置于至少一个第一引脚的至少一侧,第一对位标记用于与覆晶薄膜上的第二对位标记进行对位,第一偏移标记是通过第一对位标记及第二对位标记获得,第一偏移标记设置于至少一个第一引脚的至少一侧,第一偏移标记用于指示至少一个第一引脚与至少一个第二引脚的对位偏差。具体的,第一偏移标记用于在第一对位标记与第二对位标记对位后指示至少一个第一引脚与至少一个第二引脚的对位偏差。
在本发明的一实施方式中,上述第一偏移标记为第一对位刻度。图1为本发明一实施例提供的阵列基板的示意图,图2为图1部分放大示意图,图3为本发明一实施例提供的覆晶薄膜,优选覆晶薄膜的示意图。以下结合图1至图3进行说明。需要说明的是,图中的引脚的数量和角度仅是为了示意方便,并非用于限定本发明的引脚的数量和角度。
如图1、图2所示,阵列基板100可以包括:多个引脚11、对位标记12以及第一对位刻度30。如图3所示,覆晶薄膜200可以包括:多个引脚21以及对位标记22。
阵列基板100包括显示区以及非显示区,非显示区包括邦定区,多个引脚11设置于邦定区。多个引脚11用于与覆晶薄膜200上的多个引脚21一一对应连接,同样的,多个引脚21用于与阵列基板100上的多个引脚11一一对应连接。对位标记12设置于多个引脚11的至少一侧,对位标记12用于与覆晶薄膜200上的对位标记22进行对位,同样的,对位标记22设置于多个引脚21的至少一侧,对位标记22用于与阵列基板100上的对位标记12进行对位。
第一对位刻度30设置于多个引脚11的至少一侧,第一对位刻度30用于指示多个引脚11与多个引脚21的对位偏差。具体的,第一对位刻度30用于对位标记12与对位标记22对位后指示引脚11与引脚22的对位偏差。
在阵列基板100的多个引脚11与覆晶薄膜200的多个引脚21进行对位时,首先将对位标记12与对位标记22对位,对位标记12与对位标记22重合或配对而完成对位后,利用第一对位刻度30确定引脚11与引脚21在横向方向或纵向方向上的对位偏差,根据对位偏差以及第一对位刻度30移动阵列基板100或覆晶薄膜200进行精准对位。
在本发明的一实施方式中,第一对位刻度30与多个引脚11中的位于最外侧的引脚11相邻。如图2所示,第一对位刻度30与最左侧的引脚11相邻。
在本发明的一实施方式中,如图2所示,第一对位刻度30包括横向对位刻度和/或纵向对位刻度。
在对位标记12与对位标记22对位后,当最外侧的引脚21相对于最外侧的引脚11在横向方向上的偏移量为L时,则,在进行精准对位时,纵向方向上的移动距离D=L*tanA,此时,利用第一对位刻度30在纵向方向上移动距离D,即可完成引脚11和引脚21的精准对位,其中,A为最外侧的引脚11相对于横向方向的倾斜角度。本领域技术人员可以理解的是,根据纵向方向上的偏移量确定横向方向上的移动距离的方式类似,本发明在此不再赘述。
在本发明的一实施方式中,多个引脚11倾斜设置,换言之,多个引脚11与纵向方向或横向方向不垂直且不平行。具体的,多个引脚11相对于横向方向或纵向方向的倾斜角度为30度至75度,较佳的,倾斜角度为45度、30度、或60度。具体的,各引脚11之间可以相互平行设置。引脚21对应于引脚11具有相似设置,本发明实施例在此不再赘述。
在本发明的一实施方式中,多个引脚11中位于左右两侧的至少一个引脚11相对于位于中心位置的至少一个引脚11倾斜且倾斜方向相反。具体的,中心位置的至少一个引脚11与纵向方向相平行。示例性的,如图1所示,左侧的至少一个引脚相对于中心位置的至少一个引脚11向左倾斜第一角度,右侧的至少一个引脚相对于中心位置的至少一个引脚11向右倾斜第二角度,具体的,第一角度或第二角度可以为30度至75度中的任意数值,较佳的,第一角度或第二角度为45度、30度、或60度。引脚21对应于引脚11具有相似设置,对于引脚21的具体设置,本发明实施例在此不再赘述。
在本发明的一实施方式中,对位标记12的形状可以为圆形、十字形、三角形、梯形或凸字形等。对位标记22与对位标记12的形状相同或相配对。对位标记22对应于对位标记12的形状可以为圆形、十字形、三角形、梯形或凸字形等。图3中以对位标记22为十字形为例。图1中以对位标记12为与对位标记22相配对的形状为例。
在本发明的一实施方式中,位于多个引脚11任一侧的对位标记12设置为至少一个。较佳的,位于多个引脚11任一侧的全部对位标记12的中心轴线在同一直线上。较佳的,如图1所示,多个引脚11的两侧均设置有对位标记12,多个引脚11两侧的对位标记12相对称,同样的,如图3所示,多个引脚21的两侧均设置有对位标记22,多个引脚21两侧的对位标记22相对称。引脚21对应于引脚11具有相似设置,对于引脚21的具体设置,本发明实施例在此不再赘述。
具体的,对位标记12所在的区域设为透光,第一偏移标记30所在的区域设为透光。
图4为本发明另一实施例提供的阵列基板的示意图;图5为图4的部分放大示意图。图4所示的阵列基板100'与上述阵列基板100的不同之处在于,第一偏移标记为第一对位标号。如图4所示的阵列基板100'可以包括:多个引脚11、对位标记12以及第一对位标号。如图4、图5所示,第一对位标号包括多个一一对应的第一横向对位标号51和第一纵向对位标号52,例如,第一横向对位标号51和第一纵向对位标号52包括一一对应的:A000、A001至A009。第二纵向对位标号52的设置位置由第一横向对位标号51的设置位置和A确定,相邻纵向对位标号之间的间距=相邻横向对位标号之间的间距*tanA,其中,A为与第一横向对位标号51相邻的引脚11相对于横向方向的倾斜角度。这样,相对于偏移标记是对位刻度的实施方式,在对位标记12与对位标记22重合或配对后,根据横向对位标号51确定了引脚在横向方向上的偏移,之后,不用计算在纵向方向上需要移动的距离,直接移动至对应的纵向对位标号52即可,例如,横向偏移至A001,纵向方向对应移动至A001即可。本领域技术人员可以理解的是,同样的,也可以根据纵向对位标记确定引脚在纵向方向上的偏移,之后,不用计算在横向方向上需要移动的距离,直接移动至对应的横向对位标号即可。
在本发明的一实施方式中,第一横向对位标号51与多个引脚11中的位于最外侧的引脚11相邻。如图4所示,第一横向对位标号51与最左侧的引脚11相邻。
本发明提供一种显示装置,其包括上述阵列基板100与覆晶薄膜200,或者,阵列基板100'与覆晶薄膜200。
本发明实施例提供一种覆晶薄膜,包括至少一个第二引脚、第二对位标记以及第二偏移标记,其中,至少一个第二引脚用于与阵列基板上的至少一个第一引脚对应连接;第二对位标记设置于所述至少一个第二引脚的至少一侧,第二对位标记用于与所述阵列基板上的第一对位标记进行对位;第二偏移标记通过第一对位标记和第二对位标记获得,第二偏移标记设置于所述至少一个第二引脚的至少一侧,第二偏移标记用于指示所述至少一个第一引脚与所述至少一个第二引脚的对位偏差。
在本发明的一实施方式中,上述第二偏移标记为第二对位刻度。图6为本发明再一实施例提供的阵列基板的示意图。图7为本发明再一实施例提供的覆晶薄膜的示意图。图6所示的阵列基板100″与上述图1所示的阵列基板100的区别在于,图6所示的阵列基板100″不包括第一对位刻度30,图7所示的覆晶薄膜200′与图3所示的覆晶薄膜200的区别在于,图7所示的覆晶薄膜200′包括第二对位刻度40。即,图6、图7所示的实施例相对于图1、图3所示的实施例,对位刻度设置于覆晶薄膜上而非阵列基板上。
第二对位刻度40设置于多个引脚21的至少一侧,第二对位刻度40用于指示多个引脚11与多个引脚21的对位偏差。
在本发明的一实施方式中,第二对位刻度40与多个引脚21中的位于最外侧的引脚21相邻。
在本发明的一实施方式中,第二对位刻度40包括横向对位刻度和/或纵向对位刻度。
第二对位刻度40的具体设置与上述第一对位刻度30相似,本发明实施例在此不再详述。
具体的,对位标记22所在的区域设为透光,第二偏移标记40所在的区域设为透光。
图8为本发明又一实施例提供的覆晶薄膜的示意图;图9为图8的部分放大示意图。图8所示的覆晶薄膜200″与上述覆晶薄膜200′的不同之处在于,第二偏移标记为第二对位标号。如图8所示的覆晶薄膜200″可以包括:多个引脚21、对位标记22以及第二对位标号。如图8、图9所示,第二对位标号包括多个一一对应的第二横向对位标号61和第二纵向对位标号62,例如,第二横向对位标号61和第二纵向对位标号62包括一一对应的:B000、B001至B009。第二纵向对位标号62的设置位置由第一横向对位标号61的设置位置和A确定,相邻纵向对位标号之间的间距=相邻横向对位标号之间的间距*tanA,其中,A为与第二横向对位标号61相邻的引脚21相对于横向方向的倾斜角度。这样,相对于偏移标记是对位刻度的实施方式,在对位标记12与对位标记22重合或配对后,根据横向对位标号61确定了引脚在横向方向上的偏移,之后,不用计算在纵向方向上需要移动的距离,直接移动至对应的纵向对位标号62即可,例如,横向偏移至B001,纵向方向对应移动至B001即可。
在本发明的一实施方式中,第二横向对位标号61与多个引脚21中的位于最外侧的引脚21相邻。如图4所示,第二横向对位标号61与最左侧的引脚21相邻。
本发明提供的另一种显示装置,其包括上述阵列基板100′与覆晶薄膜200′,或者,阵列基板100′与覆晶薄膜200″。
本发明提供一种阵列基板与覆晶薄膜的对位方法,包括:于第一装置上设置至少一个第一引脚,所述至少一个引脚用于与设置于第二装置上的至少一个第二引脚对应连接;于所述第一装置上设置第一对位标记,所述第一对位标记用于与设置于所述第二装置上的第二对位标记进行对位;通过所述第一对位标记及所述第二对位标记获得第一偏移标记并于所述第一装置上设置所述第一偏移标记,所述第一偏移标记用于指示所述至少一个第一引脚与所述至少一个第二引脚的对位偏差;根据所述对位偏差所述第一装置与所述第二装置进行对位;所述第一装置为阵列基板与覆晶薄膜中的其中之一,所述第二装置为所述阵列基板与所述覆晶薄膜的其中另一。
在本发明的一实施方式中,于所述第一装置上设置第一对位标记,包括:
将所述第一对位标记设置于所述至少一个第一引脚的至少一侧。
在本发明的一实施方式中,于所述第一装置上设置所述第一偏移标记,包括:
将所述第一偏移标记设置于所述第一引脚的至少一侧。
以下结合本发明上述实施例提供的阵列基板100与覆晶薄膜200说明本发明的对位方法,包括:于所述阵列基板100上设置至少一个引脚11,至少一个引脚11用于与设于覆晶薄膜200上的至少一个引脚21对应连接;将对位标记12设置于所述至少一个引脚11的至少一侧,对位标记12用于与设于所述覆晶薄膜200上的对位标记22进行对位;通过所述对位标记12及对位标记22获得第一偏移标记30,将第一偏移标记30设置于引脚11的至少一侧,第一偏移标记30用于指示至少一个引脚11与至少一个引脚21的对位偏差,根据所述对位偏差所述阵列基板100与覆晶薄膜200进行对位。此处以阵列基板100和覆晶薄膜200为例进行说明,本领域技术人员可以理解的是,上述对位方法同样适用于本发明描述的其他实施方式中的阵列基板与覆晶薄膜,例如,阵列基板100′和覆晶薄膜200,或者,阵列基板100′与覆晶薄膜200′,或者,阵列基板100′与覆晶薄膜200″。
本发明实施例提供的阵列基板、覆晶薄膜及其对位方法及显示装置,除了设置了用于使得阵列基板上的引脚和覆晶薄膜上的引脚对位的对位标记之外,还设置了用于指示阵列基板上的引脚和覆晶薄膜上的引脚的对位偏差的偏移标记,这样,在利用对位标记进行对位后,可利用偏移标记确定对位偏差,进而利用偏移标记进行精准对位,使得即使斜形的引脚在制程过程中受热膨胀影响,单纯依靠对位标记的对位方式不再有效的情况下,可以结合偏移标记进行精准对位。
最后应说明的是:以上实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (8)

1.一种阵列基板,其特征在于,包括:
至少一个第一引脚,用于与覆晶薄膜上的至少一个第二引脚对应连接;
第一对位标记,设置于所述至少一个第一引脚的至少一侧,用于与所述覆晶薄膜上的第二对位标记进行对位;
第一偏移标记,通过所述第一对位标记及第二对位标记获得,设置于所述第一引脚的至少一侧,用于指示所述至少一个第一引脚与所述至少一个第二引脚的对位偏差;其中,所述第一偏移标记为第一对位标号,所述第一对位标号包括多个一一对应的第一横向对位标号和第一纵向对位标号;相邻纵向对位标号之间的间距=相邻横向对位标号之间的间距*tanA,其中,A为与第一横向对位标号相邻的引脚相对于横向方向的倾斜角度。
2.根据权利要求1所述的阵列基板,其特征在于,所述第一引脚包括多个,所述第二引脚包括多个,所述第一偏移标记与多个所述第一引脚中的位于最外侧的第一引脚相邻。
3.一种覆晶薄膜,其特征在于,包括:
至少一个第二引脚,用于与阵列基板上的至少一个第一引脚对应连接;
第二对位标记,设置于所述至少一个第二引脚的至少一侧,用于与所述阵列基板上的第一对位标记进行对位;
第二偏移标记,通过所述第一对位标记及第二对位标记获得,设置于所述第二引脚的至少一侧,用于指示所述至少一个第一引脚与所述至少一个第二引脚的对位偏差;其中,所述第二偏移标记为第二对位标号,所述第二对位标号包括多个一一对应的第二横向对位标号和第二纵向对位标号;相邻纵向对位标号之间的间距=相邻横向对位标号之间的间距*tanA,其中,A为与第二横向对位标号相邻的引脚相对于横向方向的倾斜角度。
4.根据权利要求3所述的覆晶薄膜,其特征在于,所述第一引脚包括多个,所述第二引脚包括多个,所述第二偏移标记与多个所述第二引脚中的位于最外侧的第二引脚相邻。
5.一种显示装置,其特征在于,
包括权利要求1-2任一项所述的阵列基板以及覆晶薄膜,所述覆晶薄膜包括:
至少一个第二引脚,用于与所述阵列基板上的所述至少一个第一引脚对应连接;
第二对位标记,设置于所述至少一个第二引脚的至少一侧,用于与所述阵列基板上的所述第一对位标记进行对位;或者,
包括权利要求3-4任一项所述的覆晶薄膜以及阵列基板,所述阵列基板包括:至少一个第一引脚,用于与所述覆晶薄膜上的所述至少一个第二引脚一一对应连接;
第一对位标记,设置于所述至少一个第一引脚的至少一侧,用于与所述覆晶薄膜上的所述第二对位标记进行对位。
6.一种阵列基板与覆晶薄膜的对位方法,其特征在于,包括:
于第一装置上设置至少一个第一引脚,所述至少一个引脚用于与设置于第二装置上的至少一个第二引脚对应连接;
于所述第一装置上设置第一对位标记,所述第一对位标记用于与设置于所述第二装置上的第二对位标记进行对位;
通过所述第一对位标记及所述第二对位标记获得第一偏移标记并于所述第一装置上设置所述第一偏移标记,所述第一偏移标记用于指示所述至少一个第一引脚与所述至少一个第二引脚的对位偏差;其中,所述第一偏移标记为第一对位标号,所述第一对位标号包括多个一一对应的第一横向对位标号和第一纵向对位标号;相邻纵向对位标号之间的间距=相邻横向对位标号之间的间距*tanA,其中,A为与第一横向对位标号相邻的引脚相对于横向方向的倾斜角度;
根据所述对位偏差所述第一装置与所述第二装置进行对位;
所述第一装置为阵列基板与覆晶薄膜中的其中之一,所述第二装置为所述阵列基板与所述覆晶薄膜的其中另一。
7.根据权利要求6所述的对位方法,其特征在于,于所述第一装置上设置第一对位标记,包括:
将所述第一对位标记设置于所述至少一个第一引脚的至少一侧。
8.根据权利要求6所述的对位方法,其特征在于,于所述第一装置上设置所述第一偏移标记,包括:
将所述第一偏移标记设置于所述第一引脚的至少一侧;
于所述阵列基板上设置至少一个第一引脚,用于与设于覆晶薄膜上的至少一个第二引脚对应连接;
将第一对位标记设置于所述至少一个第一引脚的至少一侧,用于与设于所述覆晶薄膜上的第二对位标记进行对位;
通过所述第一对位标记及第二对位标记获得第一偏移标记;
将第一偏移标记设置于所述第一引脚的至少一侧,用于指示所述至少一个第一引脚与所述至少一个第二引脚的对位偏差,
根据所述对位偏差所述阵列基板与覆晶薄膜进行对位。
CN201810283325.3A 2018-04-02 2018-04-02 一种阵列基板、覆晶薄膜及其对位方法及显示装置 Active CN108493183B (zh)

Priority Applications (7)

Application Number Priority Date Filing Date Title
CN201810283325.3A CN108493183B (zh) 2018-04-02 2018-04-02 一种阵列基板、覆晶薄膜及其对位方法及显示装置
PCT/CN2018/102687 WO2019192137A1 (zh) 2018-04-02 2018-08-28 阵列基板、覆晶薄膜、显示装置及对位方法
EP18913777.1A EP3640980A4 (en) 2018-04-02 2018-08-28 ARRAY SUBSTRATE, CHIP ON FILM, DISPLAY DEVICE AND ALIGNMENT METHOD
JP2020501522A JP7058319B2 (ja) 2018-04-02 2018-08-28 アレイ基板、cof、表示装置及び位置合わせ方法
KR1020207000274A KR20200008655A (ko) 2018-04-02 2018-08-28 어레이 기판, 칩 온 필름, 표시 장치 및 얼라인먼트 방법
TW107133340A TWI659513B (zh) 2018-04-02 2018-09-21 陣列基板、覆晶薄膜、顯示裝置及對位方法
US16/265,630 US10964644B2 (en) 2018-04-02 2019-02-01 Array substrate, chip on film, and alignment method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810283325.3A CN108493183B (zh) 2018-04-02 2018-04-02 一种阵列基板、覆晶薄膜及其对位方法及显示装置

Publications (2)

Publication Number Publication Date
CN108493183A CN108493183A (zh) 2018-09-04
CN108493183B true CN108493183B (zh) 2020-05-08

Family

ID=63318062

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810283325.3A Active CN108493183B (zh) 2018-04-02 2018-04-02 一种阵列基板、覆晶薄膜及其对位方法及显示装置

Country Status (6)

Country Link
EP (1) EP3640980A4 (zh)
JP (1) JP7058319B2 (zh)
KR (1) KR20200008655A (zh)
CN (1) CN108493183B (zh)
TW (1) TWI659513B (zh)
WO (1) WO2019192137A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110097823B (zh) * 2019-04-09 2021-02-02 深圳市华星光电半导体显示技术有限公司 显示面板及显示模组
CN110930866B (zh) * 2019-11-26 2021-07-06 Tcl华星光电技术有限公司 覆晶薄膜及显示装置
CN111081151A (zh) * 2020-01-08 2020-04-28 深圳市华星光电半导体显示技术有限公司 显示面板

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11274670A (ja) * 1998-03-19 1999-10-08 Kyocera Corp 積層基板
JP4651886B2 (ja) * 2001-09-14 2011-03-16 東北パイオニア株式会社 電子機器及び電子機器の製造方法
JP4214357B2 (ja) * 2002-02-28 2009-01-28 セイコーエプソン株式会社 電子デバイスの製造方法
JP3544970B2 (ja) * 2002-09-30 2004-07-21 沖電気工業株式会社 Cofテープキャリア、半導体素子、半導体装置
JP2006119321A (ja) * 2004-10-21 2006-05-11 Kofu Casio Co Ltd 電気回路間の導通接続構造
JP2006245514A (ja) * 2005-03-07 2006-09-14 Hitachi Media Electoronics Co Ltd フレキシブル基板同士の接続方法
CN100461984C (zh) * 2005-09-30 2009-02-11 友达光电股份有限公司 电路组装结构
TWI292936B (en) * 2006-03-24 2008-01-21 Chipmos Technologies Inc Inner lead bonding tape and tape carrier package utilizing the tape
TW200822303A (en) * 2006-11-07 2008-05-16 Chipmos Technologies Inc Substrate for chip on film packages
CN100545890C (zh) * 2007-03-22 2009-09-30 中华映管股份有限公司 显示面板、显示面板的引脚接合及检测方法
TWI343090B (en) * 2007-05-18 2011-06-01 Au Optronics Corp System and method for alignment
CN101060112B (zh) * 2007-06-11 2010-10-06 友达光电股份有限公司 基板对位系统及其对位方法
JP2012013719A (ja) * 2010-06-29 2012-01-19 Funai Electric Co Ltd Cofアライメントマーク
US8994898B2 (en) * 2012-10-18 2015-03-31 Shenzhen China Star Optoelectronics Technology Co., Ltd COF base tape and manufacturing method thereof and liquid crystal display module comprising same
CN203365865U (zh) * 2013-07-04 2013-12-25 京东方科技集团股份有限公司 一种阵列基板、覆晶薄膜和显示装置
CN105551378A (zh) * 2016-02-04 2016-05-04 京东方科技集团股份有限公司 一种覆晶薄膜、柔性显示面板及显示装置
CN106783664B (zh) * 2017-01-03 2020-04-21 京东方科技集团股份有限公司 一种显示模组、绑定检测方法及绑定系统

Also Published As

Publication number Publication date
CN108493183A (zh) 2018-09-04
EP3640980A4 (en) 2020-10-28
TWI659513B (zh) 2019-05-11
WO2019192137A1 (zh) 2019-10-10
KR20200008655A (ko) 2020-01-28
JP2020526934A (ja) 2020-08-31
EP3640980A1 (en) 2020-04-22
JP7058319B2 (ja) 2022-04-21
TW201943044A (zh) 2019-11-01

Similar Documents

Publication Publication Date Title
US10739888B2 (en) Touch display panel and touch display device thereof
CN108493183B (zh) 一种阵列基板、覆晶薄膜及其对位方法及显示装置
US7419380B2 (en) Wiring board, mount structure, and method for manufacturing the same
US11696402B2 (en) Electronic component, electric device including the same, and bonding method thereof
US20200098675A1 (en) Chip on film, display panel, display device
US20030160929A1 (en) Electronic device, method of manufacturing the same, and electronic instrument
JP2003140181A (ja) 液晶表示装置
KR20030023573A (ko) 디스플레이 패널 조립에서의 육안 검사용 마크
US10964644B2 (en) Array substrate, chip on film, and alignment method
CN105259718A (zh) 软板上芯片构造及具有该软板上芯片构造的液晶面板
US20220083163A1 (en) Touch structure, touch display panel and touch display apparatus
JP4214357B2 (ja) 電子デバイスの製造方法
US20240138065A1 (en) Electronic apparatus
CN105572947A (zh) 阵列基板及其制作方法、显示装置
US11690168B2 (en) Display device and an inspection method of a display device
US8896798B2 (en) Liquid crystal display and manufacturing method for the same
CN113365425B (zh) 显示模组及其绑定方法和显示装置
CN211957646U (zh) 阵列基板、柔性显示面板及显示装置
CN110097823B (zh) 显示面板及显示模组
US11994810B2 (en) Alignment mark, mask and display substrate motherboard
CN113573474A (zh) 电路板结构以及显示装置
CN110518041B (zh) 一种显示面板、其制作方法及显示装置
JP2009194334A (ja) アライメントマーク,アライメント方法,電子部材および電子モジュール
WO2024031563A1 (zh) 显示面板、显示装置及拼接显示装置
US20230321944A1 (en) Display panel, display device and method for manufacturing display device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
EE01 Entry into force of recordation of patent licensing contract
EE01 Entry into force of recordation of patent licensing contract

Application publication date: 20180904

Assignee: Yungu (Gu'an) Technology Co., Ltd.|Bazhou Yungu Electronic Technology Co., Ltd.|Kunshan Institute of technology new flat panel display technology center Co., Ltd

Assignor: Kunshan Guo Xian Photoelectric Co., Ltd.

Contract record no.: X2019990000156

Denomination of invention: Array substrate, chip on film and alignment method thereof, and display apparatus

License type: Common License

Record date: 20191030

GR01 Patent grant
GR01 Patent grant