TW201943044A - 陣列基板、覆晶薄膜、顯示裝置及對位方法 - Google Patents

陣列基板、覆晶薄膜、顯示裝置及對位方法 Download PDF

Info

Publication number
TW201943044A
TW201943044A TW107133340A TW107133340A TW201943044A TW 201943044 A TW201943044 A TW 201943044A TW 107133340 A TW107133340 A TW 107133340A TW 107133340 A TW107133340 A TW 107133340A TW 201943044 A TW201943044 A TW 201943044A
Authority
TW
Taiwan
Prior art keywords
alignment
mark
pin
array substrate
offset
Prior art date
Application number
TW107133340A
Other languages
English (en)
Other versions
TWI659513B (zh
Inventor
劉仁杰
王向前
陳玲艷
Original Assignee
大陸商昆山國顯光電有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商昆山國顯光電有限公司 filed Critical 大陸商昆山國顯光電有限公司
Application granted granted Critical
Publication of TWI659513B publication Critical patent/TWI659513B/zh
Publication of TW201943044A publication Critical patent/TW201943044A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0266—Marks, test patterns or identification means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/8113—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/81132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/8513—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/147—Structural association of two or more printed circuits at least one of the printed circuits being bent or folded, e.g. by using a flexible printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09918—Optically detected marks used for aligning tool relative to the PCB, e.g. for mounting of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10128—Display

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Combinations Of Printed Boards (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

本發明實施例提供一種陣列基板、覆晶薄膜、顯示裝置及對位方法，該陣列基板包括第一引腳，用於與覆晶薄膜上的第二引腳對應連接；第一對位標記，位於第一引腳的對位預設範圍，用於與覆晶薄膜上的第二對位標記進行對位；第一偏移標記，通過第一對位標記及第二對位標記獲得，位於第一引腳的對位預設範圍，用於指示第一引腳與第二引腳的對位偏差。通過本發明，能夠實現陣列基板和覆晶薄膜的精準對位。

Description

陣列基板、覆晶薄膜、顯示裝置及對位方法
本發明屬於顯示技術領域，尤其是關於一種陣列基板、覆晶薄膜、顯示裝置及對位方法。
柔性顯示裝置是指顯示面板可彎曲變形的顯示裝置。柔性顯示裝置作為新一代的顯示器件，因其具有薄而輕、高對比度、快速回應、寬視角、高亮度、全彩色等優點，在手機、個人數位助理(Personal Digital Assistant,PDA)、數碼相機、車載顯示、筆記型電腦、壁掛電視以及軍事領域等具有十分廣泛的應用前景。
柔性顯示裝置中的覆晶薄膜(Chip On Film,COF)上的引腳/端子/電極需與屏體上的引腳進行對位。但是，由於集成度的提升以及溫度、濕度等環境因素影響，現有COF和屏體的對位精準性不高。
有鑑於此，本發明實施例提供一種陣列基板、覆晶薄膜、顯示裝置及對位方法，用以解決現有技術中陣列基板上的引腳與COF上的引腳無法精準對位的問題。
為了達到上述目的，第一方面，本發明提供一種陣列基板， 包括第一引腳，用於與覆晶薄膜上的第二引腳對應連接；第一對位標記，位於第一引腳的對位預設範圍，用於與覆晶薄膜上的第二對位標記進行對位；第一偏移標記，通過第一對位標記及第二對位標記獲得，位於第一引腳的對位預設範圍，用於指示第一引腳與第二引腳的對位偏差。
進一步地，第一引腳包括多個，第二引腳包括多個，第一偏移標記與多個第一引腳中的距離第一對位標記最近的第一引腳相鄰。
進一步地，多個第二引腳或多個第二引腳所在直線相互交叉。
進一步地，第一偏移標記包括第一對位刻度，第一對位刻度包括橫向對位刻度和/或縱向對位刻度。
進一步地，第一偏移標記包括第一對位標號，第一對位標號包括第一橫向對位標號以及與第一橫向對位標號對應的第一縱向對位標號。
第二方面，本發明還提供一種覆晶薄膜，包括第二引腳，用於與陣列基板上的第一引腳對應連接；第二對位標記，位於第二引腳的對位預設範圍，用於與陣列基板上的第一對位標記進行對位；第二偏移標記，通過第一對位標記及第二對位標記獲得，位於第二引腳的對位預設範圍，用於指示第一引腳與第二引腳的對位偏差。
進一步地，第一引腳包括多個，第二引腳包括多個，第二偏移標記與多個第二引腳中的距離第二對位標記最近的第二引腳相鄰。
進一步地，多個第一引腳或多個第一引腳所在直線相互交叉。
進一步地，第二偏移標記包括第二對位刻度，第二對位刻度包括橫向對位刻度和/或縱向對位刻度。
進一步地，第二偏移標記包括第二對位標號，第二對位標號包括第二橫向對位標號以及與第二橫向對位標號對應的第二縱向對位標號。
第三方面，本發明還提供一種顯示裝置，該顯示裝置包括上述任一實施例所提及的陣列基板，還包括覆晶薄膜，覆晶薄膜包括第二引腳、第二對位標記和第二偏移標記。
第四方面，本發明還提供一種顯示裝置，該顯示裝置包括上述任一實施例所提及的覆晶薄膜，還包括陣列基板，陣列基板包括第一引腳、第一對位標記和第一偏移標記。
第五方面，本發明還提供一種對位方法，該對位方法包括將第一裝置上的第一引腳與第二裝置上的第二引腳進行對應連接；將第一裝置上的第一對位標記與第二裝置上的第二對位標記進行對位；利用第一偏移標記指示第一引腳與第二引腳的對位偏差，其中第一偏移標記根據第一對位標記及第二對位標記得出；根據對位偏差對位第一裝置與第二裝置。
進一步地，第一裝置為陣列基板與覆晶薄膜中的一者，第二裝置為陣列基板與覆晶薄膜中的另一者。
本發明實施例提供的陣列基板、覆晶薄膜、顯示裝置及對位方法，除了設置了用於使得陣列基板上的引腳和覆晶薄膜上的引腳對位的對位標記之外，還設置了用於指示陣列基板上的引腳和覆晶薄膜上的引腳的對位偏差的偏移標記，這樣，在利用對位標記進行對位後，可利用偏移 標記確定對位偏差，進而利用偏移標記進行精準對位，使得即使斜形的引腳在製程過程中受熱膨脹影響，仍然可以結合偏移標記進行精準對位。
S10-S40‧‧‧步驟
100、100'、100"‧‧‧陣列基板
11‧‧‧引腳
12‧‧‧對位標記
200、200'、200"‧‧‧覆晶薄膜
21‧‧‧引腳
22‧‧‧對位標記
30‧‧‧第一對位刻度
40‧‧‧第二對位刻度
51‧‧‧第一橫向對位標號
52‧‧‧第一縱向對位標號
61‧‧‧第二橫向對位標號
62‧‧‧第二縱向對位標號
為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作一簡單地介紹，顯而易見地，下面描述中的附圖是本發明的一些實施例，對於本領域普通技術人員來講，在不付出進步性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
圖1為本發明一實施例提供的陣列基板的示意圖；圖2為圖1部分放大示意圖；圖3為本發明一實施例提供的覆晶薄膜的示意圖；圖4本發明另一實施例提供的陣列基板的示意圖；圖5為圖4的部分放大示意圖；圖6為本發明再一實施例提供的陣列基板的示意圖；圖7為本發明再一實施例提供的覆晶薄膜的示意圖；圖8為本發明又一實施例提供的覆晶薄膜的示意圖；圖9為圖8的部分放大示意圖；圖10為本發明再一實施例提供的對位方法的流程示意圖。
為使本發明實施例的目的、技術方案和優點更加清楚，下面 將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例是本發明一部分實施例，而不是全部的實施例。基於本發明中的實施例，本領域普通技術人員在沒有作出創造性勞動前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。
本發明提供的陣列基板，包括：第一引腳，用於與覆晶薄膜上的第二引腳對應連接；第一對位標記，位於第一引腳的對位預設範圍，用於與覆晶薄膜上的第二對位標記進行對位；第一偏移標記，通過第一對位標記及第二對位標記獲得，位於第一引腳的對位預設範圍，用於指示第一引腳與第二引腳的對位偏差。
本發明提供的覆晶薄膜，包括：第二引腳，用於與陣列基板上的第一引腳對應連接；第二對位標記，位於第二引腳的對位預設範圍，用於與陣列基板上的第一對位標記進行對位；第二偏移標記，通過第一對位標記及第二對位標記獲得，位於第二引腳的對位預設範圍，用於指示第一引腳與第二引腳的對位偏差。
應當理解，對位預設範圍可根據實際情況自行設定，本發明對此不進行統一限定。
在本發明的一實施方式中，上述第一偏移標記為第一對位刻度。圖1為本發明一實施例提供的陣列基板的示意圖，圖2為圖1部分放大示意圖，圖3為本發明一實施例提供的覆晶薄膜的示意圖。以下結合圖1至圖3進行說明。需要說明的是，圖中的引腳的數量和角度僅是為了示意方便，並非用於限定本發明的引腳的數量和角度。
如圖1、圖2所示，陣列基板100可以包括：多個引腳11、 對位標記12以及第一對位刻度30。如圖3所示，覆晶薄膜200可以包括：多個引腳21以及對位標記22。
陣列基板100包括顯示區以及非顯示區，非顯示區包括鍵結區(Bonding)，多個引腳11設置於鍵結區。多個引腳11用於與覆晶薄膜200上的多個引腳21一一對應連接，同樣的，多個引腳21用於與陣列基板100上的多個引腳11一一對應連接。對位標記12設置於多個引腳11的至少一側，對位標記12用於與覆晶薄膜200上的對位標記22進行對位，同樣的，對位標記22設置於多個引腳21的至少一側，對位標記22用於與陣列基板100上的對位標記12進行對位。
第一對位刻度30設置於多個引腳11的至少一側，第一對位刻度30用於指示多個引腳11與多個引腳21的對位偏差。
在陣列基板100的多個引腳11與覆晶薄膜200的多個引腳21進行對位時，首先將對位標記12與對位標記22對位，對位標記12與對位標記22重合或配對而完成對位後，利用第一對位刻度30確定引腳11與引腳21在橫向方向或縱向方向上的對位偏差，根據對位偏差以及第一對位刻度30移動陣列基板100或覆晶薄膜200進行精準對位。
在本發明的一實施方式中，第一對位刻度30與多個引腳11中的位於最外側的引腳11相鄰，也就是說，第一對位刻度30與多個引腳11中的距離第一對位刻度30最近的引腳11相鄰。如圖2所示，第一對位刻度30與最左側的引腳11相鄰。
在本發明的一實施方式中，如圖2所示，第一對位刻度30包括橫向對位刻度和/或縱向對位刻度。
在對位標記12與對位標記22對位後，當最外側的引腳21相對於最外側的引腳11在橫向方向上的偏移量為L時，則，在進行精準對位時，縱向方向上的移動距離D=L*tanA，此時，利用第一對位刻度30在縱向方向上移動距離D，即可完成引腳11和引腳21的精準對位，其中，A為最外側的引腳11相對於橫向方向的傾斜角度。
在本發明的一實施方式中，多個引腳11傾斜設置，換言之，多個引腳11與縱向方向或橫向方向不垂直且不平行，也就是說，多個引腳11或者多個引腳11所在直線相互交叉。具體的，多個引腳11相對於橫向方向或縱向方向的傾斜角度範圍為30度至75度，較佳的，傾斜角度為45度、30度、或60度。具體的，各引腳11之間可以相互平行設置。引腳21對應於引腳11具有相似設置，本發明實施例在此不再贅述。
在本發明的一實施方式中，多個引腳11中位於左右兩側的至少一個引腳11相對於位於中心位置的至少一個引腳11傾斜且傾斜方向相反。具體的，中心位置的至少一個引腳11與縱向方向相平行。示例性的，如圖1所示，左側的至少一個引腳相對於中心位置的至少一個引腳11向左傾斜第一角度，右側的至少一個引腳相對於中心位置的至少一個引腳11向右傾斜第二角度，具體的，第一角度或第二角度可以為30度至75度中的任意數值，較佳的，第一角度或第二角度為45度、30度、或60度。引腳21對應於引腳11具有相似設置，對於引腳21的具體設置，本發明實施例在此不再贅述。
在本發明的一實施方式中，對位標記12的形狀可以為圓形、十字形、三角形、梯形或凸字形等。對位標記22與對位標記12的形狀相 同或相配對。對位標記22對應於對位標記12的形狀可以為圓形、十字形、三角形、梯形或凸字形等。圖3中以對位標記22為十字形為例。圖1中以對位標記12為與對位標記22相配對的形狀為例。
在本發明的一實施方式中，位於多個引腳11任一側的對位標記12設置為至少一個。較佳的，位於多個引腳11任一側的全部對位標記12的中心軸線在同一直線上。較佳的，如圖1所示，多個引腳11的兩側均設置有對位標記12，多個引腳11兩側的對位標記12相對稱，同樣的，如圖3所示，多個引腳21的兩側均設置有對位標記22，多個引腳21兩側的對位標記22相對稱。引腳21對應於引腳11具有相似設置，對於引腳21的具體設置，本發明實施例在此不再贅述。
具體的，對位標記12所在的區域設為透光，第一偏移標記所在的區域設為透光。
圖4為本發明另一實施例提供的陣列基板的示意圖；圖5為圖4的部分放大示意圖。圖4所示的陣列基板100'與上述陣列基板100的不同之處在於，第一偏移標記為第一對位標號。如圖4所示的陣列基板100'可以包括：多個引腳11、對位標記12以及第一對位標號。如圖4、圖5所示，第一對位標號包括多個一一對應的第一橫向對位標號51和第一縱向對位標號52，例如，第一橫向對位標號51和第一縱向對位標號52包括一一對應的：A000、A001至A009。第一縱向對位標號52的設置位置由第一橫向對位標號51的設置位置和A確定，相鄰縱向對位標號之間的間距=相鄰橫向對位標號之間的間距*tanA，其中，A為與第一橫向對位標號51相鄰的引腳11相對於橫向方向的傾斜角度。這樣，相對於偏移標記是對位 刻度的實施方式，在對位標記12與對位標記22重合或配對後，根據第一橫向對位標號51確定了引腳在橫向方向上的偏移，之後，不用計算在縱向方向上需要移動的距離，直接移動至對應的第一縱向對位標號52即可，例如，橫向偏移至A001，縱向方向對應移動至A001即可。
在本發明的一實施方式中，第一橫向對位標號51與多個引腳11中的位於最外側的引腳11相鄰。如圖4所示，第一橫向對位標號51與最左側的引腳11相鄰。
本發明提供一種顯示裝置，其包括上述陣列基板100與覆晶薄膜200，或者，陣列基板100'與覆晶薄膜200。
本發明實施例提供一種覆晶薄膜，包括至少一個第二引腳、第二對位標記以及第二偏移標記，其中，至少一個第二引腳用於與陣列基板上的至少一個第一引腳對應連接；第二對位標記設置於該至少一個第二引腳的至少一側，第二對位標記用於與該陣列基板上的第一對位標記進行對位；第二偏移標記通過第一對位標記和第二對位標記獲得，第二偏移標記設置於該至少一個第二引腳的至少一側，第二偏移標記用於指示該至少一個第一引腳與該至少一個第二引腳的對位偏差。
在本發明的一實施方式中，上述第二偏移標記為第二對位刻度。圖6為本發明再一實施例提供的陣列基板的示意圖。圖7為本發明再一實施例提供的覆晶薄膜的示意圖。圖6所示的陣列基板100"與上述圖1所示的陣列基板100的區別在於，圖6所示的陣列基板100"不包括第一對位刻度30，圖7所示的覆晶薄膜200'與圖3所示的覆晶薄膜200的區別在於，圖7所示的覆晶薄膜200'包括第二對位刻度40。即，圖6、圖7所示 的實施例相對於圖1、圖3所示的實施例，對位刻度設置於覆晶薄膜上而非陣列基板上。
第二對位刻度40設置於多個引腳21的至少一側，第二對位刻度40用於指示多個引腳11與多個引腳21的對位偏差。
在本發明的一實施方式中，第二對位刻度40與多個引腳21中的位於最外側的引腳21相鄰。
在本發明的一實施方式中，第二對位刻度40包括橫向對位刻度和/或縱向對位刻度。
第二對位刻度40的具體設置與上述第一對位刻度30相似，本發明實施例在此不再詳述。
具體的，對位標記22所在的區域設為透光，第二偏移標記所在的區域設為透光。
圖8為本發明又一實施例提供的覆晶薄膜的示意圖；圖9為圖8的部分放大示意圖。圖8所示的覆晶薄膜200"與上述覆晶薄膜200'的不同之處在於，第二偏移標記為第二對位標號。如圖8所示的覆晶薄膜200"可以包括：多個引腳21、對位標記22以及第二對位標號。如圖8、圖9所示，第二對位標號包括多個一一對應的第二橫向對位標號61和第二縱向對位標號62，例如，第二橫向對位標號61和第二縱向對位標號62包括一一對應的：B000、B001至B009。第二縱向對位標號62的設置位置由第二橫向對位標號61的設置位置和A確定，相鄰縱向對位標號之間的間距=相鄰橫向對位標號之間的間距*tanA，其中，A為與第二橫向對位標號61相鄰的引腳21相對於橫向方向的傾斜角度。這樣，相對於偏移標記是對位 刻度的實施方式，在對位標記12與對位標記22重合或配對後，根據第二橫向對位標號61確定了引腳在橫向方向上的偏移，之後，不用計算在縱向方向上需要移動的距離，直接移動至對應的第二縱向對位標號62即可，例如，橫向偏移至B001，縱向方向對應移動至B001即可。
在本發明的一實施方式中，第二橫向對位標號61與多個引腳21中的位於最外側的引腳21相鄰。如圖4所示，第二橫向對位標號61與最左側的引腳21相鄰。
本發明提供的另一種顯示裝置，其包括上述陣列基板100'與覆晶薄膜200'，或者，陣列基板100'與覆晶薄膜200"。
本發明提供一種陣列基板與覆晶薄膜的對位方法，包括：於第一裝置上設置至少一個第一引腳，該至少一個第一引腳用於與設置於第二裝置上的至少一個第二引腳對應連接；於該第一裝置上設置第一對位標記，該第一對位標記用於與設置於該第二裝置上的第二對位標記進行對位；通過該第一對位標記及該第二對位標記獲得第一偏移標記並於該第一裝置上設置該第一偏移標記，該第一偏移標記用於指示該至少一個第一引腳與該至少一個第二引腳的對位偏差；根據該對位偏差將該第一裝置與該第二裝置進行對位；該第一裝置為陣列基板與覆晶薄膜中的一者，該第二裝置為該陣列基板與該覆晶薄膜中的另一者。
在本發明的一實施方式中，於該第一裝置上設置第一對位標記，包括：將該第一對位標記設置於該至少一個第一引腳的至少一側。
在本發明的一實施方式中，於該第一裝置上設置該第一偏移 標記，包括：將該第一偏移標記設置於該第一引腳的至少一側。
圖10為本發明再一實施例提供的對位方法的流程示意圖。如圖10所示，本發明實施例提供的對位方法包括：步驟S10：將第一裝置上的第一引腳與第二裝置上的第二引腳進行對應連接；步驟S20：將第一裝置上的第一對位標記與第二裝置上的第二對位標記進行對位；步驟S30：利用第一偏移標記指示第一引腳與第二引腳的對位偏差，其中，第一偏移標記根據第一對位標記及第二對位標記得出；步驟S40：根據對位偏差對位第一裝置與第二裝置。
也就是說，本發明實施例提供的對位方法，借助於引腳、對位標記以及偏移標記實現了第一裝置和第二裝置的精準對位。
以下結合本發明上述實施例提供的陣列基板100與覆晶薄膜200說明本發明的對位方法，包括：於該陣列基板100上設置至少一個引腳11，至少一個引腳11用於與設於覆晶薄膜200上的至少一個引腳21對應連接；將對位標記12設置於該至少一個引腳11的至少一側，對位標記12用於與設於該覆晶薄膜200上的對位標記22進行對位；通過該對位標記12及對位標記22獲得第一偏移標記，將第一偏移標記設置於引腳11的至少一側，第一偏移標記用於指示至少一個引腳11與至少一個引腳21的對位偏差，根據該對位偏差該陣列基板100與覆晶薄膜200進行對位。此處以陣列基板100和覆晶薄膜200為例進行說明，本領域技術人員可以 理解的是，上述對位方法同樣適用於本發明描述的其他實施方式中的陣列基板與覆晶薄膜，例如，陣列基板100'和覆晶薄膜200，或者，陣列基板100'與覆晶薄膜200'，或者，陣列基板100'與覆晶薄膜200"。
本發明實施例提供的陣列基板、覆晶薄膜及其對位方法及顯示裝置，除了設置了用於使得陣列基板上的引腳和覆晶薄膜上的引腳對位的對位標記之外，還設置了用於指示陣列基板上的引腳和覆晶薄膜上的引腳的對位偏差的偏移標記，這樣，在利用對位標記進行對位後，可利用偏移標記確定對位偏差，進而利用偏移標記進行精準對位，使得即使斜形的引腳在製程過程中受熱膨脹影響，單純依靠對位標記的對位方式不再有效的情況下，可以結合偏移標記進行精準對位。
最後應說明的是：以上實施例僅用以說明本發明的技術方案，而非對其限制；儘管參照前述實施例對本發明進行了詳細的說明，本領域的普通技術人員應當理解：其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分技術特徵進行等同替換；而這些修改或者替換，並不使相應技術方案的本質脫離本發明各實施例技術方案的精神和範圍。

Claims (10)

  1. 一種陣列基板，其中，包括：第一引腳，用於與覆晶薄膜上的第二引腳對應連接；第一對位標記，位於該第一引腳的對位預設範圍，用於與該覆晶薄膜上的第二對位標記進行對位；第一偏移標記，通過該第一對位標記及該第二對位標記獲得，位於該第一引腳的對位預設範圍，用於指示該第一引腳與該第二引腳的對位偏差。
  2. 如請求項1所述的陣列基板，其中，該第一引腳包括多個，該第二引腳包括多個，該第一偏移標記與該多個第一引腳中的距離該第一對位標記最近的第一引腳相鄰。
  3. 如請求項1所述的陣列基板，其中，該第一偏移標記包括第一對位刻度，該第一對位刻度包括橫向對位刻度和/或縱向對位刻度；或者該第一偏移標記包括第一對位標號，該第一對位標號包括第一橫向對位標號以及與該第一橫向對位標號對應的第一縱向對位標號。
  4. 一種覆晶薄膜，其中，包括：第二引腳，用於與陣列基板上的第一引腳對應連接；第二對位標記，位於該第二引腳的對位預設範圍，用於與該陣列基板上的第一對位標記進行對位；第二偏移標記，通過該第一對位標記及該第二對位標記獲得，位於該第二引腳的對位預設範圍，用於指示該第一引腳與該第二引腳的對位偏差。
  5. 如請求項4所述的覆晶薄膜，其中，該第一引腳包括多個，該第二引腳包括多個，該第二偏移標記與該多個第二引腳中的距離該第二對位標記最近的第二引腳相鄰。
  6. 如請求項4所述的覆晶薄膜，其中，該第二偏移標記包括第二對位刻度，該第二對位刻度包括橫向對位刻度和/或縱向對位刻度；或者該第二偏移標記包括第二對位標號，該第二對位標號包括第二橫向對位標號以及與該第二橫向對位標號對應的第二縱向對位標號。
  7. 一種顯示裝置，其中，包括如請求項1至3中任一所述的陣列基板，還包括覆晶薄膜，該覆晶薄膜包括第二引腳、第二對位標記和第二偏移標記。
  8. 一種顯示裝置，其中，包括如請求項4至6中任一所述的覆晶薄膜，還包括陣列基板，該陣列基板包括第一引腳、第一對位標記和第一偏移標記。
  9. 一種對位方法，其中，包括：將第一裝置上的第一引腳與第二裝置上的第二引腳進行對應連接；將該第一裝置上的第一對位標記與該第二裝置上的第二對位標記進行對位；利用第一偏移標記指示該第一引腳與該第二引腳的對位偏差，其中該第一偏移標記根據該第一對位標記及該第二對位標記得出；根據該對位偏差對位該第一裝置與該第二裝置。
  10. 如請求項9所述的對位方法，其中，該第一裝置為陣列基板與覆晶薄膜中的一者，該第二裝置為該陣列基板與該覆晶薄膜中的另一者。
TW107133340A 2018-04-02 2018-09-21 陣列基板、覆晶薄膜、顯示裝置及對位方法 TWI659513B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201810283325.3A CN108493183B (zh) 2018-04-02 2018-04-02 一种阵列基板、覆晶薄膜及其对位方法及显示装置
??201810283325.3 2018-04-02

Publications (2)

Publication Number Publication Date
TWI659513B TWI659513B (zh) 2019-05-11
TW201943044A true TW201943044A (zh) 2019-11-01

Family

ID=63318062

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107133340A TWI659513B (zh) 2018-04-02 2018-09-21 陣列基板、覆晶薄膜、顯示裝置及對位方法

Country Status (6)

Country Link
EP (1) EP3640980A4 (zh)
JP (1) JP7058319B2 (zh)
KR (1) KR20200008655A (zh)
CN (1) CN108493183B (zh)
TW (1) TWI659513B (zh)
WO (1) WO2019192137A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110097823B (zh) * 2019-04-09 2021-02-02 深圳市华星光电半导体显示技术有限公司 显示面板及显示模组
CN110930866B (zh) * 2019-11-26 2021-07-06 Tcl华星光电技术有限公司 覆晶薄膜及显示装置
CN111081151A (zh) * 2020-01-08 2020-04-28 深圳市华星光电半导体显示技术有限公司 显示面板

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11274670A (ja) * 1998-03-19 1999-10-08 Kyocera Corp 積層基板
JP4651886B2 (ja) * 2001-09-14 2011-03-16 東北パイオニア株式会社 電子機器及び電子機器の製造方法
JP4214357B2 (ja) * 2002-02-28 2009-01-28 セイコーエプソン株式会社 電子デバイスの製造方法
JP3544970B2 (ja) * 2002-09-30 2004-07-21 沖電気工業株式会社 Ｃｏｆテープキャリア、半導体素子、半導体装置
JP2006119321A (ja) * 2004-10-21 2006-05-11 Kofu Casio Co Ltd 電気回路間の導通接続構造
JP2006245514A (ja) * 2005-03-07 2006-09-14 Hitachi Media Electoronics Co Ltd フレキシブル基板同士の接続方法
CN100461984C (zh) * 2005-09-30 2009-02-11 友达光电股份有限公司 电路组装结构
TWI292936B (en) * 2006-03-24 2008-01-21 Chipmos Technologies Inc Inner lead bonding tape and tape carrier package utilizing the tape
TW200822303A (en) * 2006-11-07 2008-05-16 Chipmos Technologies Inc Substrate for chip on film packages
CN100545890C (zh) * 2007-03-22 2009-09-30 中华映管股份有限公司 显示面板、显示面板的引脚接合及检测方法
TWI343090B (en) * 2007-05-18 2011-06-01 Au Optronics Corp System and method for alignment
CN101060112B (zh) * 2007-06-11 2010-10-06 友达光电股份有限公司 基板对位系统及其对位方法
JP2012013719A (ja) * 2010-06-29 2012-01-19 Funai Electric Co Ltd Ｃｏｆアライメントマーク
US8994898B2 (en) * 2012-10-18 2015-03-31 Shenzhen China Star Optoelectronics Technology Co., Ltd COF base tape and manufacturing method thereof and liquid crystal display module comprising same
CN203365865U (zh) * 2013-07-04 2013-12-25 京东方科技集团股份有限公司 一种阵列基板、覆晶薄膜和显示装置
CN105551378A (zh) * 2016-02-04 2016-05-04 京东方科技集团股份有限公司 一种覆晶薄膜、柔性显示面板及显示装置
CN106783664B (zh) * 2017-01-03 2020-04-21 京东方科技集团股份有限公司 一种显示模组、绑定检测方法及绑定系统

Also Published As

Publication number Publication date
CN108493183A (zh) 2018-09-04
CN108493183B (zh) 2020-05-08
EP3640980A4 (en) 2020-10-28
TWI659513B (zh) 2019-05-11
WO2019192137A1 (zh) 2019-10-10
KR20200008655A (ko) 2020-01-28
JP2020526934A (ja) 2020-08-31
EP3640980A1 (en) 2020-04-22
JP7058319B2 (ja) 2022-04-21

Similar Documents

Publication Publication Date Title
TWI659513B (zh) 陣列基板、覆晶薄膜、顯示裝置及對位方法
US8330903B2 (en) Liquid crystal display and substrate thereof
EP2811337B1 (en) Electronic device and bonding method thereof
KR102334547B1 (ko) 어레이 기판 및 이를 이용한 집적 회로 실장 방법
JP4254883B2 (ja) 配線基板、実装構造体及びその製造方法
JP4651886B2 (ja) 電子機器及び電子機器の製造方法
CN105278149A (zh) 弯曲液晶显示装置和用于弯曲液晶显示装置的滤色器基板
US20200098675A1 (en) Chip on film, display panel, display device
TW201706678A (zh) 畫素陣列、顯示面板以及曲面型顯示面板
TW201512741A (zh) 顯示裝置
US10964644B2 (en) Array substrate, chip on film, and alignment method
CN109801560A (zh) 显示设备
CN111929944A (zh) 一种显示基板及其制备方法、显示面板、显示模组
WO2020252887A1 (zh) 液晶显示面板及液晶显示装置
CN105867066B (zh) 掩膜板、显示基板的制作方法、显示基板及显示装置
JP2016114936A (ja) 表示パネル
KR100860196B1 (ko) 실장 구조체, 전기 광학 장치, 전자 기기, 및 실장구조체의 제조 방법
KR20060133388A (ko) 액정패널의 외관검사장치
US11994810B2 (en) Alignment mark, mask and display substrate motherboard
CN114384717A (zh) 显示设备及制造显示设备的方法
WO2020206758A1 (zh) 显示面板及显示模组
CN109143669B (zh) 曲面显示面板及其制作方法、显示装置
TW201205520A (en) Display device
CN110275336A (zh) 显示面板
CN114035252B (zh) 一种棱镜膜及显示装置