KR20180029209A - 반도체 장치 및 그 제조 방법 및 전자 기기 - Google Patents

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KR20180029209A
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사토루 와키야마
히로시 오자키
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소니 주식회사
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    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/73101—Location prior to the connecting process on the same surface
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    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
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Abstract

[과제]
제 1 및 제 2 반도체 칩 사이의 언더필 수지층의 필릿으로부터 방출되는 반응 가스에 의한 전자 회로부의 오염을 방지할 수 있는 반도체 장치와 그 제조 방법 및 전자 기기를 제공한다.
[해결 수단]
한쪽의 면에 전자 회로부(11, 12)와 제 1 접속부(언더 범프막(20))가 형성된 제 1 반도체 칩(10)상에, 한쪽의 면에 제 2 접속부(언더 범프막(32))가 형성된 제 2 반도체 칩(30)이 범프(24)에 의해 접속되어서 장착되고, 제 2 반도체 칩의 외연중의 전자 회로부의 형성 영역측의 적어도 일부에서 제 1 반도체 칩과 제 2 반도체 칩의 간극을 막는 댐(25)이 형성되고, 댐에 의해 제 2 반도체 칩의 외연으로부터 전자 회로부측으로의 돌출이 방지되도록 제 1 반도체 칩 및 제 2 반도체 칩의 간극에 언더필 수지층(26)이 충전된 구성으로 한다.

Description

반도체 장치 및 그 제조 방법 및 전자 기기{SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING THE SAME, AND ELECTRONIC DEVICE}
본 발명은, 반도체 장치 및 그 제조 방법 및 전자 기기에 관한 것으로, 특히, 고체 촬상 소자부 등의 전자 회로부가 마련된 제 1 반도체 칩에 제 2 반도체 칩을 장착하여 패키지화한 반도체 장치 및 그 제조 방법 및 그것을 갖는 전자 기기에 관한 것이다.
반도체 장치의 소형화나 고기능화 등을 실현하기 위해, 단일 패키지 내에 복수의 반도체 칩을 적층하여 밀봉한, 칩 온 칩(Chip on Chip(CoC)) 패키지라고 칭하여지는 패키지 구조가 실용화되어 있다.
CoC 패키지는, 예를 들면 메모리 소자와 프로세서 소자를 적층한 구조에도 응용되고 있고, SIP(System in Package)형의 반도체 장치로서 실용화가 진행되고 있다.
예를 들면, 일본 특개2008-192815호 공보(이하 특허 문헌 1)과 같이 CoC 패키지로 SIP를 구성하는 경우, 상하의 반도체 칩 사이의 접속에는, 주로 플립 칩 접속의 적용이 검토되고 있다.
CoC 패키지에서의 반도체 칩 사이의 접속에 플립 칩 접속을 적용하는 경우에는, 외부 접속 단자 등을 갖는 배선 기판상에 제 1 반도체 칩(하단측 반도체 칩)이 장착되어 있다.
제 1 반도체 칩에 대해 제 2 반도체 칩(상단측 반도체 칩)이 플립 칩 접속되어 있다.
즉, 제 1 반도체 칩의 윗면에 마련된 범프 전극과 제 2 반도체 칩의 하면에 마련된 범프 전극이 접속되어 있음에 의해, 제 1 및 제 2 반도체 칩 사이의 전기적 및 기계적인 접속이 이루어져 있다.
또한, 제 1 및 제 2 반도체 칩의 간극에, 접속 신뢰성 등을 높이기 위해 언더필 수지층이 충전되어 있다.
CoC 패키지의 제 1 및 제 2 반도체 칩의 간극에 언더필 수지층이 충전되는 구조의 경우, 예를 들면 일본 특개2005-276879호 공보, 일본 특개2008-252027호 공보, 일본 특개2008-124140호 공보(이하 특허 문헌 2 내지 4) 등에, 언더필 수지층이 흐름 멈춤이 되는 댐을 형성하는 기술이 개시되어 있다.
댐은, 제 2 반도체 칩의 장착 영역의 주변부에서 제 1 반도체 칩에 형성된 Al 전극 등의 전자 회로부에의 언더필 수지층의 유입에 의한 수지 오염을 막는 것을 주된 목적으로 하고 있다.
여기서, 상기한 구성의 CoC 패키지에서, 반도체 칩의 외주부에 형성된 언더필 수지층의 필릿으로부터 수지 경화 반응시에 반응 가스가 방출된다.
일본 특개2008-192815호 공보, 일본 특개2005-276879호 공보, 일본 특개2008-252027호 공보, 일본 특개2008-124140호 공보(이하 특허 문헌 1 내지 4)에서는, CoC 패키지의 소형화를 행하기 위해 Al 전극 등의 전자 회로부와 상부 반도체 칩 사이의 거리를 단축하는 경우, 상기한 가스에 의해, Al 전극 등의 전자 회로부가 오염되어 버린다.
이 결과, 와이어 본딩 불량이나 신뢰성 저하가 발생하여 버리기 때문에, CoC 패키지의 소형화가 곤란하게 되어 있다.
또한, 하부 반도체 칩에 고체 촬상 소자부가 형성되어 있는 경우, 고체 촬상 소자부와 상부 반도체 칩의 사이에 댐이 형성되어 있어도, 상기한 언더필 수지층의 필릿으로부터 방출되는 반응 가스에 의해 촬상 소자부가 오염되어, 촬상 특성이 저하하여 버린다.
또한, 유리 기판 등에 재배선이 형성되고, 고체 촬상부가 형성된 반도체 칩이 플립 칩으로 접속한 반도체 장치가 검토되고 있다.
여기서, 범프 전극을 보호하고 있는 수지가 고체 촬상부의 수광면을 오염하지 않도록, 범프 전극과 고체 촬상부가 형성된 반도체 칩 사이에 댐을 형성하는 기술이 검토되고 있다.
그러나, 일본 특개2007-533131호 공보, 일본 특개2002-118207호 공보, 일본 특개평06-204442호 공보(이하 특허 문헌 5 내지 7) 등을 참조하면, 유리 기판측에만 수지에 의한 댐이 형성된 구성이고, 고체 촬상부가 형성된 반도체 칩측에의 밀봉성에 과제가 있다.
또한, 본 기술은 본질적으로 적층된 반도체 칩 또는 고체 촬상부가 형성된 반도체 칩의 외주 부분에 밖에 범프 전극을 형성할 수가 없다.
또한, 일본 특개2002-118207호 공보, 일본 특개평06-204442호 공보(이하 특허 문헌 6 내지 7)에 개시된 반도체 장치에서는, Al 전극측에 댐이 형성되지 않아, Al 전극의 오염이 우려된다.
일본 특개2008-192815호 공보 일본 특개2005-276879호 공보 일본 특개2008-252027호 공보 일본 특개2008-124140호 공보 일본 특개2007-533131호 공보 일본 특개2002-118207호 공보 일본 특개평06-204442호 공보
해결하고자 하는 과제는, 하부 반도체 칩에 형성된 전자 회로부와 상부 반도체 칩의 거리를 단축하면, 상부 및 하부 반도체 칩 사이의 언더필 수지층의 필릿으로부터 방출되는 반응 가스에 의해 전자 회로부가 오염되어 버리는 것이다.
이 때문에, 상부 반도체 칩과 하부 반도체 칩에 형성된 전자 회로부의 거리를 단축하고, 반도체 장치의 소형화 및 고집적화가 곤란하게 되어 있다.
본 발명의 반도체 장치는, 적어도 한쪽의 면에 전자 회로부가 형성되고, 상기 전자 회로부의 형성면과 동일한 면에 제 1 접속부가 형성된 제 1 반도체 칩과; 한쪽의 면에 제 2 접속부가 형성되어 있고, 상기 제 1 접속부 및 상기 제 2 접속부가 범프에 의해 접속되어서 상기 제 1 반도체 칩상에 장착된 제 2 반도체 칩과; 상기 제 2 반도체 칩의 외연(外緣)중의 상기 전자 회로부의 형성 영역측의 적어도 일부에서, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩의 간극을 막도록 형성된 댐과; 상기 댐에 의해 상기 제 2 반도체 칩의 외연으로부터 상기 전자 회로부측으로의 언더필 수지층의 돌출이 방지되도록, 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩의 간극에 충전된 언더필 수지층을 갖는다
상기한 본 발명의 반도체 장치는, 적어도 한쪽의 면에 전자 회로부가 형성되고, 전자 회로부의 형성면과 동일한 면에 제 1 접속부가 형성된 제 1 반도체 칩상에 제 2의 반도체 칩의 한쪽 면에 형성된 제 2의 접속부를 갖는 제 2의 반도체 칩이 장착되고, 제 1의 반도체 칩 및 제 2의 반도체 칩은 범프에 의해 제 1의 접속부와 제 2의 접속부 각각에 접속된다.
이 경우, 제 2 반도체 칩의 외연중의 전자 회로부의 형성 영역측의 적어도 일부에서, 제 1 반도체 칩과 제 2 반도체 칩의 간극을 막는 댐이 형성되어 있다.
댐에 의해 제 2 반도체 칩의 외연으로부터 전자 회로부측으로 언더필 수지층의 돌출이 방지되도록, 제 1 반도체 칩 및 제 2 반도체 칩의 간극에 언더필 수지층이 충전되어 있다.
또한, 본 발명의 반도체 장치의 제조 방법은, 제 1 반도체 칩의 적어도 한쪽의 면에 전자 회로부를 형성하고, 상기 전자 회로부의 형성면과 동일한 면에 제 1 접속부를 형성하는 공정과; 제 2 반도체 칩의 한쪽의 면에 제 2 접속부를 형성하는 공정과; 상기 제 1 접속부 및 상기 제 2 접속부를 범프에 의해 접속하여 상기 제 1 반도체 칩상에 제 2 반도체 칩을 장착하는 공정과; 상기 제 2 반도체 칩의 외연중의 상기 전자 회로부의 형성 영역측의 적어도 일부에서, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩의 간극을 막는 댐을 형성하는 공정과; 상기 댐에 의해 상기 제 2 반도체 칩의 외연으로부터 상기 전자 회로부측으로의 언더필 수지층의 돌출을 방지되도록, 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩의 간극에 충전하여 언더필 수지층을 형성하는 공정을 갖는다.
상기한 본 발명의 반도체 장치의 제조 방법은, 제 1 반도체 칩의 적어도 한쪽의 면에 전자 회로부를 형성하고, 전자 회로부의 형성면과 동일한 면에 제 1 접속부를 형성한다.
또한, 제 2 반도체 칩의 한쪽의 면에 제 2 접속부를 형성한다.
다음에, 제 1 접속부 및 제 2 접속부를 범프에 의해 접속하여 제 1 반도체 칩상에 제 2 반도체 칩을 장착한다.
상기에 있어서, 제 2 반도체 칩의 외연중의 전자 회로부의 형성 영역측의 적어도 일부에서, 제 1 반도체 칩과 제 2 반도체 칩의 간극을 막는 댐을 형성한다.
다음에, 댐에 의해 제 2 반도체 칩의 외연으로부터 전자 회로부측으로의 언더필 수지층의 돌출을 방지되도록, 제 1 반도체 칩 및 제 2 반도체 칩의 간극에 충전하여 언더필 수지층을 형성한다.
또한, 본 발명의 전자 기기는, 고체 촬상 장치와; 상기 고체 촬상 장치의 촬상부에 입사광을 유도하는 광학계와; 상기 고체 촬상 장치의 출력 신호를 처리하는 신호 처리 회로를 가지며, 상기 고체 촬상 장치는, 적어도 한쪽의 면에 고체 촬상부가 형성되고, 상기 고체 촬상부의 형성면과 동일한 면에 제 1 접속부가 형성된 제 1 반도체 칩과; 한쪽의 면에 제 2 접속부가 형성되어 있고, 상기 제 1 접속부 및 상기 제 2 접속부가 범프에 의해 접속되어서 상기 제 1 반도체 칩상에 장착된 제 2 반도체 칩과; 상기 제 2 반도체 칩의 외연중의 상기 고체 촬상부의 형성 영역측의 적어도 일부에서, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩의 간극을 막도록 형성된 댐과; 상기 댐에 의해 상기 제 2 반도체 칩의 외연으로부터 상기 고체 촬상부측으로의 언더필 수지층의 돌출이 방지되도록, 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩의 간극에 충전된 언더필 수지층을 갖는다.
상기한 본 발명의 전자 기기는, 고체 촬상 장치와; 고체 촬상 장치의 촬상부에 입사광을 유도하는 광학계와; 고체 촬상 장치의 출력 신호를 처리하는 신호 처리 회로를 갖는다.
여기서, 고체 촬상 장치는, 적어도 한쪽의 면에 고체 촬상부가 형성되고, 고체 촬상부의 형성면과 동일한 면에 제 1 접속부가 형성된 제 1 반도체 칩상에, 한쪽의 면에 제 2 접속부가 형성된 제 2 반도체 칩이 장착되고, 제 1 반도체 칩 및 제 2 반도체 칩은 범프에 의해 제 1 접속부 및 제 2 접속부와 각각 접속된다. 또한, 제 2 반도체 칩의 외연중의 전자 회로부의 형성 영역측의 적어도 일부에서, 제 1 반도체 칩과 제 2 반도체 칩의 간극을 막는 댐이 형성되어 있다. 또한, 댐에 의해 제 2 반도체 칩의 외연으로부터 전자 회로부측으로 언더필 수지층의 돌출이 방지되도록, 제 1 반도체 칩 및 제 2 반도체 칩의 간극에 언더필 수지층이 충전되어 있다.
본 발명의 반도체 장치는, 댐에 의해, 제 1 및 제 2 반도체 칩 사이의 언더필 수지층의 제 2 반도체 칩의 외연으로부터 전자 회로부측으로의 돌출이 방지되어 있다. 이 때문에, 언더필 수지층의 필릿이 전자 회로부 부근에는 형성되지 않고, 필릿으로부터 방출되는 반응 가스에 의한 전자 회로부의 오염이 방지되어 있다.
이에 의해, 제 1 반도체 칩에 형성된 전자 회로부와 제 2 반도체 칩과의 거리를 단축하고, 반도체 장치의 소형화 및 고집적화가 가능하다.
본 발명의 반도체 장치의 제조 방법은, 댐을 형성하여, 제 1 및 제 2 반도체 칩 사이의 언더필 수지층의 제 2 반도체 칩의 외연으로부터 전자 회로부측으로의 돌출을 방지한다. 이 때문에, 언더필 수지층의 필릿을 전자 회로부 부근에는 형성하지 않고, 필릿으로부터 방출되는 반응 가스에 의한 전자 회로부의 오염을 방지할 수 있다.
이에 의해, 제 1 반도체 칩에 형성된 전자 회로부와 제 2 반도체 칩과의 거리를 단축하고, 반도체 장치의 소형화 및 고집적화가 가능하다.
본 발명의 전자 기기는, 전자 기기를 구성하는 고체 촬상 장치에 있어서, 댐에 의해, 제 1 및 제 2 반도체 칩 사이의 언더필 수지층의 제 2 반도체 칩의 외연으로부터 전자 회로부측으로의 돌출이 방지되어 있다. 이 때문에, 언더필 수지층의 필릿이 전자 회로부 부근에는 형성되지 않고, 필릿으로부터 방출되는 반응 가스에 의한 전자 회로부의 오염이 방지되어 있다.
이에 의해, 제 1 반도체 칩에 형성된 전자 회로부와 제 2 반도체 칩과의 거리를 단축하고, 반도체 장치의 소형화 및 고집적화가 가능하다.
도 1의 (a)는 본 발명의 제 1 실시 형태에 관한 반도체 장치의 평면도, 도 1의 (b) 및 도 1의 (c)는 각각 도 1의 (a)의 X-X' 및 Y-Y'에서의 모식 단면도.
도 2의 (a)는 본 발명의 제 1 실시 형태에 관한 제 1 반도체 칩의 평면도, 도 2의 (b) 및 도 2의 (c)는 각각 도 2의 (a)의 X-X' 및 Y-Y'에서의 모식 단면도.
도 3의 (a)는 본 발명의 제 1 실시 형태에 관한 제 2 반도체 칩의 평면도, 도 3의 (b) 및 도 3의 (c)는 각각 도 3의 (a)의 X-X' 및 Y-Y'에서의 모식 단면도.
도 4의 (a)는 본 발명의 제 1 실시 형태에 관한 반도체 장치의 제조 공정을 도시하는 평면도, 도 4의 (b) 및 도 4의 (c)는 각각 도 4의 (a)의 X-X' 및 Y-Y'에서의 모식 단면도.
도 5의 (a)는 본 발명의 제 1 실시 형태에 관한 반도체 장치의 제조 공정을 도시하는 평면도, 도 5의 (b) 및 도 5의 (c)는 각각 도 5의 (a)의 X-X' 및 Y-Y'에서의 모식 단면도.
도 6의 (a)는 본 발명의 제 1 실시 형태에 관한 반도체 장치의 제조 공정을 도시하는 평면도, 도 6의 (b) 및 도 6의 (c)는 각각 도 6의 (a)의 X-X' 및 Y-Y'에서의 모식 단면도.
도 7의 (a)는 본 발명의 제 2 실시 형태에 관한 반도체 장치의 평면도, 도 7의 (b) 및 도 7의 (c)는 각각 도 7의 (a)의 X-X' 및 Y-Y'에서의 모식 단면도.
도 8의 (a)는 본 발명의 제 3 실시 형태에 관한 반도체 장치의 평면도, 도 8의 (b) 및 도 8의 (c)는 각각 도 8의 (a)의 X-X' 및 Y-Y'에서의 모식 단면도.
도 9의 (a) 및 도 9의 (b)는 본 발명의 제 4 실시 형태에 관한 반도체 장치의 제조 공정을 도시하는 평면도, 도 1에 도시되는 반도체 장치에서의 X-X' 및 Y-Y'에 상당하는 모식 단면도.
도 10의 (a)는 본 발명의 제 5 실시 형태에 관한 반도체 장치의 평면도, 도 10의 (b) 및 도 10의 (c)는 각각 도 10의 (a)의 X-X' 및 Y-Y'에서의 모식 단면도.
도 11의 (a) 및 도 11의 (b)는 본 발명의 제 5 실시 형태에 관한 반도체 장치의 제조 공정을 도시하는 평면도, 도 10에 도시되는 반도체 장치에서의 X-X' 및 Y-Y'에 상당하는 모식 단면도.
도 12는 본 발명의 제 6 실시 형태에 관한 전자 기기의 개략 구성도.
이하에, 본 발명의 고체 촬상 장치 및 그 제조 방법과 설계 방법 및 전자 기기의 실시의 형태에 관해, 도면을 참조하여 설명한다.
또한, 설명은 이하의 순서로 행한다.
1. 제 1 실시 형태(반도체 장치의 기본 구성 및 제조 방법)
2. 제 2 실시 형태(전자 회로부와 제 2 반도체 칩이 인접하여 형성되어 있는 구성)
3. 제 3 실시 형태(댐이 제 2 반도체 칩의 외연에 따른 형상으로 형성된 구성)
4. 제 4 실시 형태(언더필 수지층으로서 수지 필름을 이용하는 제조 방법)
5. 제 5 실시 형태(댐이 수지로 형성되어 있는 구성)
6. 제 6 실시 형태(전자 기기에의 적용)
<제 1 실시 형태>
[반도체 장치의 구성]
도 1의 (a)는 본 실시 형태에 관한 반도체 장치의 평면도이고, 도 1의 (b) 및 도 1의 (c)는 각각 도 1의 (a)의 X-X' 및 Y-Y'에서의 모식 단면도이다.
제 1 반도체 칩(10)의 적어도 한쪽의 면에 전자 회로부가 형성되어 있다.
상기한 전자 회로부로서, 예를 들면 고체 촬상부(11)가 형성되어 있다.
고체 촬상부(11)는, 예를 들면, 포토 다이오드가 화소마다 구분되어 형성되어 있고, 포토 다이오드를 포함하는 화소가 매트릭스형상으로 배치되어 수광면이 구성되어 있다. 예를 들면, 수광면상에, 절연막, 컬러 필터 및 온 칩 렌즈 등이 필요에 응하여 형성되어 있다.
또한, 전자 회로부로서, 예를 들면 패드 전극(12)이 형성되어 있다.
패드 전극(12)은 예를 들면 알루미늄으로 이루어지고, 제 1 반도체 칩(10)의 표층 부근에 매입되어 있고, 패드 개구부(12a)에 의해 일부가 표면에 노출되어 있다.
또한, 전자 회로부로서는, 예를 들면 콤퍼레이터나 DA 컨버터 등의 그 밖의 주변 회로부를 포함하는 구성이라도 좋다.
예를 들면, 제 1 반도체 칩(10) 내에 매입되어, 고체 촬상부(11) 및 패드 전극(12) 등에 접속한 내부 배선(13)이 형성되어 있다.
제 1 반도체 칩(10)에는, 전자 회로부의 형성면과 동일한 면에, 제 1 접속부인 언더 범프막(20)이 형성되어 있다.
한편, 제 2 반도체 칩(30)에는 배선(31) 등이 형성되어 있고, 한쪽의 면에 제 2 접속부인 언더 범프막(32)이 형성되어 있다.
언더 범프막(20) 및 언더 범프막(32)에서 범프(24)에 의해 접속되어, 제 2 반도체 칩(30)이 제 1 반도체 칩(10)상에 장착되어 있다.
여기서, 제 2 반도체 칩(30)의 외연중의 전자 회로부의 형성 영역측의 적어도 일부에서, 제 1 반도체 칩(10)과 제 2 반도체 칩(30)의 간극을 막는 댐(25)이 형성되어 있다.
또한, 본 실시 형태에서는, 제 1 반도체 칩(10)측에 언더 범프막(22)이 형성되어 있고, 제 2 반도체 칩(30)측에 언더 범프막(34)이 형성되어 있다. 언더 범프막(22) 및 언더 범프막(34)을 접속하도록 상기한 댐(25)이 형성되어 있다. 댐(25)은, 범프(24)를 구성하는 도전층과 동일한 층에 의해 형성되어 있다. 제 1 반도체 칩(10)과 제 2 반도체 칩(30)의 간극을 막도록 형성된 영역 이외의 영역에서는, 제 1 반도체 칩(10)상에 범프(23)가 형성되어 있고, 댐(25) 및 범프(23)를 합쳐서 링형상의 형상으로 되어 있다.
제 1 반도체 칩(10) 및 제 2 반도체 칩(30)의 간극에 언더필 수지층(26)이 충전되어 있고, 댐(25)에 의해 제 2 반도체 칩(30)의 외연으로부터 전자 회로부측으로의 언더필 수지층(26)의 돌출이 방지된다.
본 실시 형태의 반도체 장치에서, 댐(25)이 형성되지 않은 제 2 반도체 칩(30)의 외주부에 언더필 수지층(26)에 필릿(26a)이 형성되어 있다.
그러나 상기 댐(25)에 의해, 제 2 반도체 칩(30)의 외연으로부터 전자 회로부측으로의 언더필 수지층(26)의 돌출이 방지되어 있다.
예를 들면, 필릿으로부터의 반응 가스로부터의 오염을 방지하는데는, 필릿과 전자 회로부의 거리를 200㎛ 이상 확보할 것이 중요해진다.
본 실시 형태에서는, 언더필 수지층(26)의 필릿과 고체 촬상부 및 패드 전극 등의 전자 회로부와의 거리를, 200㎛ 이상 확보하는 것이 가능하다.
따라서, 언더필 수지층(26)의 필릿으로부터 수지 경화 반응시에 방출되는 반응 가스에 의한 전자 회로부의 오염을 방지할 수 있다.
상기한 실시 형태에서는, 전자 회로부로서 고체 촬상부와 패드 전극을 갖는 구성을 나타냈지만, 어느 한쪽 또는 그 밖의 반응 가스에 의한 오염을 회피하는 것이 바람직한 전자 회로부가 존재하는 경우에 적용할 수 있다.
상기한 바와 같이 본 실시 형태에서는 제 2 반도체 칩의 대향하는 2변의 인접부에 각각 전자 회로부가 마련되어 있는 경우에는, 당해 2변에서 댐이 형성된 구성으로 한다. 그 밖의 1변 또는 복수의 변측에 전자 회로부가 마련되어 있는 경우에는, 당해 변에 댐이 형성된 구성으로 하면 좋다.
댐(25)을 구성하는 재료는, 제 1 또는 제 2 반도체 칩에 형성된 범프와 동일한 층에서 형성되어 있어도 좋고, 다른 층이라도 좋다. 예를 들면, Cu,An, Ti 등의 금속, 또는 Sn, SnAg, SnAgCu, SnCu, AuSn등의 솔더재를 이용할 수 있다.
이상으로부터, 제 2 반도체 칩과 패드 전극 또는 고체 촬상부 등의 전자 회로부와의 거리를 접근시킬 수 있고, 반도체 장치의 소형화가 가능해진다.
[반도체 장치의 제조 방법]
다음에, 본 실시 형태에 관한 반도체 장치의 제조 방법에 관해, 도 2 내지 도 6을 참조하여 설명한다.
도 2의 (a)는 본 실시 형태에 관한 제 1 반도체 칩의 평면도이고, 도 2의 (b) 및 도 2의 (c)는 각각 도 2의 (a)의 X-X' 및 Y-Y'에서의 모식 단면도이다.
제 1 반도체 칩(10)의 적어도 한쪽의 면에 전자 회로부를 형성한다. 상기한 전자 회로부로서, 예를 들면 고체 촬상부(11)를 형성한다.
고체 촬상부(11)는, 예를 들면, 포토 다이오드를 화소마다 구분되어 형성하고, 포토 다이오드를 포함하는 화소를 매트릭스형상으로 배치하여 수광면을 구성한다. 예를 들면, 수광면상에, 절연막, 컬러 필터 및 온 칩 렌즈 등을 필요에 응하여 형성한다.
또한, 전자 회로부로서, 예를 들면 패드 전극(12)을 형성한다.
패드 전극(12)을 예를 들면 알루미늄으로 형성하고, 제 1 반도체 칩(10)의 표층 부근에 매입하여 형성한다. 패드 전극(12)의 일부를 노출시키도록 패드 개구부(12a)를 형성한다.
또한, 전자 회로부로서는, 예를 들면 콤퍼레이터나 DA 컨버터 등의 그 밖의 주변 회로부를 포함하는 구성으로 형성하여도 좋다.
또한, 예를 들면, 제 1 반도체 칩(10) 내에 매입하여, 고체 촬상부(11) 및 패드 전극(12) 등에 접속한 내부 배선(13)을 형성한다.
제 1 반도체 칩(10)의 전자 회로부의 형성면과 동일한 면에, 제 1 접속부인 언더 범프막(20)을 형성한다.
또한, 댐이 되는 영역을 포함하여, 제 2 반도체 칩의 장착 영역의 외주부에 링형상의 형상의 언더 범프막(22)을 형성한다.
상기한 언더 범프막(20) 및 언더 범프막(22)상에, 솔더 등으로 이루어지는 범프(21 및 23)를 각각 형성한다.
범프(23)는, 상기한 바와 같이 제 2 반도체 칩의 장착 영역의 외주부에 링형상의 형상으로 형성된다.
도 3의 (a)는 본 실시 형태에 관한 제 2 반도체 칩의 평면도이고, 도 3의 (b) 및 도 3의 (c)는 각각 도 3의 (a)의 X-X' 및 Y-Y'에서의 모식 단면도이다.
제 2 반도체 칩(30)에는 배선(31) 등을 형성하고, 한쪽의 면에 제 2 접속부인 언더 범프막(32)을 형성한다.
또한, 댐이 되는 영역인 제 2 반도체 칩의 외연의 2변에서 선형상의 형상의 언더 범프막(34)을 형성한다.
상기한 언더 범프막(32) 및 언더 범프막(34)상에, 솔더 등으로 이루어지는 범프(33 및 35)를 각각 형성한다.
범프(35)는, 상기한 바와 같이 제 2 반도체 칩의 외연의 2변에서 선형상의 형상으로 형성된다.
도 4의 (a)는 본 실시 형태에 관한 반도체 장치의 제조 공정을 도시하는 평면도이고, 도 4의 (b) 및 도 4의 (c)는 각각 도 4의 (a)의 X-X' 및 Y-Y'에서의 모식 단면도이다.
콜릿(40) 등을 적절히 이용하여, 상기한 제 1 반도체 칩(10)의 범프(21) 및 범프(23)와, 제 2 반도체 칩(30)의 범프(33) 및 범프(35)를 위치맞춤하여, 제 2 반도체 칩(30)을 제 1 반도체 칩(10)상에 장착한다.
도 5의 (a)는 본 실시 형태에 관한 반도체 장치의 제조 공정을 도시하는 평면도이고, 도 5의 (b) 및 도 5의 (c)는 각각 도 5의 (a)의 X-X' 및 Y-Y'에서의 모식 단면도이다.
본딩 헤드(41) 등을 적절히 이용하여, 솔더 융점 이하에서 압접에 의해 표면 산화막에 파괴점을 발생시키고, 솔더 용융 온도까지 가열 후, X, Y 방향으로의 진폭 동작에 의해 솔더 사이를 접속시켜, 범프(21)와 범프(33)를 일체화한 범프(24)로 한다.
상기와 동시에, 댐이 되는 영역에서는 범프(23)와 범프(35)를 일체화한 댐(25)으로 한다.
상기한 바와 같이 본 실시 형태에서는 제 2 반도체 칩의 대향하는 2변의 인접부에 각각 전자 회로부가 마련되어 있는 경우에는, 당해 2변에서 댐을 형성한다. 그 밖의 1변 또는 복수의 변측에 전자 회로부가 마련되어 있는 경우에는, 당해 변에 댐을 형성한다.
또한, 솔더로 이루어지는 범프의 접속에는 플럭스를 사전에 도포하여도 문제는 없다. 또한, 댐이 되는 범프(23)와 범프(35)는, 각각 제 1 반도체 칩(10)의 범프(21) 및 제 2 반도체 칩(30)의 범프(33)와 동시에 형성하여도 제각기 형성하여도 좋다.
도 6의 (a)는 본 실시 형태에 관한 반도체 장치의 제조 공정을 도시하는 평면도이고, 도 6의 (b) 및 도 6의 (c)는 각각 도 6의 (a)의 X-X' 및 Y-Y'에서의 모식 단면도이다.
댐(25)에 의해 제 2 반도체 칩(30)의 외연으로부터 고체 촬상부(11) 및 패드 전극(12) 등의 전자 회로부측으로의 돌출을 방지하여, 제 1 반도체 칩(10) 및 제 2 반도체 칩(30)의 간극에 충전하여 언더필 수지층(26)을 형성한다.
예를 들면 디스펜서(26d)를 이용하여, 언더필 수지층이 되는 액상(液狀)의 수지를 제 1 반도체 칩(10) 및 제 2 반도체 칩(30)의 간극에 주입한다.
상기한 수지의 충전에 있어서, 제 1 반도체 칩(10) 및 제 2 반도체 칩(30)의 간극으로부터 공기가 도망치는 통로를 확보하기 위해, 예를 들면 수지 주입구와 공기의 출구를 형성하는 것이 바람직하다.
*상기한 바와 같이 본 실시 형태에서는 제 2 반도체 칩의 대향하는 2변의 인접부에 각각 전자 회로부가 마련되어 있다. 상기를 제외한 변의 한쪽이 수지의 주입구가 되고, 다른쪽의 변이 공기의 출구가 되어 있다.
상기한 바와 같이 수지를 제 1 반도체 칩(10) 및 제 2 반도체 칩(30)의 간극에 언더필 수지층(26)을 형성한 후, 열경화 처리를 행한다.
상기한 열경화 처치에서, 언더필 수지층(26)의 필릿으로부터 반응 가스가 방출된다.
본 실시 형태의 반도체 장치의 제조 방법에 있어서, 상기한 댐(25)에 의해, 제 2 반도체 칩(30)의 외연으로부터 전자 회로부측으로의 언더필 수지층(26)의 돌출이 방지되어 있다.
언더필 수지층(26)의 필릿과 고체 촬상부 및 패드 전극 등의 전자 회로부와의 거리를, 200㎛ 이상 확보하는 것이 가능하다.
따라서, 언더필 수지층(26)의 필릿으로부터 수지 경화 반응시에 방출되는 반응 가스에 의한 전자 회로부의 오염을 방지할 수 있다.
이상으로부터, 본 실시 형태의 반도체 장치의 제조 방법에서는, 제 2 반도체 칩과 패드 전극 또는 고체 촬상부 등의 전자 회로부와의 거리를 접근시킬 수 있고, 반도체 장치의 소형화가 가능해진다.
<제 2 실시 형태>
[반도체 장치의 구성]
도 7의 (a)는 본 실시 형태에 관한 반도체 장치의 평면도이고, 도 7의 (b) 및 도 7의 (c)는 각각 도 7의 (a)의 X-X' 및 Y-Y'에서의 모식 단면도이다.
적층된 제 2 반도체 칩의 외주중, 댐(25)에 의해, 제 2 반도체 칩(30)의 외연으로부터 전자 회로부측으로의 언더필 수지층(26)의 돌출이 방지된 영역에서는, 언더필 수지층(6)의 필릿이 형성되지 않는다.
본 실시 형태에서는, 댐(25)이 형성된 영역에서, 패드 전극이나 고체 촬상부 등의 전자 회로부와 제 2 반도체 칩이 인접한 레이아웃으로 되어 있다. 여기서, 인접이란, 전자 회로부와 제 2 반도체 칩과의 거리가 0 또는 그 부근인 것을 나타낸다.
상기를 제외하고, 제 1 실시 형태와 같은 구성이다.
상기한 댐(25)이 형성되지 않은 영역에서는 필릿이 형성되어 있지만, 전자 회로부에 면하는 변에서 전부 댐이 형성되어 있기 때문에, 필릿과 전자 회로부 사이의 거리로서 가장 가까운 부분에서도 200㎛ 이상의 충분한 거리를 확보할 수 있다.
따라서, 언더필 수지층(26)의 필릿으로부터 수지 경화 반응시에 방출되는 반응 가스에 의한 전자 회로부의 오염을 방지할 수 있다.
이상으로부터, 제 2 반도체 칩과 패드 전극 또는 고체 촬상부 등의 전자 회로부와의 거리를 접근시킬 수 있고, 반도체 장치의 소형화가 가능해진다.
<제 3 실시 형태>
[반도체 장치의 구성]
도 8의 (a)는 본 실시 형태에 관한 반도체 장치의 평면도이고, 도 8의 (b) 및 도 8의 (c)는 각각 도 8의 (a)의 X-X' 및 Y-Y'에서의 모식 단면도이다.
댐이 제 2 반도체 칩의 외연에 따른 형상으로 형성되어 있다. 즉, 본 실시 형태에서는, 고체 촬상부(11)가 제 2 반도체 칩(30)의 영역에 가깝게 레이아웃된 부분에 있어서, 댐을 구성하는 제 1 반도체 칩(10)측의 링형상의 범프(23)에 오목형상부(27)가 형성되어 있다.
패드 전극(12)이나 고체 촬상부(11) 등의 전자 회로부가 제 2 반도체 칩(30)의 부근에 존재하고, 그 길이가 제 2 반도체 칩(30)의 측벽의 길이보다도 짧은 경우, 전자 회로부에 접근하고 있는 부분에만 댐이 형성되어 있으면 된다.
상기를 제외하고, 제 1 실시 형태와 같은 구성이다.
본 실시 형태의 반도체 장치에서, 댐(25)이 형성되지 않은 제 2 반도체 칩(30)의 외주부에 언더필 수지층(26)에 필릿(26a)이 형성되어 있다. 그러나 상기한 댐(25)에 의해, 제 2 반도체 칩(30)의 외연으로부터 전자 회로부측으로의 언더필 수지층(26)의 돌출이 방지되어 있다.
본 실시 형태에서는, 언더필 수지층(26)의 필릿과 고체 촬상부 및 패드 전극 등의 전자 회로부와의 거리로서 200㎛ 이상의 충분한 거리를 확보할 수 있다.
따라서, 언더필 수지층(26)의 필릿으로부터 수지 경화 반응시에 방출되는 반응 가스에 의한 전자 회로부의 오염을 방지할 수 있다.
이상으로부터, 제 2 반도체 칩과 패드 전극 또는 고체 촬상부 등의 전자 회로부와의 거리를 접근시킬 수 있고, 반도체 장치의 소형화가 가능해진다.
이상과 같이, 댐의 형성 영역이 전자 회로부 부근뿐이라도, 상기한 효과를 향수할 수 있다.
<제 4 실시 형태>
[반도체 장치의 제조 방법]
도 9의 (a) 및 도 9의 (b)는 본 실시 형태에 관한 반도체 장치의 제조 공정을 도시하는 평면도이고, 도 1에 도시되는 반도체 장치에서의 X-X' 및 Y-Y'에 상당하는 모식 단면도이다.
언더필 수지층을 형성할 때에, 제 2 반도체 칩(30)에 필름형상의 언더필 수지층(26f)을 형성하여 두고, 제 1 반도체 칩(10)의 범프 접속과 동시에 언더필 수지층이 되는 수지의 충전을 행하여도 좋다.
또는, 제 1 반도체 칩(10)에 필름형상의 언더필 수지층(26f)을 형성하여 두고, 제 2 반도체 칩(30)의 범프 접속과 동시에 언더필 수지층이 되는 수지의 충전을 행하여도 좋다.
도 9의 (a) 및 도 9의 (b)에 도시하는 바와 같이, 필름형상의 언더필 수지층(26f)은 압력이 걸려서 제 1 반도체 칩(10)과 제 2 반도체 칩(30)의 공극을 충전하고, 잉여분은 공극의 외부에 배출된다. 따라서 잉여분이 배출될 수 있는 수지의 출구가 되는 부분을 미리 마련하여 두는 것이 중요하다.
상기한 바와 같이 본 실시 형태에서는 제 2 반도체 칩의 대향하는 2변의 인접부에 각각 전자 회로부가 마련되어 있다. 상기를 제외한 2변의 영역이 수지의 출구가 되어 있다.
상기를 제외하고, 제 1 실시 형태와 같은 구성이다.
본 실시 형태의 반도체 장치의 제조 방법에 있어서, 상기한 댐(25)에 의해, 제 2 반도체 칩(30)의 외연으로부터 전자 회로부측으로의 언더필 수지층(26)의 돌출이 방지되어 있다.
언더필 수지층(26)의 필릿과 고체 촬상부 및 패드 전극 등의 전자 회로부와의 거리를, 200㎛ 이상 확보하는 것이 가능하다.
따라서, 언더필 수지층(26)의 필릿으로부터 수지 경화 반응시에 방출되는 반응 가스에 의한 전자 회로부의 오염을 방지할 수 있다.
이상으로부터, 본 실시 형태의 반도체 장치의 제조 방법에서는, 제 2 반도체 칩과 패드 전극 또는 고체 촬상부 등의 전자 회로부와의 거리를 접근시킬 수 있고, 반도체 장치의 소형화가 가능해진다.
<제 5 실시 형태>
[반도체 장치의 구성]
도 10의 (a)는 본 실시 형태에 관한 반도체 장치의 평면도이고, 도 10의 (b) 및 도 10의 (c)는 각각 도 10의 (a)의 X-X' 및 Y-Y'에서의 모식 단면도이다.
제 2 반도체 칩(30)의 외연으로부터 전자 회로부측으로의 언더필 수지층(26)의 돌출을 방지하는 댐은, 수지 재료라도 좋다. 수지 재료의 구체적인 예로서는, 에폭시 수지, 아크릴 수지 등의 광감광성 경화 수지 또는 열경화 수지이다.
즉, 본 실시 형태에서는, 제 1 반도체 칩(10)측에서, 언더 범프막(22) 및 범프(23) 대신에 수지층(23r)이 형성되어 있다.
제 2 반도체 칩(30)측에서, 언더 범프막(34) 및 범프(35) 대신에 수지층(35r)이 형성되어 있다.
또한, 제 2 반도체 칩(30)의 전자 회로부측의 주변부에서, 상기한 수지층(23r)과 수지층(35r)이 밀착하여 수지로 이루어지는 댐(25r)이 형성되어 있다.
상기를 제외하고, 제 1 실시 형태와 같은 구성이다.
본 실시 형태의 반도체 장치에서, 댐(25r)이 형성되지 않은 제 2 반도체 칩(30)의 외주부에 언더필 수지층(26)에 필릿(26a)이 형성되어 있다.
그러나 상기한 댐(25r)에 의해, 제 2 반도체 칩(30)의 외연으로부터 전자 회로부측으로의 언더필 수지층(26)의 돌출이 방지되어 있다.
본 실시 형태에서는, 언더필 수지층(26)의 필릿과 고체 촬상부 및 패드 전극 등의 전자 회로부와의 거리로서 200㎛ 이상이 충분한 거리를 확보할 수 있다.
따라서, 언더필 수지층(26)의 필릿으로부터 수지 경화 반응시에 방출되는 반응 가스에 의한 전자 회로부의 오염을 방지할 수 있다.
이상으로부터, 제 2 반도체 칩과 패드 전극 또는 고체 촬상부 등의 전자 회로부와의 거리를 접근시킬 수 있고, 반도체 장치의 소형화가 가능해진다.
[반도체 장치의 제조 방법]
도 11의 (a) 및 도 11의 (b)는 본 실시 형태에 관한 반도체 장치의 제조 공정을 도시하는 평면도이고, 도 10에 도시되는 반도체 장치에서의 X-X' 및 Y-Y'에 상당하는 모식 단면도이다.
본 실시 형태에서는, 제 1 반도체 칩(10)측에서, 언더 범프막(22) 및 범프(23) 대신에 수지층(23r)을 패턴 형성한다.
또한, 제 2 반도체 칩(30)측에서, 언더 범프막(34) 및 범프(35) 대신에 수지층(35r)을 패턴 형성한다.
수지의 패턴 형성 방법으로서는, 수지 재료를 필름 래미네이트, 또는 스핀 코팅 등으로 성막하고, 포토 리소그래피 공정 등에 의해 행할 수 있다.
수지층(23r) 및 수지층(35r)으로서는, 예를 들면, 에폭시 수지, 아크릴 수지 등의 광감광성 경화 수지 또는 열경화 수지를 이용할 수 있다.
다음에, 제 2 반도체 칩(30)의 전자 회로부측의 주변부에서, 상기한 수지층(23r)과 수지층(35r)이 밀착하여 수지로 이루어지는 댐(25r)을 형성한다.
범프의 접속시의 가열, 또는 별도 큐어를 행하여, 수지층(23r)과 제 1 반도체 칩(10) 사이, 수지층(35r)과 제 2 반도체 칩(30) 사이, 수지층(23r)과 수지층(35r) 사이의 밀착을 행한다.
상기를 제외하고, 제 1 실시 형태와 같은 구성이다.
본 실시 형태의 반도체 장치의 제조 방법에 있어서, 상기한 댐(25)에 의해, 제 2 반도체 칩(30)의 외연으로부터 전자 회로부측으로의 언더필 수지층(26)의 돌출이 방지되어 있다.
언더필 수지층(26)의 필릿과 고체 촬상부 및 패드 전극 등의 전자 회로부와의 거리를, 200㎛ 이상 확보하는 것이 가능하다.
따라서, 언더필 수지층(26)의 필릿으로부터 수지 경화 반응시에 방출되는 반응 가스에 의한 전자 회로부의 오염을 방지할 수 있다.
이상으로부터, 본 실시 형태의 반도체 장치의 제조 방법에서는, 제 2 반도체 칩과 패드 전극 또는 고체 촬상부 등의 전자 회로부와의 거리를 접근시킬 수 있고, 반도체 장치의 소형화가 가능해진다.
<제 6 실시 형태>
[전자 기기에의 적용]
도 12는, 본 실시 형태에 관한 전자 기기인 전자 기기의 개략 구성도이다. 본 실시 형태에 관한 전자 기기는, 정지화 촬영 또는 동화 촬영 가능한 비디오 전자 기기의 예이다.
본 실시 형태에 관한 전자 기기는, 이미지 센서(고체 촬상 소자부를 갖는 반도체 장치)(50)와, 광학계(51)와, 신호 처리 회로(53) 등을 갖는다.
본 실시 형태에서, 상기한 이미지 센서(50)로서, 상기한 각 실시 형태에 관한 고체 촬상 소자부를 갖는 반도체 장치가 조립되어 있다.
광학계(51)는, 피사체로부터의 상광(입사광)을 이미지 센서(50)의 촬상면상에 결상시킨다. 이에 의해 이미지 센서(50) 내에 일정 기간 당해 신호 전하가 축적된다. 축적된 신호 전하는 출력 신호(Vout)로서 취출된다.
셔터 장치는, 이미지 센서(50)에의 광조사 기간 및 차광 기간을 제어한다.
화상 처리부는, 이미지 센서(50)의 전송 동작 및 셔터 장치의 셔터 동작을 제어하는 구동 신호를 공급한다. 화상 처리부에서 공급되는 구동 신호(타이밍 신호)에 의해, 이미지 센서(50)의 신호 전송을 행한다. 신호 처리 회로(53)는, 이미지 센서(50)의 출력 신호(Vout)에 대해 여러가지의 신호 처리를 시행하여 영상 신호로서 출력한다. 신호 처리가 행하여진 영상 신호는, 메모리 등의 기억 매체에 기억되고, 또는 모니터에 출력된다.
또한, 본 발명은, 반도체 장치에 마련되는 고체 촬상 소자부는 가시광의 입사광량의 분포를 검지하여 화상으로서 촬상하는 고체 촬상 소자부에의 적용으로 한하지 않는다.
적외선이나 X선, 또는 입자 등의 입사량의 분포를 화상으로서 촬상하는 고체 촬상부, 광의의 의미로서 압력이나 정전용량 등의 다른 물리량의 분포를 검지하여 화상으로서 촬상하는 지문 검출 센서 등의 고체 촬상부 전반에 대해 적용 가능하다.
또한, 본 발명은, 디지털 스틸 전자 기기나 비디오 전자 기기, 휴대 전화기 등의 촬상 기능을 갖는 전자 기기 등에 적용 가능하다.
비디오 전자 기기나 디지털 스틸 전자 기기, 나아가서는 휴대 전화기 등의 모바일 기기용 전자 기기 모듈 등인 고체 촬상 소자부를 갖는 반도체 장치로서, 그 고체 촬상 소자부를 갖는 반도체 장치로서 상기한 이미지 센서(50)를 이용할 수 있다.
본 발명은 상기한 설명으로 한정되지 않는다.
예를 들면, 전자 회로부로서는, 패드 전극 및 고체 촬상부에 관해 설명하고 있지만, 그 밖의 전자 회로부에 적용할 수 있다.
고체 촬상부로서는, CMOS 이미지 센서나 CCD 이미지 센서 등 여러가지의 센서에 적용할 수 있다.
그 밖에, 본 발명의 요지를 일탈하지 않는 범위에서, 여러가지의 변경이 가능하다.
본 발명은 일본특허출원 JP2010-111910(2010.05.14)의 우선권 주장 출원이다.
본 발명은 첨부된 청구범위의 범주 내에서 당업자에 의해 필요에 따라 다양하게 변경, 조합, 대체 수정 등이 이루어질 수 있다.
10 : 제 1 반도체 칩
11 : 고체 촬상부
12 : 패드 전극
12a : 패드 개구부
13 : 내부 배선
20 : 언더 범프막
21 : 범프
22 : 언더 범프막
23 : 범프
23r : 수지층
24 : 범프
25 : 댐
25r : 댐
26 : 언더필 수지층
26a : 필릿
26d : 디스펜서
26f : 필름형상의 언더필 수지층
27 : 오목형상부
30 : 제 2 반도체 칩
31 : 배선
32 : 언더 범프막
33 : 범프
34 : 언더 범프막
35 : 범프
35r : 수지층
50 : 이미지 센서
51 : 광학계
53 : 신호 처리 회로

Claims (20)

  1. 복수의 화소를 포함하는 전자 회로부 및 제 1 접속부를 포함하는 제 1 기판과,
    제 2 접속부를 포함하는 제 2 기판과,
    상기 제 1 기판과 상기 제 2 기판 사이에 형성된 충전층을 구비하고,
    상기 제 2 기판은, 접속 부재에 의하여 서로 접속된 상기 제 1 접속부 및 상기 제 2 접속부와 함께 상기 제 1 기판 상에 장착되고,
    상기 접속 부재는, 적어도 상기 제 2 기판의 외연의 일부 상의 상기 제 1 기판과 상기 제 2 기판 사이에 있고,
    상기 제 2 기판의 외연의 일부는, 상기 전자 회로부의 형성 영역측 및 상기 전자 회로부의 형성 영역의 반대측에 있고,
    상기 충전층은, 상기 접속 부재가 형성되지 않은 적어도 상기 제 2 기판의 외연의 일부로부터의 돌출을 포함하는 것을 특징으로 하는 촬상 장치.
  2. 제1항에 있어서,
    상기 충전층은 언더필 수지층인 것을 특징으로 하는 촬상 장치.
  3. 제1항에 있어서,
    상기 복수의 화소를 포함하는 상기 전자 회로부는, 상기 제 2 기판의 제 3 접속부에 접속되는 것을 특징으로 하는 촬상 장치.
  4. 제1항에 있어서,
    상기 제 1 기판 내에 내부 배선을 더 포함하는 것을 특징으로 하는 촬상 장치.
  5. 제4항에 있어서,
    상기 복수의 화소를 포함하는 상기 전자 회로부는, 상기 내부 배선을 통하여 상기 제 2 기판의 제 3 접속부에 접속되는 것을 특징으로 하는 촬상 장치.
  6. 제1항에 있어서,
    상기 제 1 기판 내에 적어도 하나의 패드 전극을 더 포함하는 것을 특징으로 하는 촬상 장치.
  7. 제6항에 있어서,
    상기 제 2 기판은 제 3 접속부를 포함하고,
    상기 제 1 기판은 제 2 접속 부재에 의하여 상기 제 3 접속부에 접속된 제 4 접속부를 포함하고,
    상기 제 2 접속 부재는 상기 적어도 하나의 패드 전극의 형성 영역측 상에 있는 적어도 상기 제 2 기판의 외연의 일부 상의 상기 제 1 기판과 상기 제 2 기판 사이에 있는 것을 특징으로 하는 촬상 장치.
  8. 제7항에 있어서,
    상기 충전층은, 상기 제 2 접속 부재가 형성되지 않은 적어도 상기 제 2 기판의 외연의 일부로부터의 제 2 돌출을 포함하는 것을 특징으로 하는 촬상 장치.
  9. 촬상 장치와,
    상기 촬상 장치의 촬상부에 입사광을 유도하기 위한 광학계와,
    상기 촬상 장치의 출력 신호를 처리하기 위한 신호 처리 회로를 구비하고,
    상기 촬상 장치는,
    복수의 화소를 포함하는 전자 회로부 및 제 1 접속부를 포함하는 제 1 기판과,
    제 2 접속부를 포함하는 제 2 기판과,
    상기 제 1 기판과 상기 제 2 기판 사이에 형성된 충전층을 포함하고,
    상기 제 2 기판은, 접속 부재에 의하여 서로 접속된 상기 제 1 접속부 및 상기 제 2 접속부와 함께 상기 제 1 기판 상에 장착되고,
    상기 접속 부재는, 적어도 상기 제 2 기판의 외연의 일부 상의 상기 제 1 기판과 상기 제 2 기판 사이에 있고,
    상기 제 2 기판의 외연의 일부는, 상기 전자 회로부의 형성 영역측 및 상기 전자 회로부의 형성 영역의 반대측에 있고,
    상기 충전층은, 상기 접속 부재가 형성되지 않은 적어도 상기 제 2 기판의 외연의 일부로부터의 돌출을 포함하는 것을 특징으로 하는 전자 장치.
  10. 제9항에 있어서,
    상기 충전층은 언더필 수지층인 것을 특징으로 하는 전자 장치.
  11. 제9항에 있어서,
    상기 복수의 화소를 포함하는 상기 전자 회로부는, 상기 제 2 기판의 제 3 접속부에 접속되는 것을 특징으로 하는 전자 장치.
  12. 제9항에 있어서,
    상기 제 1 기판 내에 내부 배선을 더 포함하는 것을 특징으로 하는 전자 장치.
  13. 제12항에 있어서,
    상기 복수의 화소를 포함하는 상기 전자 회로부는, 상기 내부 배선을 통하여 상기 제 2 기판의 제 3 접속부 및 상기 제 2 접속부에 접속되는 것을 특징으로 하는 전자 장치.
  14. 제9항에 있어서,
    상기 제 1 기판 내에 적어도 하나의 패드 전극을 더 포함하는 것을 특징으로 하는 전자 장치.
  15. 제 1 기판 상에 복수의 화소를 포함하는 전자 회로부 및 제 1 접속부를 형성하는 공정과,
    적어도 제 2 기판의 외주의 일부 상에 제 2 접속부를 형성하는 공정과,
    접속 부재가 적어도 상기 제 2 기판의 외주의 일부 상의 상기 제 1 기판과 상기 제 2 기판 사이에 있도록, 상기 제 2 기판을 상기 제 1 기판에 장착하는 공정과,
    상기 제 1 기판과 상기 제 2 기판 사이에 충전층을 형성하는 공정을 구비하고,
    상기 제 2 기판의 외연의 일부는 상기 전자 회로부의 형성 영역측 및 상기 전자 회로부의 형성 영역의 반대측에 있고,
    상기 충전층은, 상기 접속 부재가 형성되지 않은 적어도 상기 제 2 기판의 외연의 일부로부터의 돌출을 포함하는 것을 특징으로 하는 촬상 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 충전층은 언더필 수지층인 것을 특징으로 하는 촬상 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 복수의 화소를 포함하는 상기 전자 회로부는, 상기 제 2 기판의 제 3 접속부에 접속되는 것을 특징으로 하는 촬상 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 제 1 기판 내에 내부 배선을 형성하는 공정을 더 포함하는 것을 특징으로 하는 촬상 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 복수의 화소를 포함하는 상기 전자 회로부는, 상기 내부 배선을 통하여 상기 제 2 기판의 제 3 접속부 및 상기 제 2 접속부에 접속되는 것을 특징으로 하는 촬상 장치의 제조 방법.
  20. 제15항에 있어서,
    상기 제 1 기판 내에 적어도 하나의 패드 전극을 형성하는 공정을 더 포함하는 것을 특징으로 하는 촬상 장치의 제조 방법.
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