KR20210023441A - 전자부품 내장기판 - Google Patents

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박제상
정상호
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Abstract

본 개시는 절연층 및 상기 절연층의 상면 상에 배치된 제1배선층을 포함하며, 상기 절연층을 관통하는 관통부를 갖는 코어기판; 상기 관통부에 배치되며, 접속전극을 포함하는 제1전자부품; 상기 관통부의 적어도 일부를 채우며, 상기 제1전자부품의 적어도 일부를 덮는 절연재; 및 상기 절연재의 상면 상에 배치되며, 적어도 일부가 상기 제1배선층에 포함되며, 상기 접속전극의 적어도 일부와 물리적으로 접하는 제1금속층; 을 포함하는, 전자부품 내장기판에 관한 것이다.

Description

전자부품 내장기판{ELECTRONIC COMPONENT EMBEDDED SUBSTRATE}
본 개시는 전자부품 내장기판에 관한 것이다.
일반적으로 전자부품 내장기판은 전자부품을 내장한 후 전자부품과 배선층을 비아를 통하여 전기적으로 도통시키는 구조를 가진다. 따라서, 전자부품의 내장에 따라서 기판의 두께가 전자부품의 두께 대비 더 두껍게 두꺼워지는 문제가 있다.
본 개시의 여러 목적 중 하나는 전자부품의 내장에도 불구하고 박형화가 가능한 전자부품 내장기판을 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 비아 없이 전자부품과 배선층을 금속층을 이용하여 직접 전기적으로 연결하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 전자부품 내장기판은 절연층 및 상기 절연층의 상면 상에 배치된 제1배선층을 포함하며, 상기 절연층을 관통하는 관통부를 갖는 코어기판; 상기 관통부에 배치되며, 접속전극을 포함하는 제1전자부품; 상기 관통부의 적어도 일부를 채우며, 상기 제1전자부품의 적어도 일부를 덮는 절연재; 및 상기 절연재의 상면 상에 배치되며, 적어도 일부가 상기 제1배선층에 포함되며, 상기 접속전극의 적어도 일부와 물리적으로 접하는 제1금속층; 을 포함하는 것일 수 있다.
또는, 본 개시에서 제안하는 일례에 따른 전자부품 내장기판은 관통부를 가지며, 상측에 제1배선층이 배치된 코어기판; 상기 관통부에 배치되며, 접속전극을 포함하는 제1전자부품; 상기 관통부의 적어도 일부를 채우며, 상기 제1전자부품의 적어도 일부를 덮는 절연재; 및 상기 절연재의 상면 상에 배치되며, 상기 제1배선층 및 상기 접속전극의 적어도 일부를 전기적으로 연결하는 제1금속층; 을 포함하며, 상기 제1배선층의 두께는 상기 제1금속층의 두께보다 두꺼운 것일 수도 있다.
본 개시의 여러 효과 중 일 효과로서 전자부품의 내장에도 불구하고 박형화가 가능한 전자부품 내장기판을 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 전자부품 내장기판의 일례를 개략적으로 나타낸 단면도다.
도 4은 도 3의 전자부품 내장기판의 변형 예를 개략적으로 나타낸 단면도다.
도 5 내지 도 7은 도 3의 전자부품 내장기판의 제조 일례를 개략적으로 나타낸 공정도다.
도 8은 전자부품 내장기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 9는 도 8의 전자부품 내장기판의 변형 예를 개략적으로 나타낸 단면도다.
도 10은 전자부품 내장기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 11은 도 10의 전자부품 내장기판의 변형 예를 개략적으로 나타낸 단면도다.
도 12는 전자부품 내장기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 13은 도 12의 전자부품 내장기판의 변형 예를 개략적으로 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 전자부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 전자부품이 포함될 수 있음은 물론이다. 또한, 이들 전자부품(1020)이 서로 조합될 수 있음은 물론이다. 칩 관련부품(1020)은 상술한 칩이나 전자부품을 포함하는 패키지 형태일 수도 있다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 전자부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함된다. 다만, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 칩 부품 형태의 수동소자 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 전자부품(1020) 및/또는 네트워크 관련 전자부품(1030)과 서로 조합될 수도 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품을 포함할 수 있다. 다른 전자부품의 예를 들면, 카메라 모듈(1050), 안테나 모듈(1060), 디스플레이(1070), 배터리(1080) 등이 있다. 다만, 이에 한정되는 것은 아니고, 오디오 코덱, 비디오 코덱, 전력 증폭기, 나침반, 가속도계, 자이로스코프, 스피커, 대량 저장 장치(예컨대, 하드디스크 드라이브), CD(compact disk), DVD(digital versatile disk) 등일 수도 있다. 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 전자부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 전자기기는, 예를 들면, 스마트폰(1100)일 수 있다. 스마트폰(1100)의 내부에는 메인보드(1110)가 수용되어 있으며, 이러한 메인보드(1110)에는 다양한 전자부품(1120)들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라 모듈(1130) 및/또는 스피커(1140)와 같이 메인보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품이 내부에 수용되어 있다. 전자부품(1120) 중 일부는 상술한 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 반도체 패키지(1121)는 전자부품 내장기판 형태의 패키지 기판 상에 반도체칩이나 수동부품이 표면 실장 된 형태일 수 있으나, 이에 한정되는 것은 아니다. 한편, 전자기기는 반드시 스마트폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
전자부품 내장기판
도 3은 전자부품 내장기판의 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 일례에 따른 일례에 따른 전자부품 내장기판(100A)은 관통부(110H)를 갖는 코어기판(110), 관통부(110H)에 배치된 전자부품(120A), 및 관통부(110H)의 적어도 일부를 채우며 전자부품(120A)의 적어도 일부를 덮는 절연재(130)를 포함한다. 필요에 따라서, 코어기판(110)과 전자부품(120A)과 절연재(130)의 상측에 배치된 제1패시베이션층(140), 및 코어기판(110)과 전자부품(120A)과 절연재(130)의 하측에 배치된 제2패시베이션층(150)을 더 포함할 수 있다. 일례에서는, 전자부품(120A)이 바디(121a) 및 바디(121a)의 상면 및 하면에 각각 배치되어 서로 물리적으로 이격된 제1 및 제2접속전극(122a, 123a)를 포함한다.
코어기판(110)은 절연층(111a, 112b, 112c), 절연층(111a, 111b, 111c)의 상면 상에 배치된 제1패턴층(112a), 및 절연층(111a, 111b, 111c)의 하면 상에 배치된 제2패턴층(112b)을 포함한다. 절연재(130)의 상면 상에는 제1금속층(115a)이 배치된다. 제1금속층(115a)은 제1패턴층(112a) 및 제1접속전극(122a)과 각각 물리적으로 접하며, 이들을 전기적으로 연결한다. 절연재(130)의 하면 상에는 제2금속층(115b)이 배치된다. 제2금속층(115b)은 제2패턴층(112b) 및 제2접속전극(123a)과 각각 물리적으로 접하며, 이들을 전기적으로 연결한다.
이와 같이, 일례에 따른 전자부품 내장기판(100A)은 전자부품(120A)의 제1 및 제2접속전극(122a, 123a)이 별도의 비아 없이 각각 제1 및 제2금속층(115a, 115b)과 직접 물리적으로 접한다. 또한, 제1 및 제2금속층(115a, 115b)은 각각 코어기판(110)의 제1 및 제2패턴층(112a, 112b)과 직접 물리적으로 접한다. 코어기판(110)의 제1 및 제2배선층(112A, 112B)은 각각 제1 및 제2패턴층(112a, 112b)이 제1 및 제2금속층(115a, 115b)과 함께 패턴화 된 층일 수 있다. 예컨대, 제1배선층(112A)은 제1패턴층(112a) 및 제1패턴층(112a)의 상면 상에 배치된 제1금속층(115a)의 적어도 일부를 포함하는 패턴화된 층일 수 있고, 제2배선층(112B)은 제2패턴층(112b) 및 제2패턴층(112b)의 하면 상에 배치된 제2금속층(115b)의 적어도 일부를 포함하는 패턴화된 층일 수 있다. 결과적으로, 전자부품(120A)의 제1 및 제2접속전극(122a, 123a)과 코어기판(110)의 제1 및 제2배선층(112A, 112B) 사이에 비아 없이 제1 및 제2금속층(115a, 115b)을 통하여 전기적 연결 경로가 제공될 수 있다. 따라서, 전자부품(120A)이 내장되어 있음에도, 그 이상의 추가적인 두께가 거의 불필요하게 되어, 전자부품 내장기판(100A)의 전체 두께를 감소시킬 수 있다.
한편, 절연재(130)의 상면, 제1접속전극(122a)의 상면, 및 제1패턴층(112a)의 상면은 서로 코플래너(coplanar)할 수 있다. 제1금속층(115a)은 이러한 코플래너한 절연재(130)의 상면, 제1접속전극(122a)의 상면, 및 제1패턴층(112a)의 상면 상에 수평 방향으로 배치되어, 이들과 각각 물리적으로 접할 수 있다. 또한, 절연재(130)의 하면, 제2접속전극(123a)의 하면, 및 제2패턴층(112b)의 하면은 서로 코플래너할 수 있다. 제2금속층(115b)은 이러한 코플래너한 절연재(130)의 하면, 제2접속전극(123a)의 하면, 및 제2패턴층(112b)의 하면 상에 수평 방향으로 배치되어, 이들과 각각 물리적으로 접할 수 있다. 이와 같이, 코플래너한 면을 상하로 형성한 후, 각각에 제1 및 제2금속층(115a, 115b)을 형성하여 전기적 연결 경로를 제공할 수 있다. 이 경우, 박형화에 보다 효과적이며, 안정적으로 제1 및 제2금속층(115a, 115b)을 형성할 수 있고, 제1 및 제2금속층(115a, 115b) 각각의 적어도 일부를 포함하는 제1 및 제2배선층(112A, 112B)의 미세 회로화가 용이할 수 있다. 한편, 본 개시에 있어서 코플래너 하다는 것은 완전히 동일 평면에 있는 경우뿐만 아니라, 실질적으로 동일 평면에 있는 경우를 포함하는 개념이다.
한편, 코어기판(110)은 제1배선층(112A)과 연결된 제1배선비아(113a) 및 제2배선층(112B)과 연결된 제2배선비아(113b)를 포함한다. 제1배선비아(113a)는 제1패턴층(112a)을 관통하며 절연층(111a, 111b, 111c)의 적어도 일부(111a)를 더 관통하는 제1비아홀(113av)이 제1금속층(115a)으로 채워진 비아일 수 있다. 예컨대, 제1배선비아(113a)는 제1패턴층(112a)을 관통하며 절연층(111a, 111b, 111c)의 적어도 일부(111a)를 관통할 수 있다. 제2배선비아(113b)는 제2패턴층(112b)을 관통하며 절연층(111a, 111b, 111c)의 적어도 다른 일부(111b)를 더 관통하는 제2비아홀(113bv)이 제2금속층(115b)으로 채워진 비아일 수 있다. 예컨대, 제2배선비아(113b)는 제2패턴층(112B)을 관통하며 절연층(111a, 111b, 111c)의 적어도 다른 일부(111b)를 관통할 수 있다. 이와 같이, 제1 및 제2배선비아(113a, 113b)가 제1 및 제2패턴층(112a, 112b)를 관통하여 형성되는 경우, 제1 및 제2배선비아(113a, 113b)와 제1 및 제2패턴층(112a, 112b) 사이의 금속간 연결을 통하여, 제1 및 제2배선비아(113a, 113b)의 접속 신뢰성이 개선될 수 있다.
이하에서는 도면을 참조하여 일례에 따른 전자부품 내장기판(100A)의 구성요소에 대하여 보다 자세히 설명한다.
코어기판(110)은 제1 내지 제3절연층(111a, 112b, 112c), 제1절연층(111a)의 상면 상에 배치된 제1배선층(112A), 및 제2절연층(111b)의 하면 상에 배치된 제2배선층(112B)을 포함한다. 일례에서는 코어기판(100)이 제1 내지 제3절연층(111a, 111b, 112c)의 내부에 매립된 제3 및 제4배선층(112c, 112d)을 더 포함한다. 제3 및 제4배선층(112c, 112d)은 각각 제3절연층(111c)의 상면 및 하면 상에 배치된다. 일례에서는 제1 내지 제3절연층(111a, 111b, 111c) 각각에 제1 내지 제3배선비아(113a, 113b, 113c)가 형성된다. 제1 내지 제3배선비아(113a, 113b, 113c)는 제1 내지 제3절연층(111a, 111b, 111c)을 각각 관통하며, 서로 다른 층에 배치된 제1 내지 제4배선층(112A, 112B, 112c, 112d)을 서로 전기적으로 연결한다. 필요에 따라서는, 코어기판(110)의 상측 및/또는 하측에 추가적으로 빌드업층과 배선층과 배선비아가 더 형성될 수도 있다.
제1 내지 제3절연층(111a, 111b, 111c)의 재료로는 절연물질이 사용될 수 있으며, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들과 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 및/또는 무기필러와 같은 보강재를 포함하는 재료, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), 동박적층판(CCL: Copper Clad Laminate), 또는 언클레드 동박적층판(Unclad CCL) 등이 사용될 수 있다. 제한되지 않는 일례로서, 제1 및 제2절연층(111a, 111b)의 재료로는 프리프레그가 사용될 수 있고, 제3절연층(111c)의 재료로는 동박적층판(CCL)이 사용될 수 있다. 필요에 따라서는, 제3절연층(111c)의 재료로 메탈판(metal plate)나 유리판(glass plate)이 사용될 수도 있고, 세라믹 판(Ceramic plate)이 사용될 수도 있다. 또한, 제3절연층(111c)의 재료로 LCP(Liquid Crystal Polymer)가 사용될 수도 있다. 필요에 따라서는, 제1 및 제2절연층(111a, 111b)의 재료로 PID(Photo Image-able Dielectric)가 사용될 수도 있다.
제1 내지 제3절연층(111a, 111b, 111c)은 서로 동일한 재료를 포함할 수 있으며, 이 경우 공정에 따라서는 서로 경계가 불분명할 수 있다. 예컨대, 하나의 절연층으로 취급될 수 있다. 다만, 이에 한정되는 것은 아니며, 서로 다른 재료를 포함하는 경우뿐만 아니라, 서로 동일한 재료를 포함하는 경우에도 서로 경계가 존재할 수도 있다. 예컨대, 복수의 절연층으로 취급될 수도 있다. 필요에 따라서는, 제3절연층(111c)이 코어층으로 배치되고, 제1 및 제2절연층(111a, 111b)이 빌드업층으로 배치됨으로써, 제3절연층(111c)의 두께가 제1 및 제2절연층(111a, 111b) 각각의 두께보다 두꺼울 수 있다.
제1 내지 제4배선층(112A, 112B, 112c, 112d)의 재료로는 금속물질이 사용될 수 있으며, 이때 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등이 사용될 수 있다. 제1 내지 제4배선층(112A, 112B, 112c, 112d)은 각각 AP(Additive Process), SAP(Semi Additive Process), MSAP(Modified Semi Additive Process), TT(Tenting) 등의 도금 공정으로 형성될 수 있으며, 그 결과 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 제1 내지 제4배선층(112A, 112B, 112c, 112d)은 각각 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 필요에 따라서, 그라운드(GND) 패턴과 파워(PWR) 패턴은 서로 동일한 패턴일 수도 있다. 이들 패턴은 각각 라인(line) 패턴, 플레인(Plane) 패턴 및/또는 패드(Pad) 패턴을 포함할 수 있다.
제1배선층(112A)은 제1패턴층(112a) 및 제1패턴층(112a)의 상면 상에 배치된 제1금속층(115a)의 적어도 일부를 포함하는 패턴화된 층일 수 있다. 즉, 제1배선층(112A)은 후술하는 공정에서와 같이 제1패턴층(112a)과 제1금속층(115a)이 적층된 상태로 함께 패턴화된 것일 수 있다. 이때, 제1패턴층(112a)은 한 층의 금속박일 수 있다. 또한, 제1금속층(115a)은 제1-1금속층(115a1) 및 제1-1금속층(115a1) 상에 배치되며 제1-1금속층(115a1)보다 두꺼운 제1-2금속층(115a2)을 포함할 수 있다. 여기서, 제1-1금속층(115a1)은 무전해 도금층인 시드층일 수 있고, 제1-2금속층(115a2)은 이러한 시드층을 기초로 형성되는 전해 도금층일 수 있다. 따라서, 제1금속층(115a)의 층의 수는 제1패턴층(112a)의 층의 수보다 많을 수 있다. 한편, 제1금속층(115a)의 두께는 제1패턴층(112a)의 두께보다 두꺼울 수 있다. 또한, 제1-2금속층(115a2)의 두께는 제1패턴층(112a)의 두께보다 두꺼울 수 있다. 다만, 이에 한정되는 것은 아니다. 필요에 따라서는, 제1패턴층(112a)도 무전해 도금층인 시드층 및 전해 도금층을 포함하는 복수의 층일 수 있다.
제2배선층(112B)은 제2패턴층(112b) 및 제2패턴층(112b)의 하면 상에 배치된 제2금속층(115b)의 적어도 일부를 포함하는 패턴화된 층일 수 있다. 즉, 제2배선층(112B)은 후술하는 공정에서와 같이 제2패턴층(112b)과 제2금속층(115b)이 적층된 상태로 함께 패턴화된 것일 수 있다. 이때, 제2패턴층(112b)은 제1패턴층(112a)과 유사하게 한 층의 금속박일 수 있다. 또한, 제2금속층(115b)은 제1금속층(115a)과 유사하게 제2-1금속층 및 제2-1금속층 상에 배치되며 제2-1금속층보다 두꺼운 제2-2금속층을 포함할 수 있다. 마찬가지로, 제2-1금속층은 무전해 도금층인 시드층일 수 있고, 제2-2금속층은 이러한 시드층을 기초로 형성되는 전해 도금층일 수 있다. 따라서, 제2금속층(115b)의 층의 수는 제2패턴층(112b)의 층의 수보다 많을 수 있다. 한편, 제2금속층(115b)의 두께는 제2패턴층(112b)의 두께보다 두꺼울 수 있다. 또한, 제2-2금속층의 두께는 제2패턴층(112b)의 두께보다 두꺼울 수 있다. 다만, 이에 한정되는 것은 아니다. 필요에 따라서는, 제2패턴층(112b)도 무전해 도금층인 시드층 및 전해 도금층을 포함하는 복수의 층일 수 있다.
제1배선층(112A)은 제1패턴층(112a) 및 제1패턴층(112a)의 상면 상에 배치된 제1금속층(115a)의 적어도 일부를 포함하는 패턴화된 층일 수 있는바, 그 두께가 제3 및 제4배선층(112c, 112d) 각각의 두께보다 두꺼울 수 있다. 유사하게, 제2배선층(112B)은 제2패턴층(112b) 및 제2패턴층(112B)의 하면 상에 배치된 제2금속층(115b)의 적어도 일부를 포함하는 패턴화된 층일 수 있는바, 그 두께가 제3 및 제4배선층(112c, 112d) 각각의 두께보다 두꺼울 수 있다. 제1 및 제2배선층(112A, 112b)의 두께는 서로 실질적으로 동일할 수 있으나, 이에 한정되는 것은 아니다.
제1 내지 제3배선비아(113a, 113b, 113c)의 재료로도 금속물질이 사용될 수 있으며, 이때 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등이 사용될 수 있다. 제1 내지 제3배선비아(113a, 113b, 113c)도 각각 AP, SAP, MSAP, TT 등의 도금 공정으로 형성될 수 있으며, 그 결과 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 제1 내지 제3배선비아(113a, 113b, 113c)는 각각 금속물질로 완전히 충전될 수 있으며, 또는 금속물질이 비아홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 모래시계 형상, 원통 형상, 테이퍼 형상 등 공지된 모든 형상이 적용될 수 있다. 예컨대, 제3배선비아(113c)는 모래시계 형상을 가질 수 있고, 제1 및 제2배선비아(113a, 113b)는 서로 반대 방향의 테이퍼 형상을 가질 수 있다. 제1 내지 제3배선비아(113a, 113b, 113c) 역시 각각 해당 층의 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 제1 내지 제3배선비아(113a, 113b, 113c)는 각각 신호 연결을 위한 배선비아, 그라운드 연결을 위한 배선비아, 파워 연결을 위한 배선비아 등을 포함할 수 있다. 그라운드 연결을 위한 배선비아와 파워 연결을 위한 배선비아는 동일한 배선비아일 수도 있다.
제1배선비아(113a)는 제1패턴층(112a)을 관통하며 제1절연층(111a)을 더 관통하는 제1비아홀(113av)이 제1금속층(115a)으로 채워진 비아일 수 있다. 예컨대, 제1배선비아(113a)는 후술하는 공정에서와 같이 제1패턴층(112a)과 제1절연층(111a)을 관통하는 제1비아홀(113av)을 형성한 후, 제1금속층(115a)을 형성할 때, 제1금속층(115a)에 의하여 채워짐으로써 형성된 것일 수 있다. 따라서, 제1배선비아(113a)는 제1패턴층(112a) 및 제1절연층(111a)을 관통할 수 있다. 이때, 제1배선비아(113a)는 제1-1금속비아층(115av1) 및 제1-1금속비아층(115av1) 상에 배치되며 제1-1금속비아층(115av1)보다 두꺼운 제1-2금속비아층(115av2)을 포함할 수 있다. 여기서, 제1-1금속비아층(115av1)은 무전해 도금층인 시드층일 수 있고, 제1-2금속비아층(115av2)은 이러한 시드층을 기초로 형성되는 전해 도금층일 수 있다. 제1-1금속비아층(115av1)은 제1-1금속층(115a1)이 연장된 것일 수 있고, 제1-2금속비아층(115av2)은 제1-2금속층(115a2)이 연장된 것일 수 있다.
제2배선비아(113b)는 제2패턴층(112b)을 관통하며 제2절연층(111b)을 더 관통하는 제2비아홀(113bv)이 제2금속층(115b)으로 채워진 비아일 수 있다. 예컨대, 제2배선비아(113b)는 후술하는 공정에서와 같이 제2패턴층(112b)과 제2절연층(111b)을 관통하는 제2비아홀(113bv)을 형성한 후, 제2금속층(115b)을 형성할 때, 제2금속층(115b)에 의하여 채워짐으로써 형성된 것일 수 있다. 따라서, 제1배선비아(113b)는 제2패턴층(112b) 및 제2절연층(111b)을 관통할 수 있다. 이때, 제2배선비아(113b)는 제1배선비아(113a)와 유사하게 제2-1금속비아층 및 제2-1금속비아층 상에 배치되며 제2-1금속비아층보다 두꺼운 제2-2금속비아층을 포함할 수 있다. 마찬가지로, 제2-1금속비아층은 무전해 도금층인 시드층일 수 있고, 제2-2금속비아층은 이러한 시드층을 기초로 형성되는 전해 도금층일 수 있다. 제2-1금속비아층은 제2-1금속층이 연장된 것일 수 있고, 제2-2금속비아층은 제2-2금속층이 연장된 것일 수 있다.
제1 및 제2금속층(115a, 115b)은 비아 없이 전자부품(120A)의 제1 및 제2접속전극(122a, 122b)을 제1 및 제2배선층(112A, 112B)과 전기적으로 연결하기 위한 구성이다. 제1 및 제2금속층(115a, 115b) 각각의 적어도 일부는 상술한 바와 같이 제1 및 제2배선층(112A, 112B)의 일부가 될 수 있다. 제1 및 제2금속층(115a, 115b) 각각의 적어도 다른 일부는 상술한 바와 같이 제1 및 제2배선비아(113a, 113b)의 일부가 될 수 있다. 제1 및 제2금속층(115a, 115b)의 재료로도 금속물질이 사용될 수 있으며, 이때 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등이 사용될 수 있다. 제1 및 제2금속층(115a, 115b)도 각각 AP, SAP, MSAP, TT 등의 도금 공정으로 형성될 수 있으며, 그 결과 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다.
전자부품(120A)은 바디(121a), 바디(121a)의 상면 상에 배치된 제1접속전극(122a), 및 바디(121a)의 하면 상에 배치된 제2접속전극(123a)을 포함한다. 바디(121a)는 AIN(Aluminium nitride), Ta2O5(tantalumoxide), Al2O3(alumina), HfO2(hafnium oxide), SHS(SiO2/HfO2/SiO2), AHA(Al2O3/HfO2/Al2O3) 등의 공지의 유전물질을 포함하는 유전층일 수 있다. 제1 및 제2접속전극(122a, 123a)은 각각 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금과 같은 공지의 금속물질을 포함하는 금속층일 수 있다. 즉, 일례에 따른 전자부품(120A)은 MIM(Metal-Insulator-Metal) 캐패시터일 수 있다. 다만, 이에 한정되는 것은 아니며, 필요에 따라서는 전자부품(120A)으로 접속전극을 갖는 다이가 배치될 수도 있으며, 이 경우 다이에 따라서 상측 및 하측 중 어느 하나에만 상술한 금속층을 이용하는 전기적 연결 경로가 설계될 수 있다.
절연재(130)는 전자부품(120A)의 적어도 일부를 매립함으로써, 전자부품(120A)을 고정시킬 수 있다. 또한, 관통부(110H) 내에 절연영역을 제공할 수 있다. 절연재(130)의 재료로는 절연물질이 사용될 수 있으며, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들과 함께 유리섬유 및/또는 무기필러와 같은 보강재를 포함하는 재료, 예를 들면, 프리프레그, ABF 등이 사용될 수 있다. 필요에 따라서는, PIE(Photo Image-able Encapsulant)가 사용될 수도 있다. 한편, 절연재(130)는 복수의 층으로 구성될 수도 있으며, 이 경우 서로 동일한 재료를 포함할 수 있고, 또는 서로 다른 재료를 포함할 수도 있으며, 서로 경계가 분명할 수 있고, 불분명할 수도 있다.
제1 및 제2패시베이션층(140, 150)은 일례에 따른 전자부품 내장기판(100A)의 내부 구성을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제1 및 제2패시베이션층(140, 150)은 열경화성 수지를 포함할 수 있다. 예컨대, 제1 및 제2패시베이션층(140, 150)은 ABF일 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 및 제2패시베이션층(140, 150) 각각 공지의 SR(Solder Resist)층일 수도 있다. 또한, 필요에 따라서는 PID를 포함할 수도 있다. 제1패시베이션층(140)은 제1절연층(111a)의 상면 및 절연재(130)의 상면 상에 배치되어 제1배선층(112A) 및 제1금속층(115a)을 덮을 수 있다. 제2패시베이션층(150)은 제2절연층(111b)의 하면 및 절연재(130)의 하면 상에 배치되어 제2배선층(112B) 및 제2금속층(115b)을 덮을 수 있다. 제1 및 제2패시베이션층(140, 150)은 각각 복수의 제1 및 제2개구(140h, 150h)를 가질 수 있으며, 복수의 제1 및 제2개구(140h, 150h)는 제1 및 제2배선층(112A, 112B) 각각의 적어도 일부를 노출시킬 수 있다. 필요에 따라서는, 복수의 제1 및 제2개구(140h, 150h) 각각의 개구는 복수의 비아홀로 구성될 수 있다.
제1배선층(112A)의 노출된 상면 상에는 솔더와 같은 전기연결금속과의 접속 신뢰성의 개선을 목적으로 표면처리층(112AP)이 배치될 수 있다. 표면처리층(112AP)은 금속물질을 포함할 수 있다. 예를 들어, 표면처리층(112AP)은 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다. 유사하게, 제2배선층(112B)의 노출된 하면 상에도 표면처리층이 배치될 수 있으며, 자세한 내용은 상술한 바와 같다. 필요에 따라서는, 신뢰성 개선을 위하여 표면처리층 대신 각각의 개구 상에 언더범프금속(UBM: Under Bump Metal)이 배치될 수도 있다.
한편, 일례에 따른 전자부품 내장기판(100A)은 반도체칩 등의 전자부품이 표면실장 되는 패키지 기판, 예컨대 BGA(Ball Grid Array) 기판으로 이용될 수 있으며, 배선 설계에 따라서 인터포저로 이용될 수도 있으나, 이에 한정되는 것은 아니다.
도 4은 도 3의 전자부품 내장기판의 변형 예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 변형 예에 따른 전자부품 내장기판(100B)은 제1패시베이션층(140)의 상면 상에 배치된 제2전자부품(160), 제1패시베이션층(140)의 복수의 제1개구(140h) 상에 각각 배치되며 제2전자부품(160) 및 노출된 제1배선층(112A)을 각각 서로 전기적으로 연결하는 복수의 전기연결금속(170), 및 제1패시베이션층(140)의 상면 상에 배치되며 제2전자부품(160)의 적어도 일부를 덮는 몰딩재(180)를 더 포함한다. 그 외에 다른 구성은 상술한 일례에 따른 전자부품 내장기판(100A)에서와 동일한바, 이하에서는 추가된 구성에 대해서만 설명한다.
제2전자부품(160)은 공지의 능동부품 또는 수동부품일 수 있다. 제2전자부품(160)은 복수 개일 수도 있으며, 이 경우 서로 동일한 종류의 부품일 수 있고, 서로 다른 종류의 부품일 수도 있다. 능동부품으로는 다양한 종류의 집적회로 다이를 그 예로 들 수 있다. 수동부품으로는 다양한 종류의 칩 타입의 인덕터, 칩 타입의 캐패시터, 칩 타입의 비즈 등을 그 예로 들 수 있다. 제2전자부품(160)은 전기연결금속(170)을 통하여 제1배선층(112A)과 전기적으로 연결되며, 제1금속층(115a)을 통하여 제1전자부품(120A)의 제1접속전극(122a)과 전기적으로 연결될 수 있다. 경우에 따라서는, 코어기판(110) 내의 전기적 경로를 통하여 제2배선층(112B)과 전기적으로 연결될 수도 있고, 이 경우 제2금속층(115b)을 통하여 제1전자부품(120A)의 제2접속전극(123a)과 전기적으로 연결될 수도 있다.
전기연결금속(170)은 제2전자부품(160)의 표면 실장을 위한 구성일 수 있다. 전기연결금속(170)은 구리(Cu)보다 융점이 낮은 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 예를 들면, 전기연결금속(170)은 솔더(solder)로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결금속(170)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(170)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 기둥(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결금속(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 설계 사항에 따라 충분히 변형이 가능하다.
몰딩재(180)는 제2전자부품(160)을 보호할 수 있으며, 제2전자부품(120A)을 고정시킬 수 있다. 몰딩재(180)의 재료로는 절연물질이 사용될 수 있으며, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들과 함께 유리섬유 및/또는 무기필러와 같은 보강재를 포함하는 재료, 예를 들면, 프리프레그, ABF 등이 사용될 수 있다. 필요에 따라서는, EMC(Epoxy Molding Compound)가 사용될 수도 있다.
도 5 내지 도 7은 도 3의 전자부품 내장기판의 제조 일례를 개략적으로 나타낸 공정도다.
도 5를 참조하면, 먼저, 코어기판(110)의 전구체(110')를 준비한다. 전구체(110')는 동박적층판(CCL)등을 이용하여 제3절연층(111c)에 제3 및 제4배선층(112c, 112d)과 제3배선비아(113c)를 형성하고, 제3절연층(111c)의 상면 및 하면 상에 각각 동박이 형성된 프리프레그 등을 적층하여 제1 및 제2절연층(111a, 111b) 및 제1 및 제2금속박(112a', 112b')을 형성하는 방법으로 준비할 수 있다. 다음으로, 제1 및 제2금속박(112a', 112b')의 적어도 일부를 에칭 등으로 제거한다. 다음으로, 제1 및 제2금속박(112a', 112b')이 제거된 일부 영역에 레이저 드릴 및/또는 기계적 드릴 등을 이용하여 제1 내지 제3절연층(111a, 111b, 111c)을 관통하는 관통부(110H)를 형성한다. 필요에 따라, 관통부(110H)에 디스미어 처리 등을 수행한다.
도 6을 참조하면, 다음으로, 전자부품(120A)을 관통부(110H)에 배치하고, 절연재(130)로 덮는다. 예컨대, 테이프 등을 이용하여 관통부(110H)의 하측을 막고, 테이프에 전자부품(120A)을 부착하여 관통부(110H)에 전자부품(120A)을 배치하고, 절연재(130)로 테이프의 상측을 덮어 전자부품(120A)을 매립한 후, 테이프를 제거하고, 절연재(130)로 전자부품(120A)의 타측을 덮을 수 있다. 다음으로, 평탄화 공정, 예컨대 그라인딩(grinding) 공정 등을 이용하여 전자부품(120A)의 제1 및 제2접속전극(122a, 123a)과 제1 및 제2금속박(112a', 112b')을 노출시킨다. 이 과정에서, 상술한 코플래너한 면이 제공될 수 있다. 다음으로, 레이저 드릴 및/또는 기계적 드릴 등을 이용하여 제1 및 제2금속박(112a', 112b')이 제거된 다른 일부 영역에 제1 및 제2비아홀(113av, 113bv)을 형성한다. 결과적으로, 제1 및 제2비아홀(113av, 113bv)은 각각 제1 및 제2금속박(112a', 112b')을 관통하며, 각각 제1 및 제2절연층(111a, 111b)을 관통한다. 필요에 따라서는, 제1 및 제2비아홀(113av, 113bv)에 디스미어 처리 등을 수행한다.
도 7을 참조하면, 다음으로, 그라인딩 처리로 제공되는 평탄한 면 상에 도금 공정으로 제1 및 제2금속층(115a, 115b)을 형성한다. 이때, 제1 및 제2금속층(115a, 115b)이 제1 및 제2비아홀(113av, 113bv)을 채움으로써 제1 및 제2배선비아(113a, 113b)가 형성된다. 다음으로, 제1 및 제2금속박(112a', 112b') 및 제1 및 제2금속박(112a', 112b') 상에 형성된 제1 및 제2금속층(115a, 115b)을 함께 패턴화 함으로써, 각각 제1 및 제2패턴층(112a, 112b) 및 제1 및 제2패턴층(112a, 112b) 상에 배치된 제1 및 제2금속층(115a, 115b)을 포함하는 제1 및 제2배선층(112A, 112B)을 형성한다. 다음으로, 제1 및 제2패시베이션층(140, 150)을 적층하고, 필요한 위치에 제1 및 제2개구(140h, 150h)를 형성한다. 일련의 과정을 통하여, 상술한 일례에 따른 전자부품 내장기판(100A)이 제조될 수 있다.
도 8은 전자부품 내장기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 9는 도 8의 전자부품 내장기판의 변형 예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 전자부품 내장기판(100C) 및 그 변형 예에 따른 전자부품 내장기판(100D)은 일례에 따른 전자부품 내장기판(100A) 및 그 변형 예에 따른 전자부품 내장기판(100B) 대비 코어기판(110)이 보다 간소화 된다. 예컨대, 코어기판(110)이 절연층(111), 절연층(111)의 상면 상에 배치된 제1배선층(112A), 절연층(111)의 하면 상에 배치된 제2배선층(112B), 및 제1 및 제2배선층(112A, 112B)을 전기적으로 연결하는 배선비아(113)를 포함한다. 이 경우에도, 제1 및 제2배선층(112A, 112B)은 각각 제1 및 제2패턴층(112a, 112b)이 제1 및 제2금속층(115a, 115b)과 함께 패턴화 된 층일 수 있다. 또한, 배선비아(113)는 제1 및 제2패턴층(112a, 112b)을 관통하며 절연층(111)을 더 관통하는 비아홀(113v)이 제1 및 제2금속층(115a, 115b)으로 채워진 비아일 수 있다. 예컨대, 배선비아(113)는 제1 및 제2패턴층(112a, 112b) 및 절연층(111)을 관통할 수 있다. 한편, 배선비아(113)는 제1금속비아층(115v1) 및 제1금속비아층(115v1) 상에 배치되며 제1금속비아층(115v1)보다 두꺼운 제2금속비아층(115v2)을 포함할 수 있다. 이때, 제1금속비아층(115v1)은 제1-1금속층(115a1) 및 제2-1금속층으로부터 연장된 것일 수 있으며, 따라서 제1-1금속층(115a1) 및 제2-1금속층은 제1금속비아층(115v1)을 통하여 연결될 수 있다. 또한, 제2금속비아층(115v2)은 제1-2금속층(115a2) 및 제2-2금속층으로부터 연장된 것일 수 있으며, 따라서 제1-2금속층(115a2) 및 제2-2금속층은 제1-2금속비아층(115v2)을 통하여 연결될 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 10은 전자부품 내장기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 11은 도 10의 전자부품 내장기판의 변형 예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 전자부품 내장기판(100E) 및 그 변형 예에 따른 전자부품 내장기판(100F)은 일례에 따른 전자부품 내장기판(100A) 및 그 변형 예에 따른 전자부품 내장기판(100B) 대비 전자부품(120B)이 다른 형태를 가진다. 예컨대, 전자부품(120B)은 바디(121b), 바디(121b)의 제1측면 상에 배치된 제1접속전극(122b), 및 바디(121b)의 제1측면의 반대측인 제2측면 상에 배치된 제2접속전극(123b)을 포함한다. 제1접속전극(122b)은 바디(121b)의 상면 및 하면, 그리고 바디(121b)의 제1 및 제2측면 사이에 배치되는 제3 및 제4측면으로 각각 적어도 일부가 연장 배치될 수 있다. 제1접속전극(122b)도 바디(121b)의 상면 및 하면, 그리고 바디(121b)의 제1 및 제2측면 사이에 배치되는 제3 및 제4측면으로 각각 적어도 일부가 연장 배치될 수 있다. 제1금속층(115a)은 제1패턴층(112a), 제1접속전극(122b)의 상측의 적어도 일부, 및 제2접속전극(123b)의 상측의 적어도 일부와 각각 물리적으로 접하여, 제1패턴층(112a)을 제1 및 제2접속전극(122b, 123b)과 각각 전기적으로 연결한다. 제2금속층(115b)은 제2패턴층(112b), 제1접속전극(122b)의 하측의 적어도 일부, 및 제2접속전극(123b)의 하측의 적어도 일부와 각각 물리적으로 접하여, 제2패턴층(112b)을 제1 및 제2접속전극(122b, 123b)과 각각 전기적으로 연결한다. 바디(121b)는 유전층과 내부전극층이 교대로 적층된 것일 수 있다. 유전층은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으나, 이에 한정되는 것은 아니다. 내부전극층은 도전성 금속, 예컨대, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으나, 이에 한정되는 것은 아니다. 즉, 다른 일례에 따른 전자부품(120B)은 MLCC(Multi-Layer Ceramic Capacitor) 또는 LICC(Low Inductance Chip Capacitor)일 수 있다. 다만, 이에 한정되는 것은 아니다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 12는 전자부품 내장기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 13은 도 12의 전자부품 내장기판의 변형 예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 전자부품 내장기판(100G) 및 그 변형 예에 따른 전자부품 내장기판(100H)은 다른 일례에 따른 전자부품 내장기판(100E) 및 그 변형 예에 따른 전자부품 내장기판(100F) 대비 코어기판(110)이 보다 간소화 된다. 예컨대, 코어기판(110)이 절연층(111), 절연층(111)의 상면 상에 배치된 제1배선층(112A), 절연층(111)의 하면 상에 배치된 제2배선층(112B), 및 제1 및 제2배선층(112A, 112B)을 전기적으로 연결하는 배선비아(113)를 포함한다. 이 경우에도, 제1 및 제2배선층(112A, 112B)은 각각 제1 및 제2패턴층(112a, 112b)이 제1 및 제2금속층(115a, 115b)과 함께 패턴화 된 층일 수 있다. 또한, 배선비아(113)는 제1 및 제2패턴층(112a, 112b)을 관통하며 절연층(111)을 더 관통하는 비아홀(113v)이 제1 및 제2금속층(115a, 115b)으로 채워진 비아일 수 있다. 예컨대, 배선비아(113)는 제1 및 제2패턴층(112a, 112b) 및 절연층(111)을 관통할 수 있다. 한편, 배선비아(113)는 제1금속비아층(115v1) 및 제1금속비아층(115v1) 상에 배치되며 제1금속비아층(115v1)보다 두꺼운 제2금속비아층(115v2)을 포함할 수 있다. 이때, 제1금속비아층(115v1)은 제1-1금속층(115a1) 및 제2-1금속층으로부터 연장된 것일 수 있으며, 따라서 제1-1금속층(115a1) 및 제2-1금속층은 제1금속비아층(115v1)을 통하여 연결될 수 있다. 또한, 제2금속비아층(115v2)은 제1-2금속층(115a2) 및 제2-2금속층으로부터 연장된 것일 수 있으며, 따라서 제1-2금속층(115a2) 및 제2-2금속층은 제1-2금속비아층(115v2)을 통하여 연결될 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 아래쪽 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향을 의미하는 것으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이며, 상/하의 개념은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 절연층 및 상기 절연층의 상면 상에 배치된 제1배선층을 포함하며, 상기 절연층을 관통하는 관통부를 갖는 코어기판;
    상기 관통부에 배치되며, 접속전극을 포함하는 제1전자부품;
    상기 관통부의 적어도 일부를 채우며, 상기 제1전자부품의 적어도 일부를 덮는 절연재; 및
    상기 절연재의 상면 상에 배치되며, 적어도 일부가 상기 제1배선층에 포함되며, 상기 접속전극의 적어도 일부와 물리적으로 접하는 제1금속층; 을 포함하는,
    전자부품 내장기판.
  2. 제 1 항에 있어서,
    상기 제1배선층은 상기 절연층의 상면 상에 배치된 제1패턴층 및 상기 제1패턴층의 상면 상에 배치된 상기 제1금속층의 적어도 일부를 포함하는,
    전자부품 내장기판.
  3. 제 2 항에 있어서,
    상기 코어기판은 상기 제1배선층과 연결된 제1배선비아를 더 포함하며,
    상기 제1배선비아는 상기 제1패턴층을 관통하며 상기 절연층의 적어도 일부를 관통하는,
    전자부품 내장기판.
  4. 제 2 항에 있어서,
    상기 절연재의 상면, 상기 접속전극의 적어도 일부의 상면, 및 상기 제1패턴층의 상면은 서로 코플래너(coplanar)하며,
    상기 제1금속층은, 상기 코플래너한 상기 절연재의 상면과 상기 접속전극의 적어도 일부의 상면과 상기 제1패턴층의 상면 상에 수평 방향으로 배치되어, 상기 제1패턴층 및 상기 접속전극의 적어도 일부와 각각 물리적으로 접하는,
    전자부품 내장기판.
  5. 제 2 항에 있어서,
    상기 제1금속층의 층의 수는 상기 제1패턴층의 층의 수보다 많은,
    전자부품 내장기판.
  6. 제 1 항에 있어서,
    상기 코어기판은 상기 절연층의 하면 상에 배치된 제2배선층을 더 포함하며,
    상기 절연재의 하면 상에는 적어도 일부가 상기 제2배선층에 포함되며 상기 접속전극의 적어도 다른 일부와 물리적으로 접하는 제2금속층이 배치된,
    전자부품 내장기판.
  7. 제 6 항에 있어서,
    상기 제1배선층은 상기 절연층의 상면 상에 배치된 제1패턴층 및 상기 제1패턴층의 상면 상에 배치된 상기 제1금속층의 적어도 일부를 포함하며,
    상기 제2배선층은 상기 절연층의 하면 상에 배치된 제2패턴층 및 상기 제2패턴층의 하면 상에 배치된 상기 제2금속층의 적어도 일부를 포함하는,
    전자부품 내장기판.
  8. 제 7 항에 있어서,
    상기 코어기판은 상기 절연층의 내부에 내장된 제3배선층을 더 포함하며,
    상기 제1 및 제2배선층은 각각 상기 제3배선층보다 두께가 두꺼운,
    전자부품 내장기판.
  9. 제 7 항에 있어서,
    상기 코어기판은 상기 절연층의 내부에 서로 다른 위치로 배치된 제3 및 제4배선층, 상기 제1 및 제3배선층을 전기적으로 연결하는 제1배선비아, 상기 제2 및 제4배선층을 전기적으로 연결하는 제2배선비아, 및 상기 제3 및 제4배선층을 전기적으로 연결하는 제3배선비아를 더 포함하며,
    상기 제1배선비아는 상기 제1패턴층을 관통하며 상기 절연층의 적어도 일부를 관통하고,
    상기 제2배선비아는 상기 제2패턴층을 관통하며 상기 절연층의 적어도 다른 일부를 관통하는,
    전자부품 내장기판.
  10. 제 7 항에 있어서,
    상기 절연재의 상면, 상기 접속전극의 적어도 일부의 상면, 및 상기 제1패턴층의 상면은 서로 코플래너하고,
    상기 절연재의 하면, 상기 접속전극의 적어도 다른 일부의 하면, 및 상기 제2패턴층의 하면은 서로 코플래너하며,
    상기 제1금속층은, 상기 코플래너한 상기 절연재의 상면과 상기 접속전극의 적어도 일부의 상면과 상기 제1패턴층의 상면 상에 수평 방향으로 배치되어, 상기 제1패턴층 및 상기 접속전극의 적어도 일부와 각각 물리적으로 접하며,
    상기 제2금속층은, 상기 코플래너한 상기 절연재의 하면과 상기 접속전극의 적어도 다른 일부의 하면과 상기 제2패턴층의 하면 면 상에 수평 방향으로 배치되어, 상기 제2패턴층 및 상기 접속전극의 적어도 다른 일부와 각각 물리적으로 접하는,
    전자부품 내장기판.
  11. 제 6 항에 있어서,
    상기 절연층의 상면 및 상기 절연재의 상면 상에 배치되며, 상기 제1배선층 및 상기 제1금속층을 덮으며, 상기 제1배선층의 적어도 일부를 노출시키는 제1개구를 갖는 제1패시베이션층; 및
    상기 절연층의 하면 및 상기 절연재의 하면 상에 배치되며, 상기 제2배선층 및 상기 제2금속층을 덮으며, 상기 제2배선층의 적어도 일부를 노출시키는 제2개구를 갖는 제2패시베이션층; 을 더 포함하며,
    상기 제1배선층의 노출된 상면 상에는 표면처리층이 배치되며,
    상기 표면처리층은 금속물질을 포함하는,
    전자부품 내장기판.
  12. 제 11 항에 있어서,
    상기 제1패시베이션층의 상면 상에 배치된 제2전자부품;
    상기 제1패시베이션층의 제1개구 상에 배치되며, 상기 제2전자부품 및 상기 노출된 제1배선층을 서로 전기적으로 연결하는 전기연결금속; 및
    상기 제1패시베이션층의 상면 상에 배치되며, 상기 제2전자부품의 적어도 일부를 덮는 몰딩재; 를 더 포함하는,
    전자부품 내장기판.
  13. 제 7 항에 있어서,
    상기 제1전자부품은 바디, 상기 바디의 상면 상에 배치된 제1접속전극, 및 상기 바디의 하면 상에 배치된 제2접속전극을 포함하며,
    상기 제1금속층은 상기 제1패턴층 및 상기 제1접속전극과 각각 물리적으로 접하여 상기 제1패턴층 및 상기 제1접속전극을 전기적으로 연결하며,
    상기 제2금속층은 상기 제2패턴층 및 상기 제2접속전극과 각각 물리적으로 접하여 상기 제2패턴층 및 상기 제2접속전극을 전기적으로 연결하는,
    전자부품 내장기판.
  14. 제 7 항에 있어서,
    상기 제1전자부품은 바디, 상기 바디의 제1측면 상에 배치된 제1접속전극, 및 상기 바디의 상기 제1측면의 반대측인 제2측면 상에 배치된 제2접속전극을 포함하며,
    상기 제1금속층은 상기 제1패턴층, 상기 제1접속전극의 상측의 적어도 일부, 및 상기 제2접속전극의 상측의 적어도 일부와 각각 물리적으로 접하여, 상기 제1패턴층을 상기 제1 및 제2접속전극과 각각 전기적으로 연결하며,
    상기 제2금속층은 상기 제2패턴층, 상기 제1접속전극의 하측의 적어도 일부, 및 상기 제2접속전극의 하측의 적어도 일부와 각각 물리적으로 접하여, 상기 제2패턴층을 상기 제1 및 제2접속전극과 각각 전기적으로 연결하는,
    전자부품 내장기판.
  15. 관통부를 가지며, 상측에 제1배선층이 배치된 코어기판;
    상기 관통부에 배치되며, 접속전극을 포함하는 제1전자부품;
    상기 관통부의 적어도 일부를 채우며, 상기 제1전자부품의 적어도 일부를 덮는 절연재; 및
    상기 절연재의 상면 상에 배치되며, 상기 제1배선층 및 상기 접속전극의 적어도 일부를 전기적으로 연결하는 제1금속층; 을 포함하며,
    상기 제1배선층의 두께는 상기 제1금속층의 두께보다 두꺼운,
    전자부품 내장기판.
  16. 제 15 항에 있어서,
    상기 코어기판은 하측에 제2배선층이 더 배치되며,
    상기 절연재의 하면 상에는 상기 제2배선층 및 상기 접속전극의 적어도 다른 일부를 전기적으로 연결하는 제2금속층이 더 배치되며,
    상기 제2배선층의 두께는 상기 제2금속층의 두께보다 두꺼운,
    전자부품 내장기판.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11943869B2 (en) * 2020-02-04 2024-03-26 Kemet Electronics Corporation Electrically functional circuit board core material
CN116209134A (zh) * 2021-11-30 2023-06-02 鹏鼎控股(深圳)股份有限公司 电路板总成及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100704936B1 (ko) * 2005-06-22 2007-04-09 삼성전기주식회사 전자부품 내장 인쇄회로기판 및 그 제작방법
US7742314B2 (en) * 2005-09-01 2010-06-22 Ngk Spark Plug Co., Ltd. Wiring board and capacitor
KR20090130727A (ko) 2008-06-16 2009-12-24 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
JP5955023B2 (ja) 2012-02-23 2016-07-20 京セラ株式会社 部品内蔵印刷配線板及びその製造方法
JP6465611B2 (ja) * 2014-10-08 2019-02-06 イビデン株式会社 電子部品及び電子部品内蔵配線板及びその製造方法
KR102029100B1 (ko) * 2018-02-09 2019-11-08 삼성전자주식회사 팬-아웃 반도체 패키지

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