KR20210073162A - 인쇄회로기판 - Google Patents

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KR20210073162A
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송승제
최성희
이상종
한미자
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Abstract

본 발명의 일 실시 형태에 따른 인쇄회로기판은 자성체층을 포함하는 자성 부재와, 상기 자성 부재의 상부에 배치되며, 평면 스파이럴 구조를 갖는 제1 코일 패턴 및 상기 자성 부재의 하부에 배치되며, 평면 스파이럴 구조를 갖는 제2 코일 패턴을 포함한다.

Description

인쇄회로기판{PRINTED CIRCUIT BOARD}
본 발명은 인쇄회로기판에 관한 것이다.
CPU(Central Processing Unit), ASIC(Application Specific Integrated Circuit), AP(Application Processor) 등은 PMIC(Power Management Integrated Circuit)로부터 전력을 공급받고 있는데, 최근에 전력효율을 향상하기 위해 PMIC의 전력공급 스위칭 주파수가 상승하고 있다. 이에, 인덕터 기능을 갖는 다층 인쇄회로기판 형태의 패키지 기판이 요구되고 있다.
본 발명의 목적 중 하나는 고주파에서도 투자율이 높게 유지될 수 있는 인덕터 기능을 갖는 인쇄회로기판을 제공하는 것이다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 예를 통하여 인쇄회로기판의 신규한 구조를 제안하고자 하며, 구체적으로, 자성체층을 포함하는 자성 부재와, 상기 자성 부재의 상부에 배치되며, 평면 스파이럴 구조를 포함하는 제1 코일 패턴 및 상기 자성 부재의 하부에 배치되며, 평면 스파이럴 구조를 포함하는 제2 코일 패턴을 포함한다.
일 실시 예에서, 상기 인쇄회로기판은 관통부를 갖는 코어층 및 상기 코어층, 상기 자성 부재, 및 상기 제1 코일패턴 각각의 적어도 일부를 덮으며 상기 관통부의 적어도 일부를 채우는 빌드업층을 더 포함할 수 있다.
일 실시 예에서, 상기 자성 부재는 상기 관통부에 배치될 수 있다.
일 실시 예에서, 상기 자성 부재는 복수 개 구비되며, 상기 복수 개의 자성 부재 중 일부는 상기 관통부에 배치되고 나머지 중 일부는 상기 빌드업층의 외부에 배치될 수 있다.
일 실시 예에서, 상기 제1 및 제2 코일 패턴은 각각 상기 평면 스파이럴 구조를 복수 개 구비하며, 상기 복수 개의 평면 스파이럴 구조는 상기 인쇄회로기판의 두께 방향으로 적층된 형태일 수 있다.
일 실시 예에서, 상기 제1 및 제2 코일 패턴에서 각각의 상기 복수 개의 평면 스파이럴 구조는 도전성 비아에 의하여 서로 연결될 수 있다.
일 실시 예에서, 상기 제1 및 제2 코일 패턴은 각각 2개의 전기 접속용 패드를 포함하며, 상기 제1 및 제2 코일 패턴은 직접 연결되지 않을 수 있다.
일 실시 예에서, 상기 제1 및 제2 코일 패턴은 도전성 비아에 의하여 연결될 수 있다.
일 실시 예에서, 상기 도전성 비아는 상기 자성 부재의 측면에 인접하여 배치될 수 있다.
일 실시 예에서, 상기 도전성 비아는 상기 제1 및 제2 코일 패턴 각각의 최외측 단부들을 연결할 수 있다.
일 실시 예에서, 상기 도전성 비아는 상기 자성 부재를 관통하는 형태일 수 있다.
일 실시 예에서, 상기 도전성 비아는 상기 제1 및 제2 코일 패턴 각각의 최내측 단부들을 연결할 수 있다.
일 실시 예에서, 상기 인쇄회로기판은 상기 코어층의 일면 및 타면 상에 각각 배치되며, 상기 빌드업층에 의하여 적어도 일부가 각각 덮이는 제1 및 제2 코어 배선층 및 상기 코어층의 적어도 일부를 관통하는 코어 비아층을 더 포함할 수 있다.
일 실시 예에서, 상기 자성 부재는 베이스층 및 상기 베이스층 상에 배치된 상기 자성체층을 포함할 수 있다.
일 실시 예에서, 상기 베이스층은 규소(Si)를 포함하는 웨이퍼(wafer)일 수 있다.
일 실시 예에서, 상기 자성체층은 코발트-탄탈륨-지르코늄 합금을 포함할 수 있다.
본 발명의 일 예에 따른 인쇄회로기판의 경우, 인덕터를 내장함으로써 IC 칩과 인덕터 사이의 경로가 최소화될 수 있으며, 나아가, 이러한 인덕터가 고주파에서도 투자율이 높게 유지될 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 인쇄회로기판의 일례를 개략적으로 나타낸 단면도다.
도 4는 도 3의 인쇄회로기판에 적용된 코일패턴의 일례를 개략적으로 나타낸 평면도다.
도 5 내지 12는 본 발명의 다른 실시 형태에 따른 인쇄회로기판을 설명하기 위한 도면이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 전자부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 전자부품이 포함될 수 있음은 물론이다. 또한, 이들 전자부품(1020)이 서로 조합될 수 있음은 물론이다. 칩 관련부품(1020)은 상술한 칩이나 전자부품을 포함하는 패키지 형태일 수도 있다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 전자부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함된다. 다만, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 칩 부품 형태의 수동소자 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 전자부품(1020) 및/또는 네트워크 관련 전자부품(1030)과 서로 조합될 수도 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품을 포함할 수 있다. 다른 전자부품의 예를 들면, 카메라 모듈(1050), 안테나 모듈(1060), 디스플레이(1070), 배터리(1080) 등이 있다. 다만, 이에 한정되는 것은 아니고, 오디오 코덱, 비디오 코덱, 전력 증폭기, 나침반, 가속도계, 자이로스코프, 스피커, 대량 저장 장치(예컨대, 하드디스크 드라이브), CD(compact disk), DVD(digital versatile disk) 등일 수도 있다. 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 전자부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 전자기기는, 예를 들면, 스마트폰(1100)일 수 있다. 스마트폰(1100)의 내부에는 메인보드(1110)가 수용되어 있으며, 이러한 메인보드(1110)에는 다양한 전자부품(1120)들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라 모듈(1130) 및/또는 스피커(1140)와 같이 메인보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품이 내부에 수용되어 있다. 전자부품(1120) 중 일부는 상술한 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 반도체 패키지(1121)는 다층 인쇄회로기판 형태의 패키지 기판 상에 반도체칩이나 수동부품이 표면 실장 된 형태일 수 있으나, 이에 한정되는 것은 아니다. 한편, 전자기기는 반드시 스마트폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
인쇄회로기판
도 3은 인쇄회로기판의 일례를 개략적으로 나타낸 단면도다.
도 4는 도 3의 인쇄회로기판에 적용된 코일패턴의 일례를 개략적으로 나타낸 평면도다.
도면을 참조하면, 일례에 따른 인쇄회로기판(100)은 자성체층을 포함하는 자성 부재(200), 그 상하부에 각각 배치된 제1 코일 패턴(112A) 및 제2 코일 패턴(112B)을 포함한다. 이 경우, 제1 및 제2 코일 패턴(112A, 112B)는 나선형의 코일 구조를 갖는다. 이하, 인쇄회로기판(100)에 구비될 수 있는 세부 구성 요소들을 구체적으로 설명한다.
인쇄회로기판(100)은 복수의 절연층(111, 121a, 121b, 121c, 121d, 121e, 121f), 복수의 배선층(112a, 112b, 122a, 122b, 122c, 122d, 122e, 122f), 및 복수의 비아층(113, 123a, 123b, 123c, 123d, 123e, 123f)을 포함할 수 있으며, 이 경우, 복수의 절연층(111, 121a, 121b, 121c, 121d, 121e, 121f) 내에 자성 부재(200)가 내장될 수 있다.
예를 들면, 일례에 따른 인쇄회로기판(100)은 코어층(111), 코어층(111)의 상면 및 하면 상에 각각 배치된 제1 및 제2 코어 배선층(112a, 112b), 코어층(111)의 적어도 일부를 관통하는 코어 비아층(113), 코어층(111)의 양면을 덮는 제1 빌드업층(121A), 제1 빌드업층(121A)의 상측 절연층(121a)의 상면 상에 배치된 제1배선층(122a), 제1 빌드업층(121A)의 하측 절연층(121b)의 하면 상에 배치된 제2배선층(122b), 제1 빌드업층(121A)의 상측 절연층(121a)의 적어도 일부를 관통하는 제1 비아층(123a), 제1 빌드업층(121A)의 하측 절연층(121b)의 적어도 일부를 관통하는 제2 비아층(123b), 제1 빌드업층(121A)의 상측 절연층(121a)의 상면 상에 배치된 제2 빌드업층(121c), 제2 빌드업층(121c)의 상면 상에 배치된 제3 배선층(122c), 제2 빌드업층(121c)의 적어도 일부를 관통하는 제3 비아층(123c), 제1 빌드업층(121A)의 하측 절연층(121b)의 하면 상에 배치된 제3 빌드업층(121d), 제3 빌드업층(121d)의 하면 상에 배치된 제4 배선층(122d), 제3 빌드업층(121d)의 적어도 일부를 관통하는 제4 비아층(123d), 제2 빌드업층(121c)의 상면 상에 배치된 제4 빌드업층(121e), 제4 빌드업층(121e)의 상면 상에 배치된 제5배선층(122e), 제4 빌드업층(121e)의 적어도 일부를 관통하는 제5 비아층(123e), 제3 빌드업층(121d)의 하면 상에 배치된 제5 빌드업층(121f), 제5 빌드업층(121f)의 하면 상에 배치된 제6 배선층(122f), 및 제5 빌드업층(121f)의 적어도 일부를 관통하는 제6 비아층(123f)을 포함할 수 있다. 상술한 제1 내지 제5 빌드업층(121A, 121c, 121d, 121e, 121f)은 빌드업층으로 통칭할 수 있으며, 이 경우, 빌드업층의 개수는 변경될 수 있을 것이다.
또한, 일례에 따른 인쇄회로기판(100)은 제4 빌드업층(121e)의 상면 상에 배치되며 제5 배선층(122e)의 적어도 일부를 각각 노출시키는 복수의 제1 개구(130h)를 갖는 제1 패시베이션층(130), 제5 빌드업층(121f)의 하면 상에 배치되며 제6 배선층(122f)의 적어도 일부를 각각 노출시키는 복수의 제2 개구(140h)를 갖는 제2 패시베이션층(140), 복수의 제1 개구(130h) 상에 각각 배치되어 노출된 제5 배선층(122e)과 각각 전기적으로 연결된 복수의 제1 전기연결금속(150), 및 복수의 제2 개구(140h) 상에 각각 배치되어 노출된 제6 배선층(122f)과 각각 전기적으로 연결된 복수의 제2 전기연결금속(160)을 더 포함할 수 있다.
상술한 바와 같이, 최근 CPU, ASIC, AP 등은 PMIC로부터 전력을 공급받고 있는데, 최근에 전력효율을 향상하기 위해 PMIC의 전력공급 스위칭 주파수가 상승하고 있다. 이에, 집적회로(IC)가 표면실장 된 패키지 기판과는 별도로 메인보드 상에 인덕터를 배치하는 것을 고려해볼 수 있다. 그러나, 이 경우 고용량의 인덕터가 필요하며, 특히 인덕터와 패키지 기판 상에 실장된 집적회로(IC) 사이의 전기적 경로가 길어지기 때문에 저항이 증가하여 전력 효율이 낮아질 수 있다. 또는, 패키지 기판 내에 단순히 패턴으로 코일을 형성하는 것을 고려해볼 수 있다. 그러나, 이 경우 자성체가 아닌 에어(air)에 코일을 형성하는 것이기 때문에, 용량 구현에 어려움이 있을 수 있으며, 패키지 기판 내의 많은 면적을 패턴 코일을 형성하는데 이용해야 하는바, 패키지 기판의 전체 사이즈가 커질 수 있다. 또는, 다이 형태의 인덕터를 패키지 기판의 바닥면에 표면실장 하는 것을 고려해볼 수 있다. 그러나, 이 경우 다이 형태의 인덕터의 가격이 상당할 수 있다.
반면, 일례에 따른 인쇄회로기판(100)은 코어층(111)이 관통부(111H)를 가지며, 관통부(111H)에 자성 부재(200)가 배치된다. 자성 부재(200)는 관통부(111H)에 배치되며, 또한, 상기 빌드업층, 예컨대, 제1 빌드업층(121A)에 의하여 적어도 일부가 덮인 형태로 내장될 수 있다. 또한, 자성 부재(200)의 상부에는 제1 코일 패턴(112A)가 배치되고, 하부에는 제2 코일 패턴(112B)가 배치된다. 이와 같이, 자성 부재(200)를 내장한 형태이기 때문에, 높은 용량 구현에 용이하다. 예를 들면, 자성 부재(200)는 후술하는 바와 같이 고주파에서 투자율이 높게 유지될 수 있는 자성체층(220)을 포함하는 적층체일 수 있다. 또한, 이러한 자성 부재(200)에 인접하여 코일 패턴들(112A, 112B)이 배치되는바, 인덕턴스 성능을 향상시킬 수 있다.
코어층(111)은 인쇄회로기판(100)의 중심인 코어기판일 수 있다. 코어층(111)의 재료로는 절연물질이 사용될 수 있으며, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들과 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 및/또는 무기필러와 같은 보강재를 포함하는 재료, 예를 들면, 동박적층판(CCL: Copper Clad Laminate), 또는 언클레드 동박적층판(Unclad CCL) 등이 사용될 수 있다. 다만, 이에 한정되는 것은 아니며, 코어층(111)으로 메탈판(metal plate)나 유리판(glass plate)이 사용될 수도 있고, 세라믹 판(Ceramic plate)이 사용될 수도 있다. 필요에 따라서는, 코어층(111)의 재료로 LCP(Liquid Crystal Polymer)가 사용될 수도 있다. 코어층(111)은 관통부(111H)를 가질 수 있으며, 관통부(111H)에는 자성 부재(200)가 배치될 수 있다.
자성 부재(200)는 베이스층(210) 및 베이스층(210) 상에 배치된 자성체층(220)을 포함하는 적층체 형태일 수 있다. 베이스층(210)은 자성체층(220)을 형성할 때 기판 역할을 할 수 있다. 예를 들면, 자성체층(220)은 스퍼터링(sputtering)으로 형성할 수 있는데, 타겟 물질로부터 튀어나온 원자나 분자들이 베이스층(210)의 표면에 쌓여 자성체층(220)이 형성될 수 있다. 베이스층(210)은 절연물질을 포함할 수 있으며, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film) 등일 수 있다. 또는, 단결정 규소(Si)로 형성된 실리콘 웨이퍼일 수도 있다.
자성체층(220)은 제1 및 제2 코일 패턴(112A, 112B)에 의해 유도된 자기장을 증가시키도록 강자성체를 포함할 수 있다. 예를 들면, 자성체층(220)은 코발트-탄탈륨-지르코늄 합금(Cobalt-Tantalum-Zirconium Alloy)을 포함할 수 있으나, 이에 제한되는 것은 아니다. 자성체층(220)이 코발트-탄탈륨-지르코늄 합금을 포함하는 경우, 자성체층(220)은 스퍼터링으로 형성될 수 있으며, 따라서 박막 수준의 두께 즉, 수 마이크로미터로 형성될 수 있다. 자성체층(220)은 다층 또는 복수 층으로 구성될 수 있다. 복수 층인 경우, 각각의 층의 두께는 0.1 내지 3㎛ 정도일 수 있으나, 이에 한정되는 것은 아니다. 한편, 자성체층(220)은 인쇄회로기판에 직접 형성되는 것이 아니므로 박막 수준의 자성체층(220)을 내장할 수 있다. 예를 들면, 베이스층(210)을 박막 성막 장비에 투입하여 자성체층(220)을 성막한 후, 자성 부재(200)를 필요한 크기로 재단하여 코어층(111)의 관통부(111H)에 배치할 수 있다. 따라서, 워크 사이즈에 따른 제한 없이 임의의 크기로 인쇄회로기판 내에 내장할 수 있다.
코어 배선층(112a, 112b)의 재료로는 금속물질이 사용될 수 있으며, 이때 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등이 사용될 수 있다. 코어 배선층(112a, 112b)은 AP(Additive Process), SAP(Semi Additive Process), MSAP(Modified Semi Additive Process), TT(Tenting) 등의 도금 공정으로 형성될 수 있으며, 그 결과 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 코어 배선층(112a, 112b)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 필요에 따라서, 그라운드(GND) 패턴과 파워(PWR) 패턴은 서로 동일한 패턴일 수도 있다. 이들 패턴은 각각 라인(line) 패턴, 플레인(Plane) 패턴 및/또는 패드(Pad) 패턴을 포함할 수 있다.
제1 및 제2 코일패턴(112A, 112B)은 각각 자성 부재(200)의 상부와 하부에 배치되며 도 4에 도시된 형태와 같이, 평면 스파이럴 구조(112C)를 포함할 수 있다. 그리고 제1 및 제2 코일패턴(112A, 112B)은 평면 스파이럴 구조(112C)의 단부와 연결된 2개의 전기 접속용 패드들(112P)을 포함할 수 있다. 이는 제1 및 제2 코일 패턴(112A, 112b)이 각각 동일한 레벨을 이루는 독립된 코일층을 포함함을 의미한다. 다시 말해, 제1 및 제2 코일 패턴(112A, 112B)은 동일 평면에서 복수의 턴 수를 갖는 코일일 수 있으며, 이러한 형태에 의하여 박형이면서 높은 인덕턴스 구현이 가능할 수 있다. 여기서, 도 4는 제1 코일 패턴(112A)을 나타내고 있지만 제2 코일 패턴(112B)도 동일하거나 이와 유사한 형상을 가질 수 있다. 이와 같이, 제1 및 제2 코일 패턴(112A, 112B)은 서로 독립된 나선형의 코일 구조(112C)를 포함하고 있으며 서로 직접 연결되지 않을 수 있다. 제1 및 제2 코일 패턴(112A, 112B)이 서로 직접 연결되지 않더라도 각각 독립적으로 인덕터로서의 기능을 수행할 수 있다.
도 3에 도시된 형태와 같이, 제1 및 제2 코일 패턴(112A, 112B)은 하나의 자성 부재(200)를 공유할 수 있으며, 이를 위하여, 두께 방향으로 정렬되도록 배치될 수 있다. 또한, 제1 및 제2 코일 패턴(112A, 112B)은 서로 동일하거나 실질적으로 동일한 폭을 가질 수 있으며, 여기서 코일 패턴의 폭은 중심으로부터 최외측 패턴까지의 길이를 의미할 수 있다. 나아가, 제1 및 제2 코일 패턴(112A, 112B)은 자성 부재(200)와도 동일하거나 실질적으로 동일한 폭을 가질 수 있다. 제1 및 제2 코일 패턴(112A, 112B)이 자성 부재(200)에 상하부에 인접하면서 이를 공유하는 형태로 배치됨으로써 인쇄회로기판(100)의 한정된 공간 내에서 높은 인덕턴스를 구현할 수 있다.
제1 및 제2 코일 패턴(112A, 112B)의 재료로는 금속물질이 사용될 수 있으며, 이때 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등이 사용될 수 있다. 이 경우, 제1 및 제2 코일 패턴(112A, 112B)은 제1 배선층(122a)을 형성할 때 상술한 도금 공정을 통하여 동시에 형성될 수 있다. 그 결과 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다.
코어 비아층(113)의 재료로도 금속물질이 사용될 수 있으며, 이때 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등이 사용될 수 있다. 코어 비아층(113)도 AP, SAP, MSAP, TT 등의 도금 공정으로 형성될 수 있으며, 그 결과 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 코어 비아층(113)의 배선비아는 각각 금속물질로 완전히 충전될 수 있으며, 또는 금속물질이 비아홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 모래시계 형상, 원통 형상 등 공지된 모든 형상이 적용될 수 있다. 코어 비아층(113) 역시 해당 층의 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 신호 연결을 위한 배선비아, 그라운드 연결을 위한 배선비아, 파워 연결을 위한 배선비아 등을 포함할 수 있다. 그라운드 연결을 위한 배선비아와 파워 연결을 위한 배선비아는 동일한 배선비아일 수도 있다.
빌드업층(121A, 121c, 121d, 121e, 121f)은 코어층(111)을 기준으로 양측으로 다층의 배선을 형성하기 위한 절연영역을 제공할 수 있다. 빌드업층(121A, 121c, 121d, 121e, 121f)의 재료로는 절연물질이 사용될 수 있으며, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들과 함께 유리섬유 및/또는 무기필러와 같은 보강재를 포함하는 재료, 예를 들면, 프리프레그, ABF 등이 사용될 수 있다. 필요에 따라서는, 빌드업층(121A, 121c, 121d, 121e, 121f)의 재료로 PID(Photo Image-able Dielectric)가 사용될 수도 있다. 한편, 빌드업층(121A, 121c, 121d, 121e, 121f)은 서로 동일한 재료를 포함할 수 있고, 또는 서로 다른 재료를 포함할 수도 있다. 빌드업층(121A, 121c, 121d, 121e, 121f)은 서로 경계가 분명할 수도 있고, 불분명할 수도 있다. 제1 빌드업층(121A)은 상측 절연층(121a)과 하측 절연층(121b)을 포함할 수 있으며, 양자 역시 서로 일체화되어 경계가 분명할 수 있고, 불분명할 수도 있다.
배선층(122a, 122b, 122c, 122d, 122e, 122f)의 재료로는 금속물질이 사용될 수 있으며, 이때 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등이 사용될 수 있다. 배선층(122a, 122b, 122c, 122d, 122e, 122f)은 각각 AP, SAP, MSAP, TT 등의 도금 공정으로 형성될 수 있으며, 그 결과 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 배선층(122a, 122b, 122c, 122d, 122e, 122f)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GND) 패턴, 파워(PWR) 패턴, 신호(S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 필요에 따라서, 그라운드(GND) 패턴과 파워(PWR) 패턴은 서로 동일한 패턴일 수도 있다. 이들 패턴은 각각 라인(line) 패턴, 플레인(Plane) 패턴 및/또는 패드(Pad) 패턴을 포함할 수 있다.
비아층(123a, 123b, 123c, 123d, 123e, 123f)의 재료로도 금속물질이 사용될 수 있으며, 이때 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등이 사용될 수 있다. 비아층(123a, 123b, 123c, 123d, 123e, 123f)도 각각 AP, SAP, MSAP, TT 등의 도금 공정으로 형성될 수 있으며, 그 결과 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 비아층(123a, 123b, 123c, 123d, 123e, 123f)의 배선비아는 각각 금속물질로 완전히 충전될 수 있으며, 또는 금속물질이 비아홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 테이퍼 형상 등 공지된 모든 형상이 적용될 수 있다. 일례로, 제1, 제3, 제5 비아층(123a, 123c, 123e)의 배선비아와 제2, 제4, 제6 비아층(123b, 123d, 123f)의 배선비아는 서로 반대 방향의 테이퍼 형상을 가질 수 있다. 비아층(123a, 123b, 123c, 123d, 123e, 123f) 역시 해당 층의 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 신호 연결을 위한 배선비아, 그라운드 연결을 위한 배선비아, 파워 연결을 위한 배선비아 등을 포함할 수 있다. 그라운드 연결을 위한 배선비아와 파워 연결을 위한 배선비아는 동일한 배선비아일 수도 있다.
패시베이션층(130, 140)은 일례에 따른 인쇄회로기판(100)의 내부 구성을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(130, 140)은 열경화성 수지를 포함할 수 있다. 예컨대, 패시베이션층(130, 140)은 ABF일 수 있다. 다만, 이에 한정되는 것은 아니며, 패시베이션층(130, 140) 각각 공지의 SR(Solder Resist)층일 수 있다. 또한, 필요에 따라서는 PID를 포함할 수도 있다. 패시베이션층(130, 140)은 각각 복수의 개구(130h, 140h)를 가질 수 있으며, 복수의 개구(130h, 140h)는 각각 일례에 따른 인쇄회로기판(100)의 최상측 및 최하측 배선층인 제5 및 제6 배선층(122e, 122f)의 적어도 일부를 노출시킬 수 있다. 한편, 노출된 제5 및 제6 배선층(122e, 122f)의 표면에는 표면 처리층이 형성될 수 있다. 표면 처리층은, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다. 필요에 따라서는, 각각의 개구(130h, 140h)가 복수의 비아홀로 구성될 수 있다. 필요에 따라서는, 신뢰성 개선을 위하여 각각의 개구(130h, 140h) 상에 언더범프금속(UBM: Under Bump Metal)이 배치될 수도 있다.
전기연결금속(150, 160)은 일례에 따른 인쇄회로기판(100)을 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 일례에 따른 인쇄회로기판(100)에는 제1 전기연결금속(150)을 통하여 전자부품(320)이 실장 될 수 있다. 또한, 일례에 따른 인쇄회로기판(100)은 제2 전기연결금속(160)을 통하여 전자기기의 메인보드에 실장 될 수 있다. 예컨대, 일례에 따른 인쇄회로기판(100)은 BGA(Ball Grid Array) 타입의 패키지 기판일 수 있다. 전기연결금속(150, 160)은 각각 패시베이션층(130, 140)의 복수의 개구(130h, 140h) 상에 배치될 수 있다. 전기연결금속(150, 160)은 각각 구리(Cu)보다 융점이 낮은 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 예를 들면, 전기연결금속(150, 160)은 솔더(solder)로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다.
전기연결금속(150, 160)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(150, 160)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 기둥(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결금속(150, 160)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 제2 전기연결금속(160)은 메인보드에 실장을 위한 것인바, 제1 전기연결금속(150)에 비하여 수가 더 많을 수 있으며, 크기가 더 클 수 있다. 이러한 관점에서, 복수의 제2 개구(140h)는 복수의 제1 개구(130h)에 비하여 수가 더 많을 수 있으며, 크기가 더 클 수 있다.
캐패시터(310)는 내부전극을 갖는 바디(311)와 바디(311) 상에 서로 이격 배치된 제1 및 제2외부전극(312, 313)을 포함하는 칩 타입의 부품일 수 있다. 예를 들면, 캐패시터(310)는 적층형 세라믹 캐패시터(MLCC)일 수 있으며, 다만 이에 한정되는 것은 아니다. 제1 및 제2 외부전극(312, 313)은 제1 비아층(113a)의 배선비아를 통하여 제1 배선층(122a)의 적어도 일부와 각각 전기적으로 연결될 수 있다.
전자부품(320)은 공지의 능동부품 또는 수동부품일 수 있다. 예를 들면, 전자부품(320)은 반도체칩 또는 반도체칩을 포함하는 반도체 패키지일 수 있다. 다만, 이에 한정되는 것은 아니며, 다른 공지의 표면실장 부품일 수도 있다.
도 5 내지 12를 참조하여 본 발명의 다른 실시 형태에 따른 인쇄회로기판을 설명하며, 앞선 실시 형태로부터 변경된 부분을 중심으로 설명하기로 한다.
우선, 도 5 및 도 6의 실시 형태의 경우, 제1 및 제2 코일 패턴(112A, 112B)은 각각 상기 평면 스파이럴 구조(112C)를 복수 개 구비하며, 이러한 복수 개의 평면 스파이럴 구조(112C)는 인쇄회로기판의 두께 방향으로 적층된 형태로 구현된다. 즉, 제1 코일 패턴(112A)은 다층의 코일층이 연결되어 하나의 코일 구조를 형성하며, 이는 제2 코일 패턴(112B)도 마찬가지이다. 이를 위하여, 도시된 형태와 같이, 제1 및 제2 코일 패턴(112A, 112B)에서 각각의 복수 개의 평면 스파이럴 구조(112C)는 도전성 비아(112V)에 의하여 서로 연결될 수 있다. 본 실시 형태와 같이, 제1 및 제2 코일 패턴(112A, 112B)이 각각 다층의 코일층을 포함하는 경우 코일의 턴 수가 증가될 수 있으므로 인덕턴스 특성이 더욱 향상될 수 있을 것이다.
다음으로, 도 7 및 도 8의 실시 형태의 경우, 제1 및 제2 코일 패턴(112A, 112B)은 도전성 비아(V1)에 의하여 연결되며, 이로부터 제1 및 제2 코일 패턴(112A, 112B)이 전체적으로 하나의 코일 구조를 형성할 수 있다. 이 경우, 도시된 형태와 같이, 도전성 비아(V1)는 자성 부재(200)의 측면에 인접하여 배치될 수 있다. 또한, 도전성 비아(V1)는 제1 및 제2 코일 패턴(112A, 112B) 각각의 최외측 단부들(도 8에서 V1에 의하여 연결된 폭이 넓은 패드 영역에 해당)을 연결할 수 있다. 본 실시 형태의 경우, 제1 코일 패턴(112A, 112B)의 나머지 단부들은 제1 및 제2 코일 패턴(112A, 112B) 각각의 최내측에 위치하기 때문에 인쇄회로기판에는 이들과 다른 레벨에 배치된 도전성 패턴(P1, P2)이 구비될 수 있다. 구체적으로, 제1 코일 패턴(112A)과 다른 레벨(도 8에서는 상부에 배치된 예를 도시하고 있음)에 배치된 도전성 패턴(P1)은 도전성 비아(112V1)에 의하여 제1 코일 패턴(112A)의 최내측 단부와 연결될 수 있다. 또한, 제2 코일 패턴(112B)과 다른 레벨(도 8에서는 하부에 배치된 예를 도시하고 있음)에 배치된 도전성 패턴(P2)은 도전성 비아(112V2)에 의하여 제2 코일 패턴(112B)의 최내측 단부와 연결될 수 있다.
다음으로, 도 9 내지 11의 실시 형태의 경우, 제1 및 제2 코일 패턴(112A, 112B)은 도전성 비아(V2)에 의하여 연결되며, 이로부터 제1 및 제2 코일 패턴(112A, 112B)이 전체적으로 하나의 코일 구조를 형성할 수 있다. 이 경우, 도시된 형태와 같이, 도전성 비아(V2)는 자성 부재(200)를 관통하는 형태로 구현될 수 있다. 도전성 비아(V2)가 자성 부재(200)를 관통하여 제1 및 제2 코일 패턴(112A, 112B)을 연결하는 경우, 도 11에 도시된 형태와 같이, 도전성 비아(V2)는 제1 및 제2 코일 패턴(112A, 112B) 각각의 최내측 단부들(도 11에서 V2에 의하여 연결된 폭이 넓은 패드 영역에 해당)을 연결할 수 있다. 제1 코일 패턴(112A)의 다른 단부는 도전성 패턴(P1)과 연결될 수 있으며, 이 경우, 이들은 동일한 평면에 배치될 수 있다. 또한, 제2 코일 패턴(112B)의 다른 단부는 도전성 패턴(P2)과 연결될 수 있으며, 이 경우, 이들은 동일한 평면에 배치될 수 있다.
다음으로, 도 12에 도시된 실시 형태의 경우, 인쇄회로기판은 복수의 자성 부재(200A, 200B)를 포함한다. 즉, 자성 부재(200A, 200B)는 복수 개 구비될 수 있으며, 이 중 일부, 예컨대 제1 자성 부재(200A)는 관통부(111H)에 배치되고 나머지 중 일부, 예컨대 제2 자성 부재(200B)는 빌드업층(121A, 121c, 121d, 121e, 121f)의 외부에 배치될 수 있다. 이 경우, 제2 자성 부재(200B)는 도시된 형태와 같이, 인쇄회로기판의 하부에 실장된 형태로 구현될 수 있으며, 제2 자성 부재(200B)의 위치는 필요에 따라 변경될 수 있을 것이다. 예를 들어, 제2 자성 부재(200B)는 인쇄회로기판의 하부 또는/및 상부에 배치될 수 있다. 복수의 자성 부재(200A, 200B)를 채용하고 이들을 제1 및 제2 코일 패턴(112A, 112B)이 공유하도록 배치함으로써 인쇄회로기판의 인덕턴스 특성은 더욱 향상될 수 있다. 한편, 도 12에서는 제1 및 제2 자성 부재(200A, 200B)의 크기가 서로 다른 형태를 나타내고 있으나 제1 및 제2 자성 부재(200A, 200B)는 동일한 크기를 가질 수도 있을 것이다. 다만, 인쇄회로기판 내부에 임베드되는 제1 자성 부재(200A)의 크기는 외부에 배치되는 제2 자성 부재(200B)의 크기보다 작을 수 있다.
본 개시에서 측부, 측면 등의 표현은 편의상 제1방향 또는 제2방향을 향하는 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등의 표현은 편의상 제3방향을 향하는 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였으며, 하측, 하부, 하면 등은 편의상 제3방향의 반대 방향을 향하는 방향, 또는 그 방향에서의 면을 의미하는 것으로 사용하였다. 더불어, 측부, 상측, 상부, 하측, 또는 하부에 위치한다는 것은 대상 구성요소가 기준이 되는 구성요소와 해당 방향으로 직접 접촉하는 것뿐만 아니라, 해당 방향으로 위치하되 직접 접촉하지는 않는 경우도 포함하는 개념으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아니며, 상/하의 개념 등은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
100: 인쇄회로기판
111: 코어층
112A, 112B: 코일 패턴
112C: 평면 스파이럴 구조
112P: 전기 접속용 패드
112a, 112b, 122a, 122b, 122c, 122d, 122e, 122f: 배선층
121A, 121c, 121d, 121e, 121f: 빌드업층
130, 140: 패시베이션층
150, 160: 전기연결금속
200, 200A, 200B: 자성 부재
310: 캐패시터
V1, V2, 112V, 112V1, 112V2: 도전성 비아

Claims (16)

  1. 자성체층을 포함하는 자성 부재;
    상기 자성 부재의 상부에 배치되며, 평면 스파이럴 구조를 포함하는 제1 코일 패턴; 및
    상기 자성 부재의 하부에 배치되며, 평면 스파이럴 구조를 포함하는 제2 코일 패턴;
    을 포함하는 인쇄회로기판.
  2. 제1항에 있어서,
    관통부를 갖는 코어층 및
    상기 코어층, 상기 자성 부재, 및 상기 제1 코일패턴 각각의 적어도 일부를 덮으며 상기 관통부의 적어도 일부를 채우는 빌드업층을 더 포함하는 인쇄회로기판.
  3. 제2항에 있어서,
    상기 자성 부재는 상기 관통부에 배치된 인쇄회로기판.
  4. 제2항에 있어서,
    상기 자성 부재는 복수 개 구비되며, 상기 복수 개의 자성 부재 중 일부는 상기 관통부에 배치되고 나머지 중 일부는 상기 빌드업층의 외부에 배치된 인쇄회로기판.
  5. 제1항에 있어서,
    상기 제1 및 제2 코일 패턴은 각각 상기 평면 스파이럴 구조를 복수 개 구비하며, 상기 복수 개의 평면 스파이럴 구조는 상기 인쇄회로기판의 두께 방향으로 적층된 형태인 인쇄회로기판.
  6. 제5항에 있어서,
    상기 제1 및 제2 코일 패턴에서 각각의 상기 복수 개의 평면 스파이럴 구조는 도전성 비아에 의하여 서로 연결된 인쇄회로기판.
  7. 제1항에 있어서,
    상기 제1 및 제2 코일 패턴은 각각 2개의 전기 접속용 패드를 포함하며, 상기 제1 및 제2 코일 패턴은 직접 연결되지 않는 인쇄회로기판.
  8. 제1항에 있어서,
    상기 제1 및 제2 코일 패턴은 도전성 비아에 의하여 연결된 인쇄회로기판.
  9. 제8항에 있어서,
    상기 도전성 비아는 상기 자성 부재의 측면에 인접하여 배치된 인쇄회로기판.
  10. 제9항에 있어서,
    상기 도전성 비아는 상기 제1 및 제2 코일 패턴 각각의 최외측 단부들을 연결하는 인쇄회로기판.
  11. 제8항에 있어서,
    상기 도전성 비아는 상기 자성 부재를 관통하는 형태인 인쇄회로기판.
  12. 제11항에 있어서,
    상기 도전성 비아는 상기 제1 및 제2 코일 패턴 각각의 최내측 단부들을 연결하는 인쇄회로기판.
  13. 제1항에 있어서,
    상기 코어층의 일면 및 타면 상에 각각 배치되며, 상기 빌드업층에 의하여 적어도 일부가 각각 덮이는 제1 및 제2 코어 배선층 및
    상기 코어층의 적어도 일부를 관통하는 코어 비아층을 더 포함하는 인쇄회로기판.
  14. 제1항에 있어서,
    상기 자성 부재는 베이스층 및 상기 베이스층 상에 배치된 상기 자성체층을 포함하는 인쇄회로기판.
  15. 제14항에 있어서,
    상기 베이스층은 규소(Si)를 포함하는 웨이퍼(wafer)인 인쇄회로기판.
  16. 제14항에 있어서,
    상기 자성체층은 코발트-탄탈륨-지르코늄 합금을 포함하는 인쇄회로기판.
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