KR20210076589A - 전자부품 내장기판 - Google Patents

전자부품 내장기판 Download PDF

Info

Publication number
KR20210076589A
KR20210076589A KR1020190167958A KR20190167958A KR20210076589A KR 20210076589 A KR20210076589 A KR 20210076589A KR 1020190167958 A KR1020190167958 A KR 1020190167958A KR 20190167958 A KR20190167958 A KR 20190167958A KR 20210076589 A KR20210076589 A KR 20210076589A
Authority
KR
South Korea
Prior art keywords
electronic component
insulating layer
wiring
wiring layer
layer
Prior art date
Application number
KR1020190167958A
Other languages
English (en)
Inventor
이상윤
김태성
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020190167958A priority Critical patent/KR20210076589A/ko
Priority to US16/803,263 priority patent/US11039537B1/en
Priority to CN202010304723.6A priority patent/CN112992844A/zh
Publication of KR20210076589A publication Critical patent/KR20210076589A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15156—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10515—Stacked components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 개시는 제1배선층, 상기 제1배선층을 덮으며 제1관통부를 갖는 제1절연층, 상기 제1절연층 상에 배치된 제2배선층, 및 상기 제1절연층 상에 배치되며 상기 제2배선층의 적어도 일부를 노출시키는 제2관통부를 갖는 제2절연층을 포함하는 코어부재; 상기 제1관통부에 배치된 제1전자부품; 상기 제2관통부에 배치된 제2전자부품; 및 상기 제1전자부품 및 제2전자부품 각각의 적어도 일부를 덮는 절연수지; 를 포함하며, 상기 제2배선층은, 상면의 적어도 일부가 상기 제2절연층으로 덮인 제1배선패턴 및 상면의 적어도 일부가 상기 절연수지로 덮인 제2배선패턴을 포함하며, 상기 제2전자부품은 상기 제2배선패턴과 연결된, 전자부품 내장기판에 관한 것이다.

Description

전자부품 내장기판{ELECTRONIC COMPONENT EMBEDDED SUBSTRATE}
본 개시는 전자부품 내장기판에 관한 것이다.
최근 스마트폰, PC 등의 전자기기는 고성능화 및 고기능화가 요구됨에 따라, 인쇄회로기판에 실장 되어야 하는 전자부품의 수가 증가하고 있다. 이 때, 전자기기 크기의 소형화 및 박형화, 전자부품 간의 연결 경로 단축, 노이즈 개선 등의 측면에서 인쇄회로기판 내부에 수동소자 및 능동소자 등과 같은 전자부품을 내장하는 전자부품 내장기판에 대한 기술이 개발되고 있다. 한편, 이와 같은 전자부품 내장기판에 있어, 내장되는 전자부품의 수를 증가시키기 위한 구조가 요구된다.
본 개시의 여러 목적 중 하나는, 복수의 전자부품을 포함하면서도 제품의 소형화 및 박형화가 가능한 전자부품 내장기판을 제공하는 것이다.
본 개시의 여러 목적 중 다른 하나는 배선 설계의 자유도가 향상된 전자부품 내장기판을 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 제1배선층, 상기 제1배선층을 덮으며 제1관통부를 갖는 제1절연층, 상기 제1절연층 상에 배치된 제2배선층, 및 상기 제1절연층 상에 배치되며 상기 제2배선층의 적어도 일부를 노출시키는 제2관통부를 갖는 제2절연층을 포함하는 코어부재; 상기 제1관통부에 배치된 제1전자부품; 상기 제2관통부에 배치된 제2전자부품; 및 상기 제1전자부품 및 제2전자부품 각각의 적어도 일부를 덮는 절연수지; 를 포함하며, 상기 제2배선층은, 상면의 적어도 일부가 상기 제2절연층으로 덮인 제1배선패턴 및 상면의 적어도 일부가 상기 절연수지로 덮인 제2배선패턴을 포함하며, 상기 제2전자부품은 상기 제2배선패턴과 연결된, 전자부품 내장기판을 제공하는 것이다.
본 개시의 여러 효과 중 일 효과로서, 복수의 전자부품을 포함하면서도 제품의 소형화 및 박형화가 가능한 전자부품 내장기판을 제공할 수 있다.
본 개시의 여러 효과 중 다른 효과로서, 배선 설계의 자유도가 향상된 전자부품 내장기판을 제공할 수 있다.
도 1은 일례에 따른 전자기기 시스템의 블록도의 예를 개략적으로 나타낸 것이다.
도 2는 일례에 따른 전자기기의 사시도를 개략적으로 나타낸 것이다.
도 3은 일례에 따른 전자부품 내장기판(100A)의 단면도를 개략적으로 나타낸 것이다.
도 4는 일례에 따른 전자부품 내장기판(100B)의 단면도를 개략적으로 나타낸 것이다.
도 5는 일례에 따른 전자부품 내장기판(100C)의 단면도를 개략적으로 나타낸 것이다.
도 6은 일례에 따른 전자부품 내장기판(100D)의 단면도를 개략적으로 나타낸 것이다.
도 7은 일례에 따른 전자부품 내장기판(100E)의 단면도를 개략적으로 나타낸 것이다.
도 8은 일례에 따른 전자부품 내장기판(100A)의 제조 공정을 개략적으로 나타낸 것이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 일례에 따른 전자기기 시스템의 블록도의 예를 개략적으로 나타낸 것이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 전자부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 전자부품이 포함될 수 있음은 물론이다. 또한, 이들 전자부품(1020)이 서로 조합될 수 있음은 물론이다. 칩 관련부품(1020)은 상술한 칩이나 전자부품을 포함하는 패키지 형태일 수도 있다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 전자부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함된다. 다만, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 칩 부품 형태의 수동소자 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 전자부품(1020) 및/또는 네트워크 관련 전자부품(1030)과 서로 조합될 수도 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품을 포함할 수 있다. 다른 전자부품의 예를 들면, 카메라 모듈(1050), 안테나 모듈(1060), 디스플레이(1070), 배터리(1080) 등이 있다. 다만, 이에 한정되는 것은 아니고, 오디오 코덱, 비디오 코덱, 전력 증폭기, 나침반, 가속도계, 자이로스코프, 스피커, 대량 저장 장치(예컨대, 하드디스크 드라이브), CD(compact disk), DVD(digital versatile disk) 등일 수도 있다. 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 전자부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 일례에 따른 전자기기의 사시도를 개략적으로 나타낸 것이다.
도면을 참조하면, 전자기기는, 예를 들면, 스마트폰(1100)일 수 있다. 스마트폰(1100)의 내부에는 메인보드(1110)가 수용되어 있으며, 이러한 메인보드(1110)에는 다양한 전자부품(1120)들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라 모듈(1130) 및/또는 스피커(1140)와 같이 메인보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품이 내부에 수용되어 있다. 전자부품(1120) 중 일부는 상술한 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 반도체 패키지(1121)는 다층 전자부품 내장기판 형태의 패키지 기판 상에 반도체칩이나 수동부품과 같은 표면 실장 된 형태일 수 있으나, 이에 한정되는 것은 아니다. 한편, 전자기기는 반드시 스마트폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
전자부품 내장기판
도 3은 일례에 따른 전자부품 내장기판(100A)의 단면도를 개략적으로 나타낸 것이다.
도 3을 참조하면, 일례에 따른 전자부품 내장기판(100A)은 코어부재(110), 코어부재(110)의 제1관통부(110HA)에 배치된 제1전자부품(120A), 코어부재(110)의 제2관통부(110HB)에 배치된 제2전자부품(120B), 제1전자부품(120A) 및 제2전자부품(120B) 각각의 적어도 일부를 덮는 절연수지(130)를 포함한다.
코어부재(110)는, 복수의 절연층 및 배선층을 포함한다. 즉, 제1배선층(112A), 제1배선층(112A)을 덮으며 제1관통부(110HA)를 갖는 제1절연층(111A), 제1절연층(111A) 상에 배치된 제2배선층(112B), 제1절연층(111A)을 관통하며 제1배선층(112A) 및 제2배선층(112B)을 서로 연결하는 제1비아(113A), 제1절연층(111A) 상에 배치되며 제2관통부(110HB)를 갖는 제2절연층(111B), 제2절연층(111B) 상에 배치된 제3배선층(112C), 및 제2절연층(111B)을 관통하며 제2배선층(112B) 및 제3배선층(112C)을 서로 연결하는 제2비아(113B)를 포함한다.
일례에 따른 전자부품 내장기판(100A)은 또한, 절연수지(130) 상에 배치된 배선층(132), 및 절연수지(130)를 관통하며 배선층(132) 및 코어부재(110)의 제3배선층(112C)을 서로 연결하는 비아(133)를 더 포함할 수 있다.
일례에 따른 전자부품 내장기판(100A)은 또한, 코어부재(110)의 제1절연층(111A)이 배치된 측인 하측에 배치된 절연층(141), 배선층(142), 및 절연층(141)을 관통하며 배선층(142)을 코어부재(110)의 제1배선층(112A) 및 제1전자부품(120A) 중 적어도 어느 하나와 연결하는 비아(143)를 포함하는 연결부재(140)를 더 포함할 수 있다. 이 때, 제1전자부품(120A)과 연결되는 비아(143)는 제1전자부품(120A)과 접하여 직접 연결될 수 있다.
제2관통부(110HB)는 제1절연층(111A) 및/또는 제1절연층(111A) 상에 배치된 제2배선층(112B)의 적어도 일부를 노출시킨다. 이 때, 제2관통부(110HB)로 노출된 제2배선층(112B)은 절연수지(130)로 덮인다. 즉, 제2배선층(112B)은 상면의 적어도 일부가 제2절연층(111B)로 덮인 배선패턴 및 상면의 적어도 일부가 절연수지(130)로 덮인 배선패턴을 포함한다. 이 때, 후술하는 바와 같이 제2전자부품(120B)은 제2배선층(112B)의 배선패턴 중 상면의 적어도 일부가 절연수지(130)로 덮인 배선패턴과 연결될 수 있다. 한편, 평면 상에서 제1관통부(110HA) 및 제2관통부(110HB) 각각은 직사각형 형상을 가질 수 있으나, 이에 제한되는 것은 아니다.
적어도 어느 하나의 단면에서, 제2관통부(110HB)의 폭은 제1관통부(110HA)의 폭보다 넓을 수 있다. 또한, 적어도 어느 하나의 단면에서, 제2관통부(110HB)에 배치되는 제2전자부품(120B)의 폭 역시 제1관통부(110HA)에 배치되는 제1전자부품(120A)의 폭보다 넓을 수 있다. 그러나, 일부 단면에서는 제2관통부(110HB)의 폭이 제1관통부(110HA)의 폭보다 좁거나 제1관통부(110HA)의 폭과 같을 수도 있다.
후술하는 바와 같이, 제2절연층(111B)에 제2관통부(110HB) 형성 시, 제2관통부(110HB)로 노출된 제2배선층(112B)은 가공 정지층인 스타퍼(Stopper)층의 역할을 할 수 있다. 즉, 제2관통부(110HB) 형성 후 제2관통부(110HB)의 바닥면은 제2배선층(112B)이 배치된 영역을 갖는다. 이 때, 제2배선층(112B)이 배치되지 않은 영역은 제2절연층(111B)이 더 가공되어 제1절연층(111A)이 노출될 수 있다. 따라서, 노출된 제1절연층(111A)의 추가 가공을 통해 제1관통부(110HA)를 형성할 수 있다. 이와 같은 공정에 따라, 제2관통부(110HB)로 노출된 제2배선층(112B)의 배선패턴의 측면은 제1관통부(110HA)의 벽면과 실질적으로 코플래너(coplanar)한 영역을 가질 수 있다. 평면 상에서, 제2배선층(112B)의 일부 경계를 따라 제1관통부(110HA)가 형성될 수 있기 때문이다. 본 명세서에서 실질적으로 코플래너(coplanar)할 수 있다는 것은, 완벽히 코플래너(conplanar)한 공면을 이루는 경우뿐 아니라 공정 상의 오차 범위를 포함하는 개념이다.
한편, 도면 상에는 제1절연층(111A)의 상면 중 제2관통부(110HB)가 형성되는 영역 전체를 제2배선층(112B) 이 덮어 제2관통부(110HB)의 바닥면에는 제2배선층(112B)만이 배치된 것으로 도시하였다. 그러나, 이는 제2배선층(112B)이 스타퍼(Stopper)층의 역할을 할 수 있음을 명확히 설명하기 위한 것이며, 본 발명의 구조가 도면과 같이 한정되는 것은 아니다. 예를 들면, 설계 및/또는 가공 방식에 따라 제1절연층(111A)의 상면 중 제2관통부(110HB)가 형성되는 영역의 적어도 일부에는 제2배선층(112B)이 배치되지 않을 수도 있다. 따라서, 제2관통부(110HB)의 바닥면은 제1절연층(111A)이 배치된 영역 및 제2배선층(112B)이 배치된 영역이 공존할 수 있다.
또한, 도면 상에는 제2관통부(110HB)의 바닥면에 배치된 제2배선층(112B)의 배선패턴이 제2관통부(110HB)의 벽면까지 연장된 것으로 도시하였으나, 본 발명의 구조가 도면과 같이 한정되는 것은 아니다. 예를 들면, 도 7에 도시된 바와 같이 제2관통부(110HB)의 바닥면에 배치된 제2배선층(112B)의 배선패턴은 제2절연층(111B)의 내측까지 연장되어 제2절연층(111B)으로 일부가 덮인 것일 수 있다. 또는 제2관통부(110HB)의 바닥면에 배치된 제2배선층(112B)의 배선패턴은 제2관통부(110HB)의 벽면까지 연장되지 않고 절연수지(130)로 덮이며, 따라서 전술한 바와 같이 제2관통부(110HB)의 바닥면의 일부 영역에는 제1절연층(111A)이 배치될 수도 있다.
제2전자부품(120B)은 제2관통부(110HB)로 노출된 제2배선층(112B)의 배선패턴과 연결된다. 이 때, 제2전자부품(120B)은 접속도체(150)를 통해 제2배선층(112B)의 배선패턴과 연결될 수 있다.
제1전자부품(120A) 및 제2전자부품(120B)은 서로 이격되어 배치될 수 있다. 이 때, 절연수지(130)는 제1전자부품(120A) 및 제2전자부품(120B) 사이의 공간의 적어도 일부를 채울 수 있다. 따라서, 제1전자부품(120A) 및 제2전자부품(120B)은 절연수지(130)에 의해 서로 이격될 수 있다.
한편, 복수의 전자부품이 각각 내장된 복수의 기판을 적층하여 전자부품 내장기판을 형성하는 경우가 있다. 그러나, 이 경우 전자부품 내장기판 전체의 두께가 두꺼워질 수 밖에 없어 박형화된 기판을 제공하는 것이 어려울 뿐 아니라. 복수의 기판 간의 층간 정합의 한계에 따라 고밀도 기판을 구현하는 것이 용이하지 않다는 문제가 있다.
또한, 코어기판의 캐비티 내에 복수의 전자부품을 접착부재 등으로 서로 접합하여 전자부품 내장기판을 형성하는 경우가 있다. 이 경우 복수의 전자부품이 필연적으로 접하게 되며, 이에 따라 전자부품 간 열 전달로 인한 발열 등의 문제가 있다. 또한, 기판 일측에 배치된 배선층에서 상대적으로 멀리 떨어져 배치된 전자부품의 경우 배선층과의 신호 경로가 길어지는 문제가 있다.
반면, 일례에 따른 전자부품 내장기판(100A)의 경우, 코어부재(110)의 제1관통부(110HA)에 제1전자부품(120A)를 배치하고, 제2관통부에 제2전자부품(120B)를 배치할 수 있어 두께의 박형화가 가능하다. 뿐만 아니라, 제1배선층(112A)이 제1절연층(111A) 상에 배치되는 것이 아니라, 제1절연층(111A)으로 덮여 매립된 구조를 갖는 바, 두께의 박형화가 더욱 가능하다. 또한, 제2전자부품(120A)는 제2관통부(120B)를 통해 노출되는 제2배선층(112B)의 배선패턴 상에 접속도체(150)를 통해 직접 연결될 수 있다. 따라서, 전자부품 및 배선층 간의 신호 경로 단축이 가능하다. 뿐만 아니라, 코어부재(110)에 포함된 복수의 배선층(112A-112C)을 활용 가능하여 배선 설계의 자유도를 향상시킬 수 있다.
이하, 일례에 따른 전자부품 내장기판(100A)의 각 구성에 대하여 보다 자세히 설명한다.
제1관통부(110HA) 및 제2관통부(110HB) 각각은 제1절연층(111A) 및 제2절연층(111B) 각각을 관통한다. 제1관통부(110HA) 및 제2관통부(110HB) 각각은 연마용 입자를 이용하는 샌드 블라스트법, 플라스마를 이용한 드라이 에칭법, 기계적 드릴 및/또는 레이저 드릴 등으로 형성할 수 있다.
전술한 바와 같이, 제2절연층(111B)에 제2관통부(110HB) 형성 시, 제2관통부(110HB)로 노출된 제2배선층(112B)은 가공 정지층인 스타퍼(Stopper)층의 역할을 할 수 있다. 즉, 제2관통부(110HB) 형성 후 제2관통부(110HB)의 바닥면은 제2배선층(112B)이 배치된 영역을 갖는다. 이 때, 제2배선층(112B)이 배치되지 않은 영역은 제2절연층(111B)이 더 가공되어 제1절연층(111A)이 노출될 수 있다. 따라서, 노출된 제1절연층(111A)의 추가 가공을 통해 제1관통부(110HA)를 형성할 수 있다. 이와 같은 공정에 따라, 제2관통부(110HB)로 노출된 제2배선층(112B)의 배선패턴의 측면은 제1관통부(110HA)의 벽면과 실질적으로 코플래너(coplanar)한 영역을 갖는다. 평면 상에서, 제2배선층(112B)의 경계의 일부를 따라 제1관통부(110HA)가 형성될 수 있기 때문이다.
제1관통부(110HA) 가공 시, 제1관통부(110HA)의 바닥면에는 제1절연층(111A)의 일부가 남아있을 수 있다. 또한, 제2관통부(110HB) 가공 시, 제2관통부(110HB)의 바닥면에는 제2절연층(111B)의 일부가 남아있을 수 있으며, 경우에 따라 제2관통부(110HB)는 제1절연층(111A)의 일부를 더 관통할 수도 있다.
제1관통부(110HA) 및 제2관통부(110HB) 각각은 가공 방법에 따라 다양한 형상을 가질 수 있다. 예를 들면, 제1관통부(110HA) 및/또는 제2관통부(110HB)는 관통 방향을 따라 폭이 일정하지 않을 수 있다. 예를 들면, 제1관통부(110HA) 및/또는 제2관통부(110HB)는 상부에서 하부로 갈수록 폭이 좁아지는 형상을 가질 수 있다.
제1절연층(111A) 및 제2절연층(111B) 각각의 형성 재료는 특별히 한정되지는 않으며, 절연성을 갖는 물질이라면 어느 것이든 사용 가능하다. 예를 들면, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지에 무기 필러 및/또는 유리 섬유(Glass Cloth, Glass Fabric) 등의 보강재가 더 포함된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
제1절연층(111A) 및 제2절연층(111B) 각각의 형성 재료는 동일할 수도, 서로 상이할 수도 있다. 또한, 제1절연층(111A) 및 제2절연층(111B) 각각의 두께는 동일할 수도, 서로 상이할 수도 있다.
제1절연층(111A)의 두께는 제1전자부품(120A)의 두께보다 두꺼울 수 있다. 따라서, 제1절연층(111A)의 상면은 제1전자부품(120A)의 상면보다 높은 레벨(level)에 위치할 수 있다. 따라서, 제1전자부품(120A)은 제2배선층(112B) 상에 배치된 제2전자부품(120B)과 이격될 수 있다. 이 때, 절연수지(130)는 제1전자부품(120A) 및 제2전자부품(120B) 사이의 공간의 적어도 일부를 채울 수 있다.
이와 유사하게, 제2절연층(111B)의 두께는 제2전자부품(120B)의 두께보다 두꺼울 수 있다. 그러나 이에 한정되는 것은 아니며, 제1절연층(111A) 및 제2절연층(111B) 각각의 두께는 제1전자부품(120A) 및 제2전자부품(120B) 각각의 두께와 실질적으로 동일하거나 제1전자부품(120A) 및 제2전자부품(120B) 각각의 두께보다 얇을 수도 있다.
또한, 제1절연층(111A)의 하면은 제1전자부품(120A)의 하면과 실질적으로 코플래너(coplanar)할 수 있다. 제1절연층(111A)의 하면에 매립된 제1배선층(112A)의 하면 역시 제1전자부품(120A)의 하면과 실질적으로 코플래너(coplanar)할 수 있다.
제1배선층(112A), 제2배선층(112B), 및 제3배선층(112C) 각각의 형성 재료는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질이 사용될 수 있다. 제1배선층(112A), 제2배선층(112B), 및 제3배선층(112C) 각각은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등의 배선패턴을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면 데이터 신호 등을 포함한다. 또한, 비아 패드 등을 포함한다.
제1배선층(112A)은 제1절연층(111A)에 매립되어 제1배선층(112A)의 상면 및 측면 각각의 적어도 일부가 제1절연층(111A)으로 덮인다. 또한, 제1배선층(112A)의 하면은 제1절연층(111A)의 하면 및/또는 제1전자부품(120A)의 하면과 실질적으로 코플래너(coplanar)할 수 있다.
제2배선층(112B)의 배선패턴의 일부는 제2관통부(110HB)를 통해 노출된다. 따라서, 제2전자부품(120B)은 제2관통부(110HB)를 통해 노출된 제2배선층(112B)의 배선패턴과 연결될 수 있다. 이 때, 제2전자부품(120B)은 접속도체(150)를 통해 제2배선층(112B)의 배선패턴과 연결될 수 있다. 한편, 제2관통부(110HB)를 통해 노출된 제2배선층(112B)의 배선패턴은 제1절연층(111A) 상으로 돌출되어, 상면 및 측면 각각의 적어도 일부가 절연수지(130)로 덮인다.
제1배선층(112A)은 도면에 도시된 바와 같이 제1절연층(111A)의 하면에 매립된 것일 수 있으며, 도면에 도시된 바와 달리 같이 제1절연층(111A)의 하면 상에 배치된 것일 수도 있다. 제2배선층(112B) 역시 도면에 도시된 바와 같이 제2배선층(112B)의 적어도 일부가 제2절연층(111B)의 하면에 매립된 것일 수 있으며, 도면에 도시된 바와 달리 같이 제2절연층(111B)의 하면 상에 배치된 것일 수도 있다. 제2배선층(112B)의 적어도 일부가 제2절연층(111B)의 하면 상에 배치된 것인 경우, 제2배선층(112B)의 적어도 일부는 제1절연층(111A)에 매립된 것일 수 있다. 제3배선층(112C)도 도면에 도시된 바와 같이 제2절연층(111B)의 상면에 상에 배치된 것일 수 있으며, 도면에 도시된 바와 달리 같이 제2절연층(111B)의 상면에 매립된 것일 수도 있다.
제1비아(113A)는 제1절연층(111A)을 관통하며 제1배선층(112A) 및 제2배선층(112B)을 서로 연결한다. 또한, 제2비아(113B)는 제2절연층(111B)을 관통하며 제2배선층(112B) 및 제3배선층(112C)을 서로 연결한다. 따라서, 코어부재(110)의 복수의 배선층(111A-112C) 간의 전기적 연결이 가능하다.
제1비아(113A) 및 제2비아(113B) 각각의 형성 재료는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질이 사용될 수 있다. 제1비아(113A) 및 제2비아(113B) 각각은 도전성 물질로 완전히 충전된 것일 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 비아가 도전성 물질이 비아홀의 벽을 따라 형성된 것인 경우, 비아홀 내부는 절연성 물질로 채워진 것일 수 있다. 또한, 제1비아(113A) 및 제2비아(113B) 각각의 형상은 테이퍼 형상, 원통 형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
제1비아(113A) 및 제2비아(113B)가 테이퍼 형상을 갖는 경우, 제1비아(113A) 및 제2비아(113B)는 서로 동일한 방향으로 테이퍼진 형상을 가질 수 있다. 즉, 도면에 도시된 바와 같이 제1비아(113A) 및 제2비아(113B)의 상측에서 하측으로 갈수록 폭이 좁아지는 형상을 가질 수 있다.
또한, 제1비아(113A) 및/또는 제2비아(113B)가 테이퍼 형상을 갖는 경우, 제1비아(113A) 및/또는 제2비아(113B)는 후술하는 연결부재(140)의 비아(143)와 반대 방향으로 테이퍼진 형상을 가질 수 있다. 예를 들면, 도면에 도시된 바와 같이 제1비아(113A) 및 제2비아(113B)는 상측에서 하측으로 갈수록 폭이 좁아지는 형상을 가지며, 연결부재(140)의 비아(143)는 상측에서 하측으로 갈수록 폭이 넓어지는 형상을 가질 수 있다.
도면에 도시된 바와 같이, 제1비아(113A)는 제1비아(113A)와 연결된 제2배선층(112B)의 배선패턴과 일체화된 구조일 수 있다. 제2비아(113B)는 제2비아(113B)와 연결된 제3배선층(112C)의 배선패턴과 일체화된 구조일 수 있다.
제1전자부품(120A) 및 제2전자부품(120B) 각각은 반도체 칩, 집적회로(IC: Integrated Circuit)와 같은 능동부품일 수 있으며, MLCC(Multi Layer Ceramic Capacitor), LICC(Low Inductance Chip Capacitor), 인덕터(Inductor) 등의 수동부품일 수도 있다. 또한, 제1전자부품(120A) 및 제2전자부품(120B) 각각은 전기적 연결을 위한 접속 패드 및/또는 전극을 포함할 수 있다.
제1전자부품(120A)은 연결부재(140)의 비아(143)와 접하여 직접 연결될 수 있다. 또한, 제2전자부품(120B)은 코어부재(110)의 제2배선층(112B)과 접속도체(150)를 통해 연결될 수 있다.
절연수지(130)는 제1전자부품(120A) 및 제2전자부품(120B) 각각의 적어도 일부를 덮는다. 또한, 절연수지(130)는 제1관통부(110HA) 및 제2관통부(110HB) 각각의 적어도 일부를 채운다. 예를 들면, 절연수지(130)는 제1전자부품(120A) 및 제2전자부품(120B) 각각의 상면 및 측면을 덮으며, 제1관통부(110HA)와 제1전자부품(120A) 사이의 공간 및 제2관통부(110HB)와 제2전자부품(120B) 사이의 공간을 채울 수 있다. 또한, 제1전자부품(120A) 및 제2전자부품(120B) 사이의 공간의 적어도 일부를 채울 수 있다.
또한, 절연수지(130)는 제2관통부(110HA)로 노출된 제1절연층(111A) 및/또는 제2배선층(112B)의 적어도 일부를 덮을 수 있다. 또한, 제2절연층(111B)의 상면 및 제3배선층(112C)의 적어도 일부를 덮을 수 있다.
절연수지(130)의 형성 재료는 특별히 한정되지는 않으며, 절연성을 갖는 물질이라면 어느 것이든 사용 가능하다. 예를 들면, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지에 무기 필러 및/또는 유리 섬유(Glass Cloth, Glass Fabric) 등의 보강재가 더 포함된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
배선층(132)은 절연수지(130) 상에 배치되며, 코어부재(110)의 제3배선층(112C)과 연결된다.
배선층(132)의 형성 재료는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질이 사용될 수 있다. 배선층(132)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등의 배선패턴을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면 데이터 신호 등을 포함한다. 또한, 비아 패드 등을 포함한다.
비아(133)는 절연수지(130)를 관통하며 배선층(132) 및 코어부재(110)의 제3배선층(112C)을 서로 연결한다. 비아(133)는 이와 연결된 배선층(132)과 일체화된 구조일 수 있다.
비아(133)의 형성 재료는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질이 사용될 수 있다. 비아(133)는 도전성 물질로 완전히 충전된 것일 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 비아가 도전성 물질이 비아홀의 벽을 따라 형성된 것인 경우, 비아홀 내부는 절연성 물질로 채워진 것일 수 있다. 또한, 비아(133)의 형상은 테이퍼 형상, 원통 형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
설계에 따라, 절연수지(130) 상에는 절연층, 배선층 및/또는 비아 등이 추가로 배치될 수도 있다.
연결부재(140)는 코어부재(110)의 하측에 배치되며, 절연층(141), 절연층(141)의 하측에 배치된 배선층(142), 및 절연층(141)을 관통하며 배선층(142)을 코어부재(110)의 제1배선층(112A) 및 제1전자부품(120A) 중 적어도 어느 하나와 연결하는 비아(143)를 포함한다.
설계에 따라, 연결부재(140)의 하측에는 절연층, 배선층 및/또는 비아 등이 추가로 배치될 수도 있다.
연결부재(140)의 절연층(141)의 형성 재료는 특별히 한정되지는 않으며, 절연성을 갖는 물질이라면 어느 것이든 사용 가능하다. 예를 들면, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지에 무기 필러 및/또는 유리 섬유(Glass Cloth, Glass Fabric) 등의 보강재가 더 포함된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
연결부재(140)의 절연층(141)의 두께는 제1절연층(111A) 및 제2절연층(111B) 각각의 두께보다 얇을 수 있다. 그러나 이에 한정되는 것은 아니며, 절연층(141)의 두께는 제1절연층(111A) 및 제2절연층(111B) 각각의 두께와 실질적으로 동일할 수도 있으며 제1절연층(111A) 및 제2절연층(111B) 각각의 두께보다 두꺼울 수도 있다.
연결부재(140)의 배선층(142)은 절연층(141)의 하측에 배치되며, 제1배선층(112A) 및/또는 제1전자부품(120A)과 연결된다. 또한, 제1배선층(112A) 및 제2배선층(112B)을 경유하여 제2전자부품(120B)과도 연결될 수 있다.
연결부재(140)의 배선층(142)의 형성 재료는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질이 사용될 수 있다. 연결부재(140)의 배선층(142)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등의 배선패턴을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면 데이터 신호 등을 포함한다. 또한, 비아 패드 등을 포함한다.
연결부재(140)의 비아(143)는 절연층(141)을 관통하며, 연결부재(140)의 배선층(142)을 코어부재(110)의 제1배선층(112A) 및/또는 제1전자부품(120A)과 서로 연결한다. 전술한 바와 같이, 연결부재(140)의 비아(143)는 제1전자부품(120A)과 직접 접하여 연결될 수 있다.
연결부재(140)의 비아(143)의 형성 재료는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질이 사용될 수 있다. 연결부재(140)의 비아(143)는 도전성 물질로 완전히 충전된 것일 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 비아가 도전성 물질이 비아홀의 벽을 따라 형성된 것인 경우, 비아홀 내부는 절연성 물질로 채워진 것일 수 있다. 또한, 연결부재(140)의 비아(143)의 형상은 테이퍼 형상, 원통 형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
연결부재(140)의 비아(143)가 테이퍼 형상을 갖는 경우, 공정에 따라 연결부재(140)의 비아(143)는 코어부재(110)의 제1비아(113A) 및/또는 제2비아(113B)와 반대 방향의 테이퍼 형상을 가질 수 있다. 예를 들면, 도면에 도시된 바와 같이 제 코어부재(110)의 1비아(113A) 및 제2비아(113B)는 상부에서 하부로 갈수록 폭이 좁아지는 형상을 가지며, 연결부재(140)의 비아(143)는 상부에서 하부로 갈수록 폭이 넓어지는 형상을 가질 수 있다.
접속도체(150)는 제2전자부품(120B)을 코어부재(110)의 제2배선층(112B)과 연결한다. 접속도체(150)의 형성 재료는 솔더(Solder) 및/또는 도전성 페이스트(paste)를 포함할 수 있다. 그러나 이에 한정되는 것은 아니며, 접속도체(150)의 형성 재료는 전도성 물질이라면 어느 것이든 사용 가능하다. 접속도체(150)는 또한, 제2전자부품(120B)을 제2배선층(112B)에 고정시키는 역할을 할 수 있다.
도 4는 다른 일례에 따른 전자부품 내장기판(100B)의 단면도를 개략적으로 나타낸 것이다.
도면을 참조하면, 다른 일례에 따른 전자부품 내장기판(100B)은 일례에 따른 전자부품 내장기판(100A)에 있어, 코어부재(110)가 제1배선층(112A), 제1배선층(112A)을 덮는 제1절연층(111A), 제1절연층(111A) 상에 배치된 제2배선층(112B), 제1절연층(111A)을 관통하며 제1배선층(112A) 및 제2배선층(112B)을 서로 연결하는 제1비아(113A), 제1절연층(111A) 상에 배치된 제2절연층(111B), 제2절연층(111B) 상에 배치된 제3배선층(112C), 제2절연층(111B)을 관통하며 제2배선층(112B) 및 제3배선층(112C)을 서로 연결하는 제2비아(113B), 제2절연층(111B) 상에 배치된 제3절연층(111C), 제3절연층(111C) 상에 배치된 제4배선층(112D), 및 제3절연층(111C)을 관통하며 제3배선층(112C) 및 제4배선층(112D)을 서로 연결하는 제3비아(113C)를 포함한다.
또한, 제1관통부(110HA)는 제1절연층(111A) 및 제2절연층(112B)을 관통한다.
한편, 제1전자부품(120A)의 두께는 제2전자부품(120B)의 두께보다 두꺼울 수 있다. 다른 일례에 따른 전자부품 내장기판(100B)은 제1관통부(110HA)는 제1절연층(111A) 및 제2절연층(112B)을 함께 관통하므로 일례에 따른 전자부품 내장기판(100A)에 비해 제1관통부(110HA)를 깊게 형성할 수 있다. 따라서, 두꺼운 두께를 갖는 제1전자부품(120A)을 내장할 수 있다. 뿐만 아니라, 코어부재(110)에 포함된 배선층 수가 증가함에 따라 배선 설계의 자유도 역시 더욱 향상시킬 수 있다.
그 외에 다른 내용은 일례에 따른 전자부품 내장기판(100A)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 5는 다른 일례에 따른 전자부품 내장기판(100C)의 단면도를 개략적으로 나타낸 것이다.
도면을 참조하면, 다른 일례에 따른 전자부품 내장기판(100C)은 일례에 따른 전자부품 내장기판(100A)에 있어, 코어부재(110)가 제1배선층(112A), 제1배선층(112A)을 덮는 제1절연층(111A), 제1절연층(111A) 상에 배치된 제2배선층(112B), 제1절연층(111A)을 관통하며 제1배선층(112A) 및 제2배선층(112B)을 서로 연결하는 제1비아(113A), 제1절연층(111A) 상에 배치된 제2절연층(111B), 제2절연층(111B) 상에 배치된 제3배선층(112C), 제2절연층(111B)을 관통하며 제2배선층(112B) 및 제3배선층(112C)을 서로 연결하는 제2비아(113B), 제2절연층(111B) 상에 배치된 제3절연층(111C), 제3절연층(111C) 상에 배치된 제4배선층(112D), 및 제3절연층(111C)을 관통하며 제3배선층(112C) 및 제4배선층(112D)을 서로 연결하는 제3비아(113C)를 포함한다. 또한, 제3전자부품(120C)을 더 포함한다.
제2관통부(110HB)는 제1절연층(111A) 및/또는 제1절연층(111A) 상에 배치된 제2배선층(112B)의 적어도 일부를 노출시키고, 제3관통부(110HC)는 제2절연층(111B) 및/또는 제2절연층(111B) 상에 배치된 제3배선층(112C)의 적어도 일부를 노출시킨다. 또한, 제1관통부(110HA)는 제1절연층(111A)을 관통하고, 제2관통부(110HB)는 제2절연층(111B)을 관통하며, 제3관통부(110HC)는 제3절연층(111C)을 관통한다. 적어도 어느 하나의 단면에서, 제3관통부(110HC)의 폭은 제2관통부(110HB) 폭보다 넓고, 제2관통부(110HB)의 폭은 제1관통부(110HA)의 폭보다 넓을 수 있다.
또한, 적어도 어느 하나의 단면에서, 제3관통부(110HC)에 배치되는 제3전자부품(120C)의 폭은 제2전자부품(120B)의 폭보다 넓고, 제2관통부(110HB)에 배치되는 제2전자부품(120B)의 폭은 제1관통부(110HA)에 배치되는 제1전자부품(120A)의 폭보다 넓을 수 있다.
제2전자부품(120B)은 제2관통부(110HB)로 노출된 제2배선층(112B)의 배선패턴 상에 배치되어 제2배선층(112B)의 배선패턴과 연결된다. 이 때, 제2전자부품(120B)은 제1접속도체(150A)를 통해 제2배선층(112B)의 배선패턴과 연결될 수 있다. 이와 유사하게 제3전자부품(120C)은 제3관통부(110HC)로 노출된 제3배선층(112C)의 배선패턴 상에 배치되어 제3배선층(112C)의 배선패턴과 연결된다. 이 때, 제3전자부품(120C)은 제2접속도체(150B)를 통해 제3배선층(112C)의 배선패턴과 연결될 수 있다.
그 외에 다른 내용은 일례에 따른 전자부품 내장기판(100A)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 6은 다른 일례에 따른 전자부품 내장기판(100D)의 단면도를 개략적으로 나타낸 것이다.
다른 일례에 따른 전자부품 내장기판(100D)은 다른 일례에 따른 전자부품 내장기판(100B)에 있어, 코어부재(110)의 제1배선층(112A)이 제1절연층(111A)에 매립되는 것이 아니라, 제1절연층(111A)의 하면 상에 배치된다. 또한, 코어부재(110)의 제1비아(113A)는 다른 일례에 따른 전자부품 내장기판(100B)의 경우와 반대 방향의 테이퍼 형상을 가질 수 있다. 예를 들면, 도면에 도시된 바와 같이 코어부재(110)의 제1비아(113A)는 상측에서 하측으로 갈수록 폭이 넓어지는 형상을 가질 수 있다.
그 외에 다른 내용은 일례에 따른 전자부품 내장기판(100A) 및 다른 일례에 따른 전자부품 내장기판(100B)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 7은 다른 일례에 따른 전자부품 내장기판(100E)의 단면도를 개략적으로 나타낸 것이다.
다른 일례에 따른 전자부품 내장기판(100E)은 다른 일례에 따른 전자부품 내장기판(100C)에 있어, 코어부재(110)의 제1배선층(112A)이 제1절연층(111A)에 매립되는 것이 아니라, 제1절연층(111A)의 하면 상에 배치된다. 또한, 코어부재(110)의 제1비아(113A)는 다른 일례에 따른 전자부품 내장기판(100B)의 경우와 반대 방향의 테이퍼 형상을 가질 수 있다. 예를 들면, 도면에 도시된 바와 같이 코어부재(110)의 제1비아(113A)는 상측에서 하측으로 갈수록 폭이 넓어지는 형상을 가질 수 있다.
그 외에 다른 내용은 일례에 따른 전자부품 내장기판(100A) 및 다른 일례에 따른 전자부품 내장기판(100C)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 8은 일례에 따른 전자부품 내장기판(100A)의 제조공정을 개략적으로 나타낸 것이다.
도 8(a)를 참조하면, 제1배선층(112A), 제1배선층(112A)을 덮는 제1절연층(111A), 제1절연층(111A) 상에 배치된 제2배선층(112B), 제1절연층(111A)을 관통하며 제1배선층(112A) 및 제2배선층(112B)을 서로 연결하는 제1비아(113A), 제1절연층(111A) 상에 배치된 제2절연층(111B), 제2절연층(111B) 상에 배치된 제3배선층(112C), 및 제2절연층(111B)을 관통하며 제2배선층(112B) 및 제3배선층(112C)을 서로 연결하는 제2비아(113B)를 포함하는 코어부재(110)를 준비한다.
코어부재(110)는 복수의 절연층(111), 복수의 배선층(112), 및 복수의 비아(113)를 포함하며, 설계에 따라 코어부재(110)의 구성 및/또는 구조는 변경이 가능하다.
도 8(b)를 참조하면, 제2절연층(111B)을 관통하는 제2관통부(110HB) 및 제1절연층(111A)을 관통하는 제1관통부(110HA)를 순서대로 형성한다.
제1관통부(110HA) 및 제2관통부(110HB) 각각은 연마용 입자를 이용하는 샌드 블라스트법, 플라스마를 이용한 드라이 에칭법, 기계적 드릴 및/또는 레이저 드릴 등으로 형성할 수 있다.
제2절연층(111B)에 제2관통부(110HB) 형성 시, 제2배선층(112B)은 가공 정지층인 스타퍼(Stopper)층의 역할을 할 수 있다. 즉, 제2관통부(110HB) 형성 후 제2관통부(110HB)의 바닥면은 제2배선층(112B)이 배치된 영역을 갖는다. 이 때, 제2배선층(112B)이 배치되지 않은 영역은 제2절연층(111B)이 더 가공되어 제1절연층(111A)이 노출될 수 있다. 따라서, 노출된 제1절연층(111A)의 추가 가공을 통해 제1관통부(110HA)를 형성할 수 있다.
도 8(c)를 참조하면, 제1관통부(110HA) 및 제2관통부(110HB) 각각에 제1전자부품(120A) 및 제2전자부품(120B)를 배치하고, 절연수지(130)로 봉합한다.
제1전자부품(120A)은 공지의 테이프 등을 코어부재(110) 하면에 부착하는 방식 등으로 제1관통부(110HA)에 배치할 수 있다. 제2전자부품(120B)은 접속도체(150)를 통해 제2배선층(112B) 상에 고정하는 방식으로 배치할 수 있다.
또한, 절연수지(130)를 관통하는 비아(133)를 형성하고 절연수지(130) 상에 배선층(132)을 형성한다.
코어부재(110)의 하측에는 절연층(141), 절연층(141)을 관통하는 비아(143), 절연층(141) 상에 배치되는 배선층(132)을 포함하는 연결부재(140)를 형성한다. 제1전자부품(120A)은 공지의 테이프 등을 이용하여 배치한 경우, 연결부재(140) 형성 전에 먼저 공지의 테이프 등을 제거한다.
일례에 따른 전자부품 내장기판(100A)의 제조공정은 전술한 내용에 한정되지 않으며, 통상의 기술자가 얼마든지 변경이 가능하다. 예를 들면 각 구성의 형성 방법, 형성 순서, 형성 재료 등을 변경하여 실시 가능하다. 여기서 변경 실시는 구성의 추가 및 생략 실시를 포함하는 개념이다.
본 명세서에서 도면을 기준으로 상부, 상측, 상면, 하부, 하측, 하면이라는 용어를 사용하였다. 그러나, 구성요소들 간의 상대적 배치관계에 따라 상이한 용어로 설명될 수 있다.
본 명세서에서 어느 구성요소 상에 배치된다는 의미는 어느 구성요소의 상측 또는 상면 상에 배치된 것으로 방향이 한정되지 않는다. 경우에 따라서는, 어느 구성요소의 하측 또는 하면 상에 배치된 경우일 수 있다.
본 명세서에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다.
본 명세서에서 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 개시에서 사용된 일례라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.

Claims (16)

  1. 제1배선층, 상기 제1배선층을 덮으며 제1관통부를 갖는 제1절연층, 상기 제1절연층 상에 배치된 제2배선층, 및 상기 제1절연층 상에 배치되며 상기 제2배선층의 적어도 일부를 노출시키는 제2관통부를 갖는 제2절연층을 포함하는 코어부재;
    상기 제1관통부에 배치된 제1전자부품;
    상기 제2관통부에 배치된 제2전자부품; 및
    상기 제1전자부품 및 제2전자부품 각각의 적어도 일부를 덮는 절연수지; 를 포함하며,
    상기 제2배선층은, 상면의 적어도 일부가 상기 제2절연층으로 덮인 제1배선패턴 및 상면의 적어도 일부가 상기 절연수지로 덮인 제2배선패턴을 포함하며,
    상기 제2전자부품은 상기 제2배선패턴과 연결된,
    전자부품 내장기판.
  2. 제1항에 있어서,
    상기 제1전자부품 및 상기 제2전자부품은 서로 이격되며,
    상기 절연수지는 제1전자부품 및 상기 제2전자부품 사이의 공간의 적어도 일부를 채우는,
    전자부품 내장기판.
  3. 제1항에 있어서,
    상기 제1배선층은 상기 제1절연층에 매립되어, 상기 제1배선층의 상면 및 측면 각각의 적어도 일부가 상기 제1절연층으로 덮이고,
    상기 제2배선패턴은 상기 제1절연층 상으로 돌출되어, 상기 제2배선패턴의 상면 및 측면 각각의 적어도 일부가 상기 절연수지로 덮인,
    전자부품 내장기판.
  4. 제1항에 있어서,
    상기 제2배선패턴의 측면은 상기 제1관통부의 벽면과 코플래너한 영역을 갖는,
    전자부품 내장기판.
  5. 제1항에 있어서,
    상기 코어부재는, 상기 제2절연층 상에 배치된 제3배선층, 상기 제1절연층을 관통하며 상기 제1배선층 및 상기 제2배선층을 서로 연결하는 제1비아, 및 상기 제2절연층을 관통하며 상기 제2배선층 및 상기 제3배선층을 서로 연결하는 제2비아를 더 포함하며,
    상기 제1비아는 상기 제1배선층의 적어도 일부와 일체화되고,
    상기 제2비아는 상기 제3배선층의 적어도 일부와 일체화된,
    전자부품 내장기판.
  6. 제5항에 있어서,
    상기 제1비아 및 상기 제2비아는 서로 동일한 방향으로 테이퍼진 형상을 갖는,
    전자부품 내장기판.
  7. 제6항에 있어서,
    상기 제1절연층의 하측에 배치된 제3절연층, 상기 제3절연층의 하측에 배치된 제4배선층, 및 상기 제3절연층을 관통하며 상기 제4배선층을 상기 제1배선층 및 상기 제1전자부품 중 적어도 어느 하나와 연결하는 제3비아를 포함하는 연결부재; 를 더 포함하며,
    상기 제3비아는, 상기 제1비아와 반대 방향으로 테이퍼진 형상을 갖는,
    전자부품 내장기판.
  8. 제7항에 있어서,
    상기 제3비아는 상기 제1전자부품과 접하는,
    전자부품 내장기판.
  9. 제5항에 있어서,
    상기 코어부재는, 상기 제2절연층 상에 배치된 제3배선층을 더 포함하며,
    상기 절연수지 상에 배치된 제4배선층; 및
    상기 절연수지를 관통하며 상기 제3배선층 및 상기 제4배선층을 서로 연결하는 제3비아; 를 더 포함하는,
    전자부품 내장기판.
  10. 제1항에 있어서,
    상기 제2전자부품은 접속도체를 통해 상기 제2배선패턴과 연결된,
    전자부품 내장기판.
  11. 제1항에 있어서,
    상기 코어부재는, 상기 제1절연층의 하측에 배치된 제3절연층, 및 상기 제3절연층의 하면에 매립된 제3배선층을 더 포함하며,
    상기 제1관통부는 상기 제3절연층을 더 관통하는,
    전자부품 내장기판.
  12. 제1항에 있어서,
    상기 코어부재는, 상기 제1절연층의 하측에 배치된 제3절연층, 및 상기 제3절연층의 하면 상에 배치된 제3배선층을 더 포함하며,
    상기 제1관통부는 상기 제3절연층을 더 관통하는,
    전자부품 내장기판.
  13. 제11항 또는 제12항에 있어서,
    상기 제1전자부품의 두께는 상기 제2전자부품의 두께보다 두꺼운,
    전자부품 내장기판.
  14. 제1항에 있어서,
    상기 코어부재는, 상기 제2절연층 상에 배치된 제3배선층, 및 상기 제2절연층 상에 배치되며 상기 제3배선층의 적어도 일부를 노출시키는 제3관통부를 갖는 제3절연층을 더 포함하고,
    상기 제3관통부에 배치된 제3전자부품; 을 더 포함하며,
    상기 제3배선층은, 상면의 적어도 일부가 상기 제3절연층으로 덮인 제3배선패턴 및 상면의 적어도 일부가 상기 절연수지로 덮인 제4배선패턴을 포함하고,
    상기 제3전자부품은 상기 제4배선패턴과 연결되며,
    상기 절연수지는 상기 제3전자부품의 적어도 일부를 더 덮는,
    전자부품 내장기판.
  15. 제1항에 있어서,
    상기 코어부재는, 상기 제1절연층의 하측에 배치되며 제3관통부를 갖는 제3절연층, 및 상기 제3절연층의 하면 상에 배치된 제4배선층을 더 포함하고,
    상기 제3관통부에 배치된 제3전자부품; 을 더 포함하며,
    상기 제1관통부는 상기 제1배선층의 적어도 일부를 노출시키고,
    상기 제1배선층은, 상면의 적어도 일부가 상기 제1절연층으로 덮인 제3배선패턴 및 상면의 적어도 일부가 상기 절연수지로 덮인 제4배선패턴을 포함하며,
    상기 제1전자부품은 상기 제4배선패턴과 연결되며,
    상기 절연수지는 상기 제3전자부품의 적어도 일부를 더 덮는,
    전자부품 내장기판.
  16. 복수의 절연층 및 복수의 배선층을 포함하며, 상기 복수의 절연층의 일부를 관통하는 제1관통부 및 상기 제1관통부에서 연장되어 상기 복수의 절연층의 나머지 일부를 더 관통하는 제2관통부를 갖는 코어부재;
    상기 제1관통부에 배치된 제1전자부품;
    상기 제2관통부에 배치된 제2전자부품; 및
    상기 제1전자부품 및 상기 제2전자부품 각각의 적어도 일부를 덮는 절연수지; 를 포함하며,
    단면에서 상기 제2관통부의 폭은, 상기 단면에서 상기 제1관통부의 폭보다 넓으며,
    상기 제1전자부품 및 상기 제2전자부품은 서로 이격되며,
    상기 절연수지는 제1전자부품 및 상기 제2전자부품 사이의 공간의 적어도 일부를 채우는,
    전자부품 내장기판.
KR1020190167958A 2019-12-16 2019-12-16 전자부품 내장기판 KR20210076589A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190167958A KR20210076589A (ko) 2019-12-16 2019-12-16 전자부품 내장기판
US16/803,263 US11039537B1 (en) 2019-12-16 2020-02-27 Electronic component embedded substrate
CN202010304723.6A CN112992844A (zh) 2019-12-16 2020-04-17 电子组件嵌入式基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190167958A KR20210076589A (ko) 2019-12-16 2019-12-16 전자부품 내장기판

Publications (1)

Publication Number Publication Date
KR20210076589A true KR20210076589A (ko) 2021-06-24

Family

ID=76320710

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190167958A KR20210076589A (ko) 2019-12-16 2019-12-16 전자부품 내장기판

Country Status (3)

Country Link
US (1) US11039537B1 (ko)
KR (1) KR20210076589A (ko)
CN (1) CN112992844A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11272619B2 (en) * 2016-09-02 2022-03-08 Intel Corporation Apparatus with embedded fine line space in a cavity, and a method for forming the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020042958A (ko) 2000-12-01 2002-06-08 윤종용 적층 칩 패키지
US7339278B2 (en) * 2005-09-29 2008-03-04 United Test And Assembly Center Ltd. Cavity chip package
US7977579B2 (en) * 2006-03-30 2011-07-12 Stats Chippac Ltd. Multiple flip-chip integrated circuit package system
JP5013973B2 (ja) * 2007-05-31 2012-08-29 株式会社メイコー プリント配線板及びその製造方法、並びに、このプリント配線板を用いた電子部品収容基板及びその製造方法
US9875911B2 (en) * 2009-09-23 2018-01-23 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming interposer with opening to contain semiconductor die
CN203015273U (zh) * 2012-12-24 2013-06-19 奥特斯(中国)有限公司 印制电路板
US20150262902A1 (en) * 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US20160037645A1 (en) * 2014-08-01 2016-02-04 Samsung Electro-Mechanics Co., Ltd. Embedded board and method of manufacturing the same
US10199337B2 (en) * 2015-05-11 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US9601461B2 (en) * 2015-08-12 2017-03-21 Semtech Corporation Semiconductor device and method of forming inverted pyramid cavity semiconductor package
KR102052900B1 (ko) * 2016-10-04 2019-12-06 삼성전자주식회사 팬-아웃 반도체 패키지

Also Published As

Publication number Publication date
US20210185821A1 (en) 2021-06-17
CN112992844A (zh) 2021-06-18
US11039537B1 (en) 2021-06-15

Similar Documents

Publication Publication Date Title
KR20210076582A (ko) 전자부품 내장기판
US10939556B1 (en) Electronic component embedded substrate
US11284515B2 (en) Electronic component embedded substrate
KR20220005236A (ko) 전자부품 내장기판
US11134576B2 (en) Printed circuit board
KR20220065550A (ko) 연결구조체 내장기판
KR20220015011A (ko) 인쇄회로기판 및 전자부품 내장기판
US20230245989A1 (en) Printed circuit board and electronic component package including the same
KR20210076589A (ko) 전자부품 내장기판
KR20210073802A (ko) 전자부품 내장기판
TW202010075A (zh) 具有嵌入式被動組件的板
US11758655B2 (en) Printed circuit board
KR20220033234A (ko) 인쇄회로기판 및 전자부품 내장기판
US11640952B2 (en) Electronic component embedded substrate
KR20210078952A (ko) 전자부품 내장기판
KR20210076583A (ko) 전자부품 내장기판
KR20210072940A (ko) 전자부품 내장기판
US20240172368A1 (en) Printed circuit board
KR102671975B1 (ko) 전자부품 내장기판
US20230199951A1 (en) Printed circuit board
KR20210078951A (ko) 전자부품 내장기판
KR20220136869A (ko) 인쇄회로기판 및 이를 포함하는 전자부품 패키지
KR20210073804A (ko) 전자부품 내장기판
KR20210076581A (ko) 전자부품 내장기판
KR20210123817A (ko) 인쇄회로기판

Legal Events

Date Code Title Description
E902 Notification of reason for refusal