TWI803630B - 半導體封裝與用於其的電磁干擾屏蔽結構 - Google Patents

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Abstract

一種半導體封裝包括：連接結構，包括一或多個重佈線 層；半導體晶片，配置於所述連接結構上且電性連接至所述一或多個重佈線層；包封體，配置於所述連接結構上且覆蓋所述半導體晶片的至少部分；以及屏蔽結構，覆蓋所述包封體的至少部分。所述屏蔽結構包括：導電圖案層，具有多個開口；第一金屬層，覆蓋所述導電圖案層且橫越所述多個開口延伸；以及第二金屬層，覆蓋所述第一金屬層。所述第二金屬層所具有的厚度大於所述第一金屬層的厚度。

Description

半導體封裝與用於其的電磁干擾屏蔽結構
[相關申請案的交叉引用]
本申請案主張於2018年11月9日在韓國智慧財產局中提出申請的韓國專利申請案第10-2018-0137197號的優先權的權益，所述韓國專利申請案的揭露內容以全文引用的方式併入本案中。
本揭露是有關於一種半導體封裝及一種用於對所述半導體封裝進行電磁干擾屏蔽的電磁干擾屏蔽結構。
隨著使用者需要輕薄的高端裝置，半導體封裝變小且變薄以為使用者提供改善的持握特性及改善的設計。由於此種組件所產生的電磁波造成對與此種組件緊靠的其他組件的干擾，因此可能出現故障。為解決所述問題，一直在更積極地開發電磁干擾(electromagnetic interference，EMI)屏蔽技術。
根據近年來所採用的屏蔽技術，在半導體封裝自身上形成有用於進行電磁干擾屏蔽的金屬塗層。然而，半導體封裝的上 面形成有金屬塗層的外部表面一般並非平的。此外，當形成有金屬塗層時，黏合力及可靠性便成為問題。
本揭露的態樣旨在提供一種應用具有改善的黏合力及可靠性的屏蔽結構的半導體封裝及一種用於所述半導體封裝的電磁干擾屏蔽結構。
本揭露的一個提案為向所述半導體封裝的外部表面引入電磁干擾屏蔽結構。所述電磁干擾屏蔽結構是藉由以下步驟形成：在基層上形成具有多個開口的導電圖案；形成第一金屬層，以覆蓋所述導電圖案層以及所述基層的被所述多個開口暴露出的表面；以及使用所述第一金屬層作為晶種層形成具有顯著厚度的第二金屬層以覆蓋所述第一金屬層。
根據本揭露的態樣，一種半導體封裝包括：連接結構，包括一或多個重佈線層；半導體晶片，配置於所述連接結構上且電性連接至所述一或多個重佈線層；包封體，配置於所述連接結構上且覆蓋所述半導體晶片的至少部分；以及屏蔽結構，覆蓋所述包封體的至少部分。所述屏蔽結構包括：導電圖案層，具有多個開口；第一金屬層，覆蓋所述導電圖案層且橫越所述多個開口延伸；以及第二金屬層，覆蓋所述第一金屬層。所述第二金屬層所具有的厚度大於所述第一金屬層的厚度。
根據本揭露的另一態樣，一種電磁干擾屏蔽結構包括：導電圖案層，配置於基層上且具有多個開口，所述多個開口各自 暴露出所述基層的表面的至少部分；第一金屬層，覆蓋所述導電圖案層的表面及所述基層的被所述多個開口暴露出的表面；以及第二金屬層，覆蓋所述第一金屬層。所述第二金屬層所具有的厚度大於所述第一金屬層的厚度。
根據本揭露的又一態樣，一種半導體封裝包括：半導體晶片，具有相對的第一表面與第二表面，所述第一表面上配置有一或多個連接墊；包封體，覆蓋所述半導體晶片的所述第二表面的至少部分；以及屏蔽結構，配置於所述包封體上且包括導電圖案層，所述導電圖案層接觸所述包封體且由其中分散有金屬奈米粒子的黏合樹脂形成。
100A:封裝/半導體封裝
100B、100C、1121:半導體封裝
110:框架
110H:貫穿孔
111、141、2141、2241:絕緣層
111a:絕緣層/第一絕緣層
111b:絕緣層/第二絕緣層
111c:第三絕緣層
112a:配線層/第一配線層
112b:配線層/第二配線層
112c:配線層/第三配線層
112d:配線層/第四配線層
113a:配線通孔/第一配線通孔
113b:配線通孔/第二配線通孔
113c:第三配線通孔
120、2120、2220:半導體晶片
121、1101、2121、2221:本體
122、2122、2222:連接墊
123、150、2150、2223、2250:鈍化層
130、2130:包封體
140:連接結構
142、2142:重佈線層
143:連接通孔
160:凸塊下金屬部分
170:電性連接金屬
180:屏蔽結構
181:導電圖案層
181h、2251:開口
182:第一金屬層
182h:凹陷部分
183:第二金屬層
1000:電子裝置
1010、2500:主板
1020:晶片相關組件
1030:網路相關組件
1040:其他組件
1050:照相機
1060:天線
1070:顯示器
1080:電池
1090:訊號線
1100:智慧型電話
1110:母板
1120:電子組件
1130:照相機模組
2100:扇出型半導體封裝
2140、2240:連接構件
2143、2243:通孔
2160、2260:凸塊下金屬層
2170、2270:焊球
2200:扇入型半導體封裝
2242:配線圖案
2243h:通孔孔洞
2280:底部填充樹脂
2290:模製材料
2301、2302:球柵陣列基板
結合附圖閱讀以下詳細說明，將更清楚地理解本揭露的以上及其他態樣、特徵及優點，在附圖中：圖1為示意性地示出電子裝置系統的實例的方塊圖。
圖2為示出電子裝置的實例的立體示意圖。
圖3A及圖3B為示出在封裝前及封裝後的扇入型半導體封裝的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為示出安裝於印刷電路板(printed circuit board，PCB)上且最終安裝於電子裝置的主板上的扇入型半導體封裝的剖面示意圖。
圖6為示出嵌置於印刷電路板中且最終安裝於電子裝置的主 板上的扇入型半導體封裝的剖面示意圖。
圖7為示出扇出型半導體封裝的剖面示意圖。
圖8為示出安裝於電子裝置的主板上的扇出型半導體封裝的剖面示意圖。
圖9為示出上面具有屏蔽結構的半導體封裝的實例的剖面示意圖。
圖10A為示出形成於半導體封裝的外部表面上的導電圖案層的剖面示意圖。
圖10B為自上方觀察時圖10A中的導電圖案層的平面示意圖。
圖11A為示出在配置於半導體封裝的外部表面上的導電圖案層中形成的多個開口的剖面示意圖。
圖11B為自上方觀察時圖11A中的導電圖案層的平面示意圖。
圖12A為示出進一步配置於半導體封裝的外部表面上的第一金屬層的剖面示意圖。
圖12B為自上方觀察時圖12A中的第一金屬層的平面示意圖。
圖13A為示出進一步配置於半導體封裝的外部表面上的第二金屬層的剖面示意圖。
圖13B為自上方觀察時圖13A中的第二金屬層的平面示意圖。
圖14為示出半導體封裝的另一實例的剖面示意圖。
圖15為示出半導體封裝的又一實例的剖面示意圖。
在下文中，將參照附圖將本揭露的實施例闡述如下。
電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下欲闡述的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如中央處理單元(central processing unit，CPU))、圖形處理器(例如圖形處理單元(graphics processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可與彼此組合。
網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括各種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與以上所闡述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與以上所闡述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器1070、電池1080、音訊編解碼器(圖中未示出)、視訊編解碼器(圖中未示出)、功率放大器(圖中未示出)、羅盤(圖中未示出)、加速度計(圖中未示出)、陀螺儀(圖中未示出)、揚聲器(圖中未示出)、大容量儲存單元(例如硬碟驅動機)(圖中未示出)、光碟(compact disk，CD)驅動機(圖中未示出)、數位多功能光碟(digital versatile disk，DVD)驅動機(圖中未示出)等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型而定亦可包括用於各種目的的其他組件等。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位靜態照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、 膝上型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可如上所述在各種電子裝置1000中用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至母板1110或可不物理連接至或不電性連接至母板1110的其他組件(例如照相機模組1130)可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，例如半導體封裝1121，但並非僅限於此。所述電子裝置不必限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，在半導體晶片中整合有諸多精密的電路。然而，半導體晶片自身可能無法充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，但可進行封裝且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而提供半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精 密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，且因此可提供用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，封裝技術所製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
在下文中將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3A至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包括矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物層、氮化物層等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路(IC)安裝於中級印刷電路板(PCB)上以及電子裝 置的主板等上。
因此，可視半導體晶片2220的尺寸而定，在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimageable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成將連接墊2222敞露的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)均配置於半導體晶片內部的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造諸多安裝於智慧型電話中的元件。詳言之，已開發出諸多安裝於智慧型電話中的元件以實施快速的訊號傳輸並同時具有緊湊的尺寸。
然而，由於在扇入型半導體封裝中所有輸入/輸出端子皆需要配置於半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於以上所闡述的缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接 安裝並使用。原因在於，儘管半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔藉由重佈線製程而增大，然而半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔並不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於球柵陣列(ball grid array，BGA)基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌置於球柵陣列基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(即，輸入/輸出端子)可藉由球柵陣列基板2301進行重佈線，且扇入型半導體封裝2200可在其安裝於球柵陣列基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可以模製材料2290等覆蓋。作為另一選擇，扇入型半導體封裝2200可嵌置於單獨的球柵陣列基板2302中，半導體晶片2220的連接墊2222(即，輸入/輸出端子)可在扇入型半導體封裝2200嵌置於球柵陣列基板2302中的狀態下，藉由球柵陣列基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使 用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的球柵陣列基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在其嵌置於球柵陣列基板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(圖中未示出)等的積體電路(IC)。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並朝半導體晶片之外配置的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子皆需要配置於半導體晶片內部。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及節距，進而使得標準化球佈局(standardized ball layout) 可能無法在扇入型半導體封裝中使用。另一方面，如上所述，扇出型半導體封裝具有半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並朝半導體晶片之外配置的所述形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣在扇出型半導體封裝中使用，進而使得扇出型半導體封裝無需使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可藉由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區，進而使得標準化球佈局可照樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無須使用單獨的球柵陣列基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的球柵陣列基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可以較使用球柵陣列基板的扇入型半導體封裝的厚度小的厚度實施。因此，扇出型半導體封裝可小型化及薄化。另外，扇出型電子組件封裝具有優異的熱特性及電性特性，進而使得扇出型電子組件封裝尤其適宜用於行動產品。因此，扇出型電子組件封裝可 以較使用印刷電路板(PCB)的一般疊層封裝(package-on-package，POP)類型更緊湊的形式實施，且可解決因翹曲(warpage)現象出現而產生的問題。
同時，扇出型半導體封裝指代一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如球柵陣列基板等印刷電路板(PCB)在概念上是不同的，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且有扇入型半導體封裝嵌置於其中。
在下文中，將參照附圖闡述一種應用具有改善的黏合力及可靠性的屏蔽結構的半導體封裝及一種用於所述半導體封裝的電磁干擾屏蔽結構。
圖9為示出半導體封裝的實例的剖面示意圖。
參照圖9，根據實例的扇出型半導體封裝包括：框架110，具有貫穿孔110H；半導體晶片120，配置於貫穿孔110H中，具有主動面及非主動面，所述主動面上配置有連接墊122，所述非主動面被配置成與所述主動面相對；包封體130，覆蓋框架110及半導體晶片120的非主動面中的每一者的至少部分，且填充貫穿孔110H的至少部分；至少一個連接結構140，配置於框架110及半導體晶片120的主動面上，具有至少一個重佈線層142，所述至少一個重佈線層142電性連接至連接墊122；鈍化層150，配置於連接結構140上；多個凸塊下金屬部分160，分別連接至鈍化層150的多個開口；以及屏蔽結構180，覆蓋包封體130的頂表面且 延伸以覆蓋包封體130的側表面、框架110的側表面及連接結構140的側表面。
屏蔽結構180包括：導電圖案層181，具有多個開口181h；第一金屬層182，覆蓋導電圖案層181且封堵所述多個開口181h或橫越所述多個開口181h一體地延伸；以及第二金屬層183，覆蓋第一金屬層182。第一金屬層182可藉由無電鍍覆(例如濺鍍(sputtering))而形成為具有小的厚度，以封堵所述多個開口181h中的全部，且第二金屬層183可藉由電解鍍覆而形成為具有大的厚度，以具有改善的電磁干擾屏蔽效應。因此，第二金屬層183所具有的厚度可大於第一金屬層182的厚度。
根據近年來所採用的屏蔽技術，用於進行電磁干擾屏蔽的金屬塗層形成於半導體封裝本身上。然而，半導體封裝的上面形成有金屬塗層的外部表面一般並非平的。此外，當形成有金屬塗層時，黏合力及可靠性便成為問題。舉例而言，在多個半導體封裝同時以晶圓級或面板級形成之後，藉由切割(dicing)將其單體化。在切割之後，模製材料或面板材料可配置在被移除無機填料的區中或配置在暴露出玻璃纖維的外部表面中。因此，當於該處形成金屬塗層時，模製材料與金屬塗層之間的黏合力可能降低而造成隆起(lifting)。另外，由於玻璃纖維暴露於面板材料及無機填料的流出所造成的表面不平坦，因此可能存在其中未利用金屬濺鍍及鍍覆適當執行金屬塗層之形成的區。舉例而言，可能出現覆蓋率問題。
同時，在根據例示性實施例的封裝100A中，在封裝100A的外部表面上形成具有多個開口181h的導電圖案層181。在此種情形中，由於導電圖案層181可具有其中金屬奈米粒子分散於黏合樹脂中的導電網格結構(conductive mesh structure)，因此封裝100A即使當封裝100A的外部表面不平坦時仍可具有改善的黏合力及可靠性。接下來，藉由金屬濺鍍等形成第一金屬層182。第一金屬層182覆蓋導電圖案層181，且可被形成為具有小的厚度以封堵所述多個開口181h。由於第一金屬層182是在其中已形成導電圖案層181的情形中形成，因此，如上所述，儘管封裝100A的外部表面不平坦，然而第一金屬層182亦可具有改善的黏合力及可靠性。接下來，使用第一金屬層182作為晶種層、藉由電解鍍覆等形成第二金屬層183。第二金屬層183覆蓋第一金屬層182。第二金屬層183可配置於第一金屬層182上，且亦可具有改善的黏合力及可靠性。第二金屬層183可具有顯著厚度，且可具有改善的電磁干擾屏蔽效應且亦可具有散熱效應。
根據實例的封裝100A具有外部表面來作為基層，所述基層上配置有電磁干擾屏蔽結構。電磁干擾屏蔽結構包括：導電圖案層181，具有多個開口181h，所述多個開口181h各自暴露出基層的表面的至少部分；第一金屬層182，覆蓋基層的被所述多個開口181h暴露出的表面；以及第二金屬層183，覆蓋第一金屬層182且所具有的厚度大於第一金屬層182的厚度。包括電磁干擾屏蔽結構的封裝100A可具有黏合力及可靠性且有效地屏蔽電磁干 擾且，此外，可具有散熱效應。
在下文中，將更詳細地闡述根據例示性實施例的封裝100A中所包括的組件。
框架110可視特定材料而進一步改善封裝100A的剛性，且可用於確保包封體130的厚度均勻性等。框架110具有貫穿孔110H。在貫穿孔110H中，半導體晶片120被配置成與框架110間隔開預定距離。半導體晶片120的側表面可被框架110環繞。然而，此種形式僅為實例，且可經各式修改以具有其他形式，且框架110可依此種形式執行另一功能。在適宜時，可省略框架110。
框架110包括絕緣層111。可使用絕緣材料作為絕緣層111的材料。絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中將熱固性樹脂或熱塑性樹脂與無機填料混合或與無機填料一起浸入例如玻璃纖維(或玻璃布或玻璃纖維布)等的核心材料中的樹脂，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build-up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。當使用例如包括玻璃纖維等的預浸體等高剛性材料時，框架110可用作支撐構件以控制封裝100A或核心構件的翹曲。貫穿孔110H可延伸穿過絕緣層111。
半導體晶片120可為提供整合於單一晶片中的數百至數百萬個或更多個元件的積體電路(IC)。舉例而言，半導體晶片120 可為處理器晶片(詳言之，應用處理器(application processor，AP))，例如中央處理器(例如中央處理單元(CPU))、圖形處理器(例如圖形處理單元(GPU))、場域可程式閘陣列(field programmable gate array，FPGA)、數位訊號處理器、密碼處理器、微處理器、微控制器等。然而，半導體晶片120並非僅限於此，且可為邏輯晶片，例如類比至數位轉換器、應用專用積體電路(ASIC)等，或可為記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體)、非揮發性記憶體(例如唯讀記憶體)、快閃記憶體等。另外，上述元件中的兩者或更多者可彼此加以組合並配置於封裝100A的貫穿孔110H中。
半導體晶片120可為以主動晶圓為基礎而形成的積體電路。在此種情形中，本體121的基礎材料(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。連接墊122的材料可為例如鋁(Al)等金屬，但並非僅限於此。在本體121上可配置鈍化層123以暴露出連接墊122，且鈍化層123可為氧化物層、氮化物層等。作為另一選擇，鈍化層123可為由氧化物層與氮化物層構成的雙層。連接墊122的底表面可藉由鈍化層123而相對於包封體130的底表面具有台階(step)(或與包封體130的底表面間隔開)，且藉此可在一定程度上防止包封體130流入至連接墊122的底表面中。在其它適宜位置中可進一步配置絕緣層(圖中未示出)等。半導體晶片120可為裸晶粒(bare die)。在半導體晶片120的主動面上可進一步配置重佈線層(圖中未示出)，且凸塊(圖中未示出)等可連接至連接墊122。
包封體130可保護框架110及半導體晶片120。包封形式不受限制，只要包封體130覆蓋框架110的至少部分及半導體晶片120的至少部分即可。舉例而言，包封體130可覆蓋框架110及半導體晶片120的非主動面中的每一者的至少部分，且可填充貫穿孔110H的至少部分。視特定材料而定，包封體130可填充貫穿孔110H以充當黏合劑並減少彎曲。
包封體130的材料不受限制。舉例而言，可使用絕緣材料作為包封體130的材料。絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中將熱固性樹脂或熱塑性樹脂與無機填料混合或與無機填料一起浸入例如玻璃纖維等的核心材料中的樹脂，例如預浸體、味之素構成膜(ABF)、FR-4、雙馬來醯亞胺三嗪(BT)等。在適宜時，可使用例如感光成像包封體(photoimageable encapsulant，PIE)等感光成像介電材料作為包封體130的材料。
連接結構140可對半導體晶片120的連接墊122進行重佈線。數十至數百個具有各種功能的連接墊122可藉由連接結構140進行重佈線，且可視其功能而定，藉由電性連接金屬170進行物理連接及/或電性連接。連接結構140包括：絕緣層141，配置於半導體晶片120的主動面上；一或多個重佈線層142，配置於絕緣層141上；以及一或多個連接通孔143，穿透絕緣層141並將半 導體晶片120的連接墊122電性連接至重佈線層142。連接結構140的絕緣層141、重佈線層142及連接通孔143所包括的層及/或通孔數目可大於圖式中所示者。
絕緣層141的材料可為絕緣材料。在此種情形中，除上述絕緣材料以外，亦可使用例如感光成像介電樹脂等感光成像介電(PID)材料作為絕緣材料。舉例而言，絕緣層141可為感光性絕緣層。當絕緣層141具有感光性質時，可更輕易地達成連接通孔143的精密節距。絕緣層141可為包括絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141包括多個層時，所述多個層的材料可彼此相同或者在適宜時可彼此不同。當絕緣層141包括多個層時，所述多個層彼此整合，進而使得所述多個層之間的邊界可不易為明顯的。
重佈線層142可對半導體晶片120的連接墊122進行重佈線以將經重佈線的連接墊122電性連接至電性連接金屬170。重佈線層142的材料亦可為金屬，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈線層142可視對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。接地(GND)圖案及電源(PWR)圖案可彼此相同。重佈線層142可包括各種類型的通孔接墊、電性連接金屬接墊等。重佈線層142亦可藉由鍍覆製程形成且可包括晶種層及鍍覆層。
連接通孔143可對配置於不同層上的重佈線層142、連 接墊122等進行電性連接。因此，在封裝100A中形成電性通路。連接通孔143的材料亦可為金屬，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。連接通孔143可包括用於訊號的通孔、用於電源的通孔、用於接地的通孔等，且用於電源的通孔與用於接地的通孔可彼此相同。連接通孔143可為被金屬填充的填充型通孔或沿通孔孔洞的壁表面形成的共形型通孔。此外，連接通孔143可具有錐形剖面形狀。連接通孔143亦可藉由鍍覆製程形成且可包括晶種層及鍍覆層。
鈍化層150可另外配置以保護連接結構140免受外部物理性及化學性損傷等。鈍化層150可具有開口，以暴露出重佈線層142的至少部分。在鈍化層150中可形成數十至數萬個開口。鈍化層150的材料不受限制。舉例而言，鈍化層150的材料可為絕緣材料。絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中將熱固性樹脂或熱塑性樹脂與無機填料混合或與無機填料一起浸入例如玻璃纖維(或玻璃布或玻璃纖維布)等的核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。作為另一選擇，鈍化層150的材料可為阻焊劑(solder resist)。
凸塊下金屬部分160可另外配置以改善電性連接金屬170的連接可靠性，並改善封裝100A的板級可靠性(board level reliability)。凸塊下金屬部分160連接至經由鈍化層150的開口而暴露出的重佈線層142。凸塊下金屬部分160可藉由習知金屬化方 法使用習知導電材料(例如金屬)形成於鈍化層150的開口中，但並非僅限於此。
電性連接金屬170亦可另外配置以將半導體封裝100A物理連接至及/或電性連接至外部組件。舉例而言，半導體封裝100A可藉由電性連接金屬170安裝於電子裝置的主板上。電性連接金屬170中的每一者可由例如錫(Sn)或含錫合金等的低熔點金屬形成。更具體而言，電性連接金屬170中的每一者可由焊料等形成，但電性連接金屬170的材料並非僅限於此。
電性連接金屬170中的每一者可為接腳(land)、球、引腳等。電性連接金屬170可形成為多層結構或單層結構。當電性連接金屬170形成為多層結構時，電性連接金屬170可包括銅(Cu)柱及焊料。當電性連接金屬170形成為單層結構時，電性連接金屬170可包括錫銀焊料或銅(Cu)。然而，該些僅為實例，且電性連接金屬170的結構及材料並非僅限於此。電性連接金屬170的數目、間隔、配置形式等不受限制，而是可視設計而充分修改。舉例而言，可根據連接墊122的數目提供數十至數萬個電性連接金屬170。電性連接金屬170的數目可大於數十至數萬個或小於數十至數萬個。
電性連接金屬170中的至少一者可配置於扇出區中。用語「扇出區」指代除其中配置有半導體晶片120的區以外(或其中配置有半導體晶片120的區之外)(例如，沿半導體晶片120在連接結構140上的堆疊方向與半導體晶片120交疊的區之外)的 區。扇出型封裝相較於扇入型封裝而言可具有改善的可靠性，可使得能夠實施多個輸入/輸出(I/O)端子，且可有利於三維(three-dimensional，3D)內連線。此外，相較於球柵陣列(BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等而言，扇出型封裝可被製造成具有小的厚度，且在價格競爭力方面可為優越的。
屏蔽結構180可實施對半導體封裝100A的電磁干擾屏蔽，且可改善散熱效應。屏蔽結構180可覆蓋包封體130的頂表面並延伸以覆蓋包封體130的側表面、框架110的側表面及連接結構140的側表面。屏蔽結構180包括：導電圖案層181，具有多個開口181h；第一金屬層182，覆蓋導電圖案層181且封堵所述多個開口181h；以及第二金屬層183，覆蓋第一金屬層182。因此，封裝100A可在屏蔽結構180與充當基層的包封體130的底表面及側表面、框架110的側表面以及連接結構140的側表面之間具有改善的黏合力，且可具有例如全面積覆蓋(full area coverage)等改善的可靠性。
導電圖案層181可藉由自對準方式、使用例如銀奈米粒子塗佈溶液等金屬奈米粒子塗佈溶液形成，導電圖案層181可具有多個開口181h。金屬奈米粒子塗佈溶液可包括金屬奈米粒子及黏合樹脂。金屬奈米粒子可為銀、銀銅合金、銀鈀合金或其他銀合金的金屬奈米粒子，但並非僅限於此，且亦可使用其他金屬的金屬奈米粒子。黏合樹脂可為例如丙烯酸樹脂或環氧樹脂等習知絕緣樹脂，詳言之，為包含丙烯酸單體的絕緣樹脂，但並非僅限 於此。除金屬奈米粒子及黏結樹脂(binder resin)以外，金屬奈米粒子塗佈溶液可含有例如表面活性劑及溶劑等另一添加劑。可使用選自噴塗(spray coating)、旋塗(spin coating)、狹縫塗佈(slit coating)或任何其他適宜塗佈方法的塗佈方法來執行塗佈。
如上所述，金屬奈米粒子塗佈溶液可用於快速且輕易地形成具有導電網格結構的導電圖案層181。詳言之，可對具有大面積導電網格結構的導電圖案層181執行塗佈製程。此外，由於可執行低黏度噴塗，因此即使當基層為傾斜表面或與包封體130的側表面、框架110的側表面及連接結構140的側表面相似的側表面時，仍可輕易地形成導電圖案層181。
第一金屬層182被形成為沿導電圖案層181的表面及基層的被所述多個開口181h暴露出的表面具有小的厚度，且因此，可充當晶種層。第一金屬層182可藉由無電鍍覆(詳言之，金屬濺鍍)來形成。由於第一金屬層182可被形成為具有小的厚度，因此第一金屬層182可輕易地封堵所述多個開口181h而沒有空隙。第一金屬層182可包含金屬，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金中的至少一者。舉例而言，第一金屬層182可為鈦(Ti)層或由鈦(Ti)/銅(Cu)構成的雙層，但並非僅限於此。由於第一金屬層182可藉由金屬濺鍍等而被形成為沿導電圖案層181的表面及基層的被所述多個開口181h暴露出的表面具有小的厚度，因此第一金屬層182可具有配置於開口181h中的每一者中的凹陷部分182h。
第二金屬層183使用第一金屬層182作為晶種層而以顯著厚度形成於第一金屬層上以覆蓋第一金屬層182。因此，第二金屬層不僅執行電磁干擾屏蔽功能，而且執行散熱功能。第二金屬層183可藉由電解鍍覆來形成且可由銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鈦(Ti)或其合金形成。舉例而言，第二金屬層183可為銅(Cu)電解鍍覆層，但並非僅限於此。第二金屬層183可填充第一金屬層182的每一凹陷部分182h。
視第二金屬層183的厚度而定，第二金屬層183亦可在其外表面上、與第一金屬層182的凹陷部分182h對應的區中具有凹陷部分。在此種情形中，第二金屬層183的凹陷部分所具有的深度可小於第一金屬層182的凹陷部分182h的深度。然而，在其他實施例中，第二金屬層183可具有實質上為平的外表面。
儘管圖式中未示出，然而在貫穿孔110H的壁表面上可形成金屬薄膜以達成散熱及電磁干擾屏蔽。在適宜時，可在貫穿孔110H中配置執行相同功能或不同功能的多個半導體晶片120，及/或可提供其中各自配置有一或多個半導體晶片120的多個貫穿孔110H。在適宜時，可在貫穿孔110H中配置附加的被動組件，例如電感器或電容器。在適宜時，可在鈍化層150的表面上配置包括例如電感器、電容器等被動組件的表面安裝(surface-mount，SMT)組件。
圖10A為示出形成於半導體封裝的外部表面上的導電圖案層的剖面示意圖，且圖10B為當自上方觀察時圖10A中的導 電圖案層的平面示意圖。
參照圖10A及圖10B，上述金屬奈米粒子塗佈溶液藉由噴塗等塗佈於設置為基層的包封體130的頂表面及側表面、框架110的側表面以及連接結構140的側表面，以形成塗層(詳言之，導電圖案層181)。
圖11A為示出在配置於半導體封裝的外部表面上的導電圖案層中形成的多個開口的剖面示意圖，且圖11B為當自上方觀察時圖11A中的導電圖案層的平面示意圖。
參照圖11A及圖11B，在導電圖案層181中利用自對準方式形成多個開口181h，以分別暴露出基層的表面(例如，包封體130的頂表面的基層、包封體130的側表面、框架110的側表面及/或連接結構140的側表面)。詳言之，實施具有導電網格結構的導電圖案層181。
圖12A為示出在半導體封裝的外部表面上進一步配置第一金屬層的剖面示意圖，且圖12B為當自上方觀察時圖12A中的第一金屬層的平面示意圖(且其中出於例示目的，第一金屬層被示出為半透明的)。
參照圖12A及圖12B，藉由例如金屬濺鍍等無電鍍覆形成第一金屬層182以覆蓋導電圖案層181的表面及基層的被所述多個開口181h暴露出的表面。第一金屬層182被形成為具有相對小的厚度且封堵導電圖案層181的所有所述多個開口181h。因此，第一金屬層182在開口181h中的每一者中具有凹陷部分182h。
圖13A為示出在半導體封裝的外部表面上進一步配置第二金屬層的剖面示意圖，且圖13B為當自上方觀察時圖13A中的第二金屬層的平面示意圖。
參照圖13A及圖13B，使用第一金屬層182作為晶種層、藉由電解鍍覆等形成第二金屬層183以覆蓋第一金屬層182。第二金屬層183被形成為具有相對大的厚度，且填充第一金屬層182的每一凹陷部分182h。因此，在基層的整個表面上形成金屬屏蔽層。
圖14為示出根據另一實例的半導體封裝的實例的剖面示意圖。
參照圖14，根據另一實例的半導體封裝100B包括與連接結構140接觸的框架110，框架110包括：第一絕緣層111a；第一配線層112a，在接觸連接結構140的同時嵌置於第一絕緣層111a中；第二配線層112b，配置於第一絕緣層111a的與其中嵌置有第一配線層112a的側相對的側上；第二絕緣層，配置於第一絕緣層111a上以覆蓋第二配線層112b；以及第三配線層112c，配置於第二絕緣層111b上。第一配線層112a、第二配線層112b及第三配線層112c電性連接至連接墊122。分別而言，第一配線層112a與第二配線層112b藉由穿透第一絕緣層111a的第一配線通孔113a而彼此電性連接，而第二配線層112b與第三配線層112c藉由穿透第二絕緣層111b的第二配線通孔113b而彼此電性連接。由於框架110包括大量的配線層112a、配線層112b及配線層112c，因 此連接結構140可被簡化。因此，可防止在連接結構140的形成期間出現的良率(yield)降低。
絕緣層111a及絕緣層111b的材料不受限制。舉例而言，可使用絕緣材料作為絕緣層111a及絕緣層111b的材料。絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中將熱固性樹脂或熱塑性樹脂與無機填料混合或與無機填料一起浸入例如玻璃纖維(或玻璃布或玻璃纖維布)等的核心材料中的樹脂，例如預浸體、味之素構成膜(ABF)、FR-4、雙馬來醯亞胺三嗪(BT)等。在適宜時，可使用感光成像介電質作為所述絕緣材料。
配線層112a、配線層112b及配線層112c可對半導體晶片120的連接墊122進行重佈線。配線層112a、配線層112b及配線層112c的材料亦可為金屬，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。配線層112a、配線層112b及配線層112c可視對應層的設計而執行各種功能。舉例而言，配線層112a、配線層112b及配線層112c可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。接地(GND)圖案及電源(PWR)圖案可彼此相同。配線層112a、配線層112b及配線層112c可包括各種類型的通孔接墊、電性連接金屬接墊等。配線層112a、配線層112b及配線層112c亦可藉由鍍覆製程形成且可包括晶種層及鍍覆層。
當第一配線層112a嵌置於第一絕緣層111a中時，由第 一配線層112a的厚度所造成的台階可顯著減小，以使絕緣距離維持恆定。舉例而言，自重佈線層142至第一絕緣層111a的底表面的距離與自重佈線層142至半導體晶片120的連接墊的距離之間的差異可小於第一配線層112a的厚度。因此，可輕易地執行對連接結構140的高密度配線設計。第一配線層112a可凹入至絕緣層111中。在此種情形中，第一絕緣層111a的底表面與第一配線層112a的底表面可具有台階。因此，可抑制包封體130的材料流出，以防止第一配線層112a被包封體130的材料所污染。第二配線層112b可配置於半導體晶片120的主動面與非主動面之間。框架110可被形成為具有與半導體晶片120的厚度對應的厚度。因此，形成於框架110內部的第二配線層112b可配置於在半導體晶片120的厚度方向上介於半導體晶片120的主動面與非主動面之間的水平高度處。配線層112a、配線層112b及配線層112c中的每一者所具有的厚度可大於重佈線層142的厚度。此乃因配線層112a、配線層112b及配線層112c可視框架110的厚度而被形成為具有較大的規格，而重佈線層142則可被精密地設計及薄化。
配線通孔113a及配線通孔113b將配置於不同層上的配線層112a、配線層112b及配線層112c電性連接，以在框架110中形成電性通路。上述金屬亦可用作形成配線通孔113a及配線通孔113b的材料。配線通孔113a及配線通孔113b中的每一者可包括用於訊號的通孔、用於電源的通孔、用於接地的通孔等，且用於電源的通孔與用於接地的通孔可彼此相同。配線通孔113a及配 線通孔113b可被金屬完全填充，或者可為其中金屬沿連接通孔孔洞的壁表面形成的通孔。配線通孔113a及配線通孔113b中的每一者亦可為被金屬填充的填充型通孔或其中金屬沿通孔孔洞的壁表面形成的共形型通孔。此外，配線通孔113a及配線通孔113b可具有錐形剖面形狀。配線通孔113a及配線通孔113b亦可藉由鍍覆製程形成且可包括晶種層及鍍覆層。
當形成用於第一配線通孔113a的孔洞時，第一配線層112a的一些接墊可充當終止元件(stopper)。因此，在製程方面，第一配線通孔113a具有其中上側所具有的寬度大於下側的寬度的錐形形狀是有利的。在此種情形中，第一配線通孔113a可與第二配線層112b的接墊圖案整合。相似地，當形成用於第二配線通孔113b的孔洞時，第二配線層112b的一些接墊可充當終止元件。因此，在製程方面，第二配線通孔113b具有其中上側所具有的寬度大於下側的寬度的錐形形狀是有利的。在此種情形中，第二配線通孔113b可與第三配線層112c的接墊圖案整合。
例如對屏蔽結構180的說明等其他說明與以上說明實質上相同，且本文中將不再對其予以贅述。
圖15為示出半導體封裝的另一實例的剖面示意圖。
參照圖15，根據另一實例的半導體封裝100C包括框架110，框架110包括：第一絕緣層111a；第一配線層112a及第二配線層112b，分別配置於第一絕緣層111a的相對表面上；第二絕緣層111b，配置於第一絕緣層111a上以覆蓋第一配線層112a；第 三配線層112c，配置於第二絕緣層111b上；第三絕緣層111c，配置於第一絕緣層111a上以覆蓋第二配線層112b；以及第四配線層112d，配置於第三絕緣層111c上。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d電性連接至連接墊122。由於框架110包括數目較大的配線層112a、配線層112b、配線層112c及配線層112d，因此連接結構140可被進一步簡化。第一配線層112a、第二配線層112b、第三配線層112c與第四配線層112d可藉由分別穿透第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的第一配線通孔113a、第二配線通孔113b及第三配線通孔113c而彼此電性連接。
第一絕緣層111a所具有的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。第一絕緣層111a可具有相對大的厚度以維持剛性，且可引入第二絕緣層111b及第三絕緣層111c以形成數目較大的配線層112c及配線層112d。自相似的視角來看，穿透第一絕緣層111a的第一配線通孔113a所具有的平均直徑及高度可大於穿透第二絕緣層111b的第二配線通孔113b及穿透第三絕緣層111c的第三配線通孔113c中的每一者的平均直徑及高度。第一配線通孔113a可具有沙漏形狀或圓柱形形狀，且第二配線通孔113b與第三配線通孔113c可具有為相反方向的錐形形狀。配線層112a、配線層112b、配線層112c及配線層112d中的每一者所具有的厚度可大於重佈線層142的厚度。
例如對屏蔽結構180的說明等其他說明與以上說明實質 上相同，且本文中將不再對其予以贅述。
本揭露中所闡述的屏蔽結構180可應用於除上述半導體封裝100A、100B及100C以外的各種類型的半導體封裝。舉例而言，屏蔽結構180可應用於其中半導體晶片及各種組件利用環氧模製化合物(epoxy molding compound，EMC)進行模製的封裝的環氧模製化合物。除半導體封裝以外，屏蔽結構180可應用於各種組件或基板以提供電磁干擾屏蔽。
如上所述，可提供一種應用具有改善的黏合力及可靠性的屏蔽結構的半導體封裝及一種用於所述半導體封裝的電磁干擾屏蔽結構。
在本揭露中，用語「下側」、「下部部分」、「下表面」等用於指示相對於圖式中所示剖面朝向電子組件封裝的經安裝表面的方向，用語「上側」、「上部部分」、「上表面」等用於指示與由用語「下側」、「下部部分」、「下表面」等所指示的方向相反的方向。然而，定義該些方向僅是為了方便闡釋，且本申請專利範圍並不受如上所述所定義的方向特別限制。
在說明中，組件與另一組件的「連接」的含義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意指包括物理連接及物理斷接(physical disconnection)。可理解，當以「第一(first)」及「第二(second)」來指稱元件時，所述元件並不受其所限。使用該些用語可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。 在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並不總是指代同一例示性實施例，而是提供來強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體組合或部分組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
本文中所使用的用語僅為了闡述例示性實施例，而非限制本揭露。在此種情形中，除非基於特定上下文而另外必要地解釋，否則單數形式包括多數形式。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本揭露的範圍的條件下，可作出潤飾及變化。
100A:封裝/半導體封裝
110:框架
110H:貫穿孔
111、141:絕緣層
120:半導體晶片
121:本體
122:連接墊
123、150:鈍化層
130:包封體
140:連接結構
142:重佈線層
143:連接通孔
160:凸塊下金屬部分
170:電性連接金屬
180:屏蔽結構
181:導電圖案層
181h:開口
182:第一金屬層
182h:凹陷部分
183:第二金屬層

Claims (10)

  1. 一種半導體封裝，包括：連接結構，包括一或多個重佈線層；半導體晶片，配置於所述連接結構上且電性連接至所述一或多個重佈線層；包封體，配置於所述連接結構上且覆蓋所述半導體晶片的至少部分；以及屏蔽結構，覆蓋所述包封體的至少部分，其中所述屏蔽結構包括：導電圖案層，具有多個開口；第一金屬層，覆蓋所述導電圖案層且橫越所述多個開口延伸；以及第二金屬層，覆蓋所述第一金屬層，且其中所述第二金屬層所具有的厚度大於所述第一金屬層的厚度，且其中所述第一金屬層與所述導電圖案層及所述多個開口共形。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述導電圖案層包含金屬奈米粒子及黏合樹脂。
  3. 如申請專利範圍第1項所述的半導體封裝，其中所述第一金屬層在所述多個開口中的每一者中具有凹陷形狀，且其中所述第一金屬層的所述凹陷形狀被所述第二金屬層填 充。
  4. 如申請專利範圍第3項所述的半導體封裝，其中所述第一金屬層是無電鍍覆層，且所述第二金屬層是電解鍍覆層。
  5. 如申請專利範圍第1項所述的半導體封裝，其中所述屏蔽結構覆蓋所述包封體的頂表面，且延伸以覆蓋所述包封體的側表面及所述連接結構的側表面。
  6. 如申請專利範圍第1項所述的半導體封裝，更包括：框架，配置於所述連接結構上且具有貫穿孔，其中所述半導體晶片配置於所述貫穿孔中，且所述包封體覆蓋所述框架的至少部分，且填充所述貫穿孔的至少部分。
  7. 如申請專利範圍第6項所述的半導體封裝，其中所述屏蔽結構覆蓋所述包封體的頂表面，且延伸以覆蓋所述包封體的側表面、所述框架的側表面及所述連接結構的側表面。
  8. 如申請專利範圍第7項所述的半導體封裝，其中所述框架包括絕緣層，且所述絕緣層包含絕緣樹脂、無機填料及玻璃纖維。
  9. 如申請專利範圍第6項所述的半導體封裝，其中所述框架包括：第一絕緣層，被配置成接觸所述連接結構；第一配線層，在接觸所述連接結構的同時嵌置於所述第一絕 緣層中；第二配線層，配置於所述第一絕緣層的與所述第一絕緣層的其中嵌置有所述第一配線層的側相對的側上；第二絕緣層，配置於所述第一絕緣層上且覆蓋所述第二配線層；以及第三配線層，配置於所述第二絕緣層的與所述第二絕緣層的其中嵌置有所述第二配線層的側相對的側上，其中所述第一配線層至所述第三配線層電性連接至所述連接墊。
  10. 如申請專利範圍第6項所述的半導體封裝，其中所述框架包括：第一絕緣層；第一配線層與第二配線層，分別配置於所述第一絕緣層的相對表面上；第二絕緣層與第三絕緣層，分別配置於所述第一絕緣層的所述相對表面上且分別覆蓋所述第一配線層與所述第二配線層；第三配線層，配置於所述第二絕緣層的與其中所述第一配線層嵌置於所述第二絕緣層中的側相對的側上；以及第四配線層，配置於所述第三絕緣層的與其中所述第二配線層嵌置於所述第三絕緣層中的側相對的側上，其中所述第一配線層至所述第四配線層電性連接至所述連接墊。
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